JP4546416B2 - 画像信号受信装置 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 38
- 230000003111 delayed effect Effects 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 29
- 230000005540 biological transmission Effects 0.000 claims description 11
- 239000000872 buffer Substances 0.000 description 89
- 230000008054 signal transmission Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 7
- 230000005855 radiation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000011664 signaling Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Description
カタログ、ANA3441/ANA3451:DualPixel (48bit) combo-LVDS Tx/Rx Chipset、anapass, Inc、[online]、[2005年12月16日検索]、インターネット<URL:http://www.anapass.com/products_002_1_5.php>
図1は、第1の実施形態の信号伝送システムを示す回路図である。図1に示す信号伝送システム1は、信号送信装置10と本発明の第1の実施形態に係る信号受信装置20とから構成されており、LVDS(Low Voltage Differential Signalling)方式によるデュアルピクセル画像信号を伝送するためのデュアルリンク信号伝送システムである。
第2の実施形態に係る信号伝送システム1Aは、信号伝送システム1において信号受信装置20に代えて第2の実施形態の信号受信装置20Aを備えている構成において第1の実施形態と異なっている。第2の実施形態の信号伝送システム1Aの他の構成は、信号伝送システム1と同一である。
Claims (3)
- ビデオ信号用表示装置においてそれぞれ異なる伝送線路を含むN個のリンク(Nは2以上の整数)を経由して伝送された信号をそれぞれ受信するN個の信号受信ブロックを備え、画像信号であるN×L個のシリアル信号(Lは1以上の整数)とサイクル数がそれぞれ等しいN個のクロックとをそれぞれ組で受信する、画像信号受信装置であって、
前記N個の信号受信ブロックのうちの第nの信号受信ブロック(nは1以上N以下の整数)は、前記N×L個のシリアル信号のうちの第n群のL個のシリアル信号と前記N個のクロックのうちの第nのクロックとを組で受信し、
前記N個の信号受信ブロックのうちの何れか1つの第1の信号受信ブロックは、
前記N個のクロックのうちの何れか1つの第1のクロックと第1の位相遅延回路から出力される第1の内部クロック群に属する所定の第1の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、
前記位相差検出回路から出力された前記位相差信号に応じて、前記第1のクロックの位相をT/Mサイクル(Mは2以上の整数、Tは1以上M以下の整数)ずつ遅延させた前記第1の内部クロック群を生成する第1の位相遅延回路と、
前記第1の位相遅延回路から出力された前記第1の内部クロック群に基づいて第1群のL個のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路と、
を有し、
前記N個の信号受信ブロックのうちの他の第nの信号受信ブロックは、
前記第1の信号受信ブロックにおける前記位相差検出回路から出力された前記位相差信号に応じて、前記N個のクロックのうちの他の第nのクロックの位相をT/Mサイクルずつ遅延させた第nの内部クロック群を生成する第nの位相遅延回路と、
前記第nの位相遅延回路から出力された前記第nの内部クロック群に基づいて第n群のL個のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路と、
を有する、
画像信号受信装置。 - 前記位相差検出回路は、
前記第1のクロックと前記第1の内部クロック群に属する所定の第1の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、
前記位相比較器から出力された前記位相比較信号のパルス幅に応じた電流信号を発生するためのチャージポンプと、
前記チャージポンプからの前記電流信号に応じた電圧値を有する前記位相差信号を発生するローパスフィルタと、
を有する、請求項1に記載の画像信号受信装置。 - 前記位相差検出回路は、
前記第1のクロックと前記第1の内部クロック群のうちの所定の第1の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、
前記位相比較器から出力される前記位相比較信号のパルス幅に応じた値を有するディジタル信号を生成するカウンタと、
前記カウンタから出力される前記ディジタル信号を前記位相差信号として、前記第1のクロックのサイクル数のA倍(Aは1以上の整数)の時間間隔ごとに出力するイネーブル回路と、
を有する、請求項1に記載の画像信号受信装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006119187A JP4546416B2 (ja) | 2006-04-24 | 2006-04-24 | 画像信号受信装置 |
PCT/JP2007/058028 WO2007125754A1 (ja) | 2006-04-24 | 2007-04-12 | 信号受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006119187A JP4546416B2 (ja) | 2006-04-24 | 2006-04-24 | 画像信号受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007295172A JP2007295172A (ja) | 2007-11-08 |
JP4546416B2 true JP4546416B2 (ja) | 2010-09-15 |
Family
ID=38655287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006119187A Expired - Fee Related JP4546416B2 (ja) | 2006-04-24 | 2006-04-24 | 画像信号受信装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4546416B2 (ja) |
WO (1) | WO2007125754A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9036081B2 (en) | 2007-11-30 | 2015-05-19 | Thine Electronics, Inc. | Video signal transmission device, video signal reception device, and video signal transmission system |
JP4805900B2 (ja) * | 2007-11-30 | 2011-11-02 | ザインエレクトロニクス株式会社 | 映像信号送信装置、映像信号受信装置及び映像信号伝送システム |
US8355478B1 (en) * | 2009-05-29 | 2013-01-15 | Honeywell International Inc. | Circuit for aligning clock to parallel data |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002325075A (ja) * | 2001-01-31 | 2002-11-08 | Rohm Co Ltd | サンプリングクロック発生回路およびこれを用いるデータ受信装置 |
JP2004328459A (ja) * | 2003-04-25 | 2004-11-18 | Renesas Technology Corp | クロック再生回路及び半導体集積回路 |
JP2005510915A (ja) * | 2001-11-21 | 2005-04-21 | インターディジタル テクノロジー コーポレイション | ハイブリッド・パラレル/シリアル・バス・インタフェースを有する基地局 |
JP2005142859A (ja) * | 2003-11-06 | 2005-06-02 | Nec Micro Systems Ltd | Master/Slave方式ディジタルDLLおよびその制御方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3487533B2 (ja) * | 1996-11-11 | 2004-01-19 | 東芝マイクロエレクトロニクス株式会社 | 逓倍回路及び半導体集積回路装置 |
-
2006
- 2006-04-24 JP JP2006119187A patent/JP4546416B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-12 WO PCT/JP2007/058028 patent/WO2007125754A1/ja active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002325075A (ja) * | 2001-01-31 | 2002-11-08 | Rohm Co Ltd | サンプリングクロック発生回路およびこれを用いるデータ受信装置 |
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JP2005142859A (ja) * | 2003-11-06 | 2005-06-02 | Nec Micro Systems Ltd | Master/Slave方式ディジタルDLLおよびその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2007125754A1 (ja) | 2007-11-08 |
JP2007295172A (ja) | 2007-11-08 |
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