JP2002325075A - サンプリングクロック発生回路およびこれを用いるデータ受信装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】伝送された外部クロックＣＬＫのジッタに対し
てデータのミスサンプリングを防止することができるサ
ンプリングクロック発生回路を提供する。 【解決手段】第１の電力受給ラインから電力供給を受け
て動作する第１のインバータ１２ａがｍ個従属接続され
たリングオシレータ１２と、第２の電力受給ラインから
電力供給を受けて動作する第２のインバータ１３ａが２
ｍ個あるいは２ｍ−１個従属接続され外部からのクロッ
クを受けて遅延させたクロックを出力する遅延回路１３
と、リングオシレータ１２を電圧制御発振回路として第
１の電力受給ラインの電圧をＰＬＬループにより制御す
ることでリングオシレータ１２の発振周波数を制御する
ＰＬＬ回路とを備え、第２の電力受給ラインの電圧を第
１の電力受給ラインの電圧と実質的に等しくなるように
設定して第２のインバータ１３ａから得られる遅延させ
たクロックをサンプリングクロックとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、サンプリングク
ロック発生回路およびこれを用いるデータ受信装置に関
し、詳しくは、伝送された外部クロックＣＬＫに対して
ｎ倍（ｎは２か、これ以上の整数）の速度で高速にデー
タをｎ個単位でシリアルに伝送し、受信側でシリアルに
伝送されたｎ個単位のデータをｎ倍のサンプリングクロ
ックを用いてｎ個単位でパラレルにデータ変換して受信
データとして出力する伝送方式において、伝送されたク
ロック（外部クロック）のジッタに対してデータのミス
サンプリングを防止することができるようなデータサン
プリングのためのクロックを発生するサンプリングクロ
ック発生回路およびこれを用いるデータ受信装置に関す
る。

【０００２】

【従来の技術】従来、パーソナルコンピュータから周辺
機器にデータを伝送するときには、クロックとともにデ
ータが伝送されることになるが、最近では、シリアル高
速データ伝送が行われる。そのデータ伝送方式は、送信
側のクロックＣＬＫよりもｎ倍（周期１／ｎ）の速度で
データをシリアルにｎ個単位で高速伝送し、データに対
して周期ｎ倍のクロックＣＬＫを外部クロック（伝送さ
れたクロック）として受信側で受けてｎ倍のサンプリン
グクロックＣＫを生成してｎ個のサンプリングクロック
に基づいて送信されたｎ個単位のシリアルデータをｎ個
単位でパラレルに変換するものである。この種の高速伝
送方式は、パーソナルコンピュータからプリンタあるい
は液晶表示装置等への伝送、デジタルＴＶ、セットトッ
プボックス等の内部での伝送、各種通信機器、その他、
コンピュータの周辺機器のデータ伝送において行われて
いる。伝送される外部クロックＣＬＫを受けてｎ個のデ
ータをパラレルに出力するためにデータ受信側は、ＰＬ
Ｌ制御されたｎ倍（ｎは２か、これ以上の整数）のサン
プリングクロックをデータ受信側で受信した外部クロッ
クＣＬＫに基づいて発生する。そのため受信側には、Ｐ
ＬＬ制御のサンプリングクロック発生回路が設けられて
いる。

【０００３】このとき、データとクロックの伝送による
スキューやジッタをできるだけ防止するために、受信側
で生成されるｎ倍のクロックＣＫは、ｎ倍の周波数のク
ロックを直接発振回路から得るのではなく、周期Ｔが外
部クロックＣＬＫと同じでサンプリングクロックＣＫが
データの周期Ｔをｎ分割した中央にくるように位相をず
らせた同じ周期Ｔのｎ個のクロックを発生する。すなわ
ち、サンプリングクロック発生回路は、その最初のクロ
ックＣＫがＴ／２ｎだけ位相がずれ、その後のクロック
ＣＫが前のクロックＣＫに対して順次＋Ｔ／ｎだけ位相
がずれたｎ個のクロックＣＫを生成する。そして、ｎ個
のクロックＣＫの各立ち上がりエッジ部分を利用してｎ
倍の周波数のサンプリングクロックとして得る。これに
より、受信側は、高い周波数のサンプリングクロックを
タイミング精度よく得ている。同様な理由で、さらに、
外部クロックＣＬＫやデータの伝送は、１８０度位相が
相違する正相、逆相の２位相の信号のデータを２本の線
により同時に伝送する。このとき、送受信する差動動作
の送受信バッファ回路を用いて２位相信号を送るＬＶＤ
Ｓ（Low Voltage Differtial Signaling）方式が採られ
ている。

【０００４】その一例としては、デジタル伝送の液晶表
示装置を挙げることができる。これは、コンピュータ本
体側から伝送される外部クロックＣＬＫに対して７倍
（ｎ＝７）の速度で７個単位のデータがシリアルに伝送
され、受信側でそのデータがパラレルに出力される。こ
の場合の受信側でのｎ倍（ｎ＝７）のサンプリングクロ
ック発生回路は、図４に示すように、リングオシレータ
をＶＣＯ（電圧制御発振回路）として利用したＰＬＬ回
路が用いられている。そして、ｎ段（ただしｎが偶数の
ときにはｎ＋１段）のリングオシレータの各段の出力を
サンプリングクロックとして取出す。具体的に説明する
と、図４において、１は、ｎ倍（ｎ＝７）のサンプリン
グクロック発生回路であり、２は、位相比較回路、３
は、チャージポンプ回路、４は、ローパスフィルタ（Ｌ
ＰＦ）、５は、７段のインバータが従属接続されたリン
グオシレータである。このような、リングオシレータを
ＰＬＬ制御のＶＣＯとするサンプリングクロック発生回
路は、例えば、発振制御電圧を発生するローパスフィル
タ（ＬＰＦ）４の出力電圧をボルテージフォロアで受け
て、このボルテージフォロアの出力をリングオシレータ
のインバータの電源として奇数段接続のインバータの電
源ラインに供給してこれらを動作させる。リングオシレ
ータの最終段のインバータの出力は、初段のインバータ
の入力に帰還する。これによりＬＰＦ４の出力電圧に応
じて各インバータの動作電流が制御されて発振周波数が
制御される。

【０００５】位相比較回路２では、コンピュータ本体側
から送信回路９により伝送された周期Ｔの外部クロック
ＣＬＫが入力され、これに同期した７個のクロックＣＫ
がリングオシレータ５の初段と、これから２段置きに取
出される。そのためにリングオシレータ５は、７段のイ
ンバータが接続された回路で構成される。リングオシレ
ータ５から得られる７個のクロックＣＫは、シリアル／
パラレル変換回路６にサンプリングクロックとして送出
され、Ｒ，Ｇ，Ｂに対応する３個のデータを７倍速で受
信するデータ受信回路７からシリアル／パラレル変換回
路６に送出されてＲ，Ｇ，Ｂの各データが７倍速で７個
単位にシリアル／パラレル変換回路６でパラレルデータ
に変換されてコントローラ８に出力される。なお、１０
ａは、コンピュータ本体側に設けられた送信回路９と液
晶表示装置側の受信回路７とを結ぶデータ伝送ラインで
あり、１０ｂは、送信回路９と受信回路７とを結ぶクロ
ックＣＬＫの伝送ラインである。ここでの送受信は、差
動アンプをドライバとして正相、逆相の２位相の信号伝
送で行われる、前記したＬＶＤＳ方式で各データとクロ
ックＣＬＫとが送受信される。

【０００６】リングオシレータ５から出力されるサンプ
リングクロックＣＫは、図５に示すように、各奇数段か
ら取出されることで、初段のサンプリングクロックＣＫ
が外部クロックＣＬＫに対して周期ＴでＴ／２ｎ（＝１
４）だけ位相がずれ、以後＋Ｔ／ｎ（＝７）だけ位相が
ずれたクロックＣＫがそれぞれ出力される。そして、こ
れらクロックＣＫの立ち上がりエッジがデータのサンプ
リングタイミングとなる。このように、データをｎ倍で
伝送する場合には、このｎ個のクロックＣＫの立ち上が
りあるいは立ち下がりの各エッジは、受信外部クロック
ＣＬＫのｎ倍と等価なサンプリングクロックとなる。な
お、この場合においては、第２段目のインバータで発生
するクロックＣＫは、第９番目のインバータで発生する
クロックＣＫとなり、第４段目のインバータで発生する
クロックＣＫは、第１１番目のインバータで発生するク
ロックＣＫとなり、第６段目のインバータで発生するク
ロックＣＫは、第１３番目のインバータで発生するクロ
ックＣＫとなる。

【０００７】

【発明が解決しようとする課題】しかし、液晶表示装置
などでは、ＸＧＡ（１０２４×７６８）の表示を行うよ
うな場合には、外部クロックＣＬＫの周期は、１５．３
８ｎｓec（≒６５ＭＨｚ）程度で抑えられるが、７倍速
のデータは、２．２０ｎsec（≒４５５ＭＨｚ）と極め
て短い周期になる。そこで、ケーブルを介して伝送され
た外部クロックＣＬＫがジッタを起こすと伝送されたデ
ータと伝送されたクロックとの間でずれが大きくなり、
データの立ち上がり、立ち下がりの不確定な期間が前後
に移動してデータをサンプリングできる範囲が１ｎｓ
か、それ以下に落ち込む。そのために、ＰＬＬ制御でｎ
倍のサンプリングクロックを発生させても、これにより
精度の高いデータの受信ができなくなる問題がある。そ
の一例として図５にジッターによるタイミングを楕円枠
で示す。図示するように、ＰＬＬ制御される各クロック
ＣＫの立ち上がりエッジは、外部クロックＣＬＫのジッ
タに対して対応しないので、外部クロックＣＬＫが遅れ
ると、それぞれクロックＣＫの立ち上がりエッジは手前
にずれてしまい、外部クロックＣＬＫに同期し、かつ、
そのｎ倍の周波数（周期１／ｎ）のデータのサンプリン
グができない。この発明の目的は、このような従来技術
の問題点を解決するものであって、伝送された外部クロ
ックＣＬＫのジッタに対してデータのミスサンプリング
を防止することができるデータサンプリングクロックを
発生するサンプリングクロック発生回路を提供すること
にある。この発明の他の目的は、伝送された外部クロッ
クＣＬＫのジッタに対してデータのミスサンプリングを
防止することができるデータ受信装置を提供することに
ある。

【０００８】

【課題を解決するための手段】このような目的を達成す
るこの発明のサンプリングクロック発生回路の特徴は、
第１の電力受給ラインに接続されこれから電力供給を受
けて動作する第１のインバータがｍ個（ｍは３か、これ
以上の奇数値）従属接続されたこれら第１のインバータ
を有するリングオシレータと、第２の電力受給ラインに
接続されこれから電力供給を受けて動作する第２のイン
バータが２ｍ個あるいは２ｍ−１個従属接続されたこれ
ら第２のインバータを有し外部からのクロックを受けて
このクロックを遅延させたクロックを前記第２のインバ
ータから出力する遅延回路と、前記リングオシレータを
電圧制御発振回路として前記第１の電力受給ラインの電
圧をＰＬＬループにより制御することで前記リングオシ
レータの発振周波数を制御するＰＬＬ回路とを備え、前
記第２の電力受給ラインの電圧を前記第１の電力受給ラ
インの電圧と実質的に等しくなるように設定して前記第
２のインバータから得られる遅延させたクロックをサン
プリングクロックとするものである。また、この発明の
データ受信装置の特徴は、前記の遅延回路の第２のイン
バータから遅延クロックをｎ個（ｎは２か、これ以上の
整数）受けてこのクロックの立ち上がりあるいは立ち下
がりエッジを利用して１／ｎの周期のクロックを得て伝
送されたシリアルデータをｎ個単位でパラレルに変換す
るシリアル／パラレル変換回路を有するものである。

【０００９】

【発明の実施の形態】このように、この発明では、リン
グオシレータと同一構成で実質的に２倍の接続段数のイ
ンバータの遅延回路を設けて、各インバータの遅延時間
を実質的に等しく制御し、外部クロックＣＬＫと同じ基
準周波数の発振をリングオシレータにさせておき、実際
のサンプリングクロックは、そのときどきの外部クロッ
クＣＬＫを受けてこれのジッタに合わせて遅延回路で外
部クロックＣＬＫに同期させた遅延クロックを得て、サ
ンプリングクロックとする。このときリングオシレータ
を構成するインバータと遅延回路を構成するインバータ
とは、それらの電源ラインの電圧が実質的に同じになる
ように制御されているので、遅延回路のインバータの遅
延時間もＰＬＬ制御がなされる。しかも、遅延回路側
は、入力されるクロックが外部クロックＣＬＫであるの
で、外部クロックＣＬＫを直接参照してサンプリングク
ロックを発生することができる。その結果、外部クロッ
クＣＬＫにジッタ等があってもデータ受信装置のパラレ
ル／シリアル変換処理におけるデータのミスサンプリン
グが発生し難くなる。

【００１０】

【実施例】図１は、この発明のサンプリングクロック発
生回路を適用した一実施例の液晶表示装置を中心とした
ブロック図、図２は、そのサンプリングクロックの波形
図、そして、図３は、この発明のサンプリングクロック
発生回路を適用した他の実施例の液晶表示装置を中心と
したブロック図である。なお、図４と同一構成のものは
同一の符号で示し、それらの説明を割愛する。また、以
下で説明する実施例で使用するｍは、一般的に奇数であ
り、３より大きな整数値である。この数値ｍは、リング
オシレータあるいは遅延回路ののインバータの段数を示
すものであり、実施例ではｍ＝ｎ＝７となっている。ｎ
は、２以上の整数であり、ｍと等しいか、これより小さ
い値であり、外部クロックＣＬＫに関係するものであ
り、データの伝送速度の倍数を示す。図１において、１
１は、ＰＬＬ制御のサンプリングクロック発生回路であ
り、１２は、７段のインバータ１２ａが従属接続された
リングオシレータ、１３は、同様に１４段のインバータ
１３ａが従属接続され、受信した外部クロックＣＬＫを
受けてこれを遅延させる遅延回路（ディレーライン）で
ある。各インバータ１２ａ、１３ａの電力供給ライン１
４は、ボルテージフォロア１５の出力ラインに接続さ
れ、ボルテージフォロア１５は、ＬＰＦ４の出力電圧を
受けて、制御電圧信号Ｖsを発生して、電力供給ライン
１４にこの電圧の電力を出力する。これにより、リング
オシレータ１２の周波数は、外部クロックＣＬＫの周波
数に一致するようにＰＬＬ制御される。ここで、リング
オシレータ１２を構成するインバータ１２ａと遅延回路
１３を構成するインバータ１３ａとは同一特性のもので
ある。そこで、遅延回路１３のインバータ１３ａの遅延
時間もＰＬＬ制御がなされ、インバータ１２ａと同じ遅
延時間を持つことになる。なお、図示するように、ここ
では、奇数段のインバータ出力を利用するので、遅延回
路の最終段のインバータは不要である。したがって、イ
ンバータの接続段数は１３個（２ｍ−１個）であっても
よい。なお、図３の実施例のように、第１４段目のイン
バータ１３ａの出力を他の回路に利用することがよくあ
るのでここでは１４段接続としてある。

【００１１】ところで、遅延回路１３の初段の遅延時間
は、図２に示すようにｍ分割された周期Ｔの中央位置に
サンプリング点を設定するには、周期Ｔの外部クロック
ＣＬＫのタイミング位置（立下がりエッジ）に対してｍ
分割されたタイミング位置からさらにＴ／２ｍ分だけ位
相（インバータ１３ａの遅延時間に相当）をずらせるこ
とが必要となる。一方、リングオシレータ１２と遅延回
路１３におけるそれぞれのインバータ１２ａ，１３ａ
は、パルスの立ち上がり、立ち下がりでそれぞれのイン
バータ１２ａが反転して、２個のインバータ１２ａを経
て同じ立ち上がりパルスあるいは立ち下がりパルスが発
生する。周期Ｔの外部クロックＣＬＫに従ってリングオ
シレータ１２の発振周波数は、１／Ｔ（周期Ｔ）になる
ので、インバータ１２ａの遅延時間をｋとし、立ち上が
り側あるいは立ち下がり側の周期を外部クロックＣＬＫ
の周期に一対一で対応させると、遅延時間ｋはＴ／２ｍ
になる。これによりインバータ１２ａ，１３ａの１個の
動作遅延時間は、等しくＴ／２ｍとなる。そこで、遅延
回路１３の接続段数をリングオシレータ１２の倍の２ｍ
個あるいは２ｍ−１個にして、インバータ１２ａの１個
分の動作遅延時間分であるＴ／２ｍだけずらせて、図３
の従来のリングオシレータ５のときと同様に遅延回路１
３の初段と、これから２段置きにインバータ１３から遅
延させたクロックＣＫを得て（図２参照）、これらクロ
ックＣＫの立ち上がりエッジ部分を取出りだす。

【００１２】その結果、図２の最後の示すようなサンプ
リングクロックＳＰを外部クロックＣＬＫの立下がりエ
ッジに対応して得ることができる。このとき、サンプリ
ングクロックＳＰは、Ｔ／７の周期で周期Ｔを７分割し
た期間の各中央の位置で発生する。これにより、遅延回
路１３から発生するそれぞれのクロックＣＫが外部クロ
ックＣＬＫに対応した周期Ｔとなり、かつ、それらはＰ
ＬＬ制御がなされている。そして、サンプリングクロッ
ク発生回路１１は、外部クロックＣＬＫよりも高い周波
数のクロックを７個のクロックＣＫの立ち上がり信号あ
るいは立ち下がり信号（＝サンプリングクロック）とし
てタイミング精度よく発生させることができる。しか
も、遅延回路１３の初段と、これから２段置きに取出り
だされる各クロックＣＫは、外部クロックＣＬＫを遅延
して得ているので、外部クロックＣＬＫのジッタ等の位
相ずれをそのまま反映した信号になる。各サンプリング
クロックＣＫは、図２にジッターとして楕円枠で示すよ
うに、受信した外部クロックＣＬＫに応じてジッタが発
生するクロックＣＫとなり、７倍速の場合には、ジッタ
が発生しても、そうでなくても、７分割した、実質的に
その中央の位置にそれぞれのクロックＣＫの立ち上がり
位置が設定される。これにより追従可能なジッタの範囲
を広く採ることができる。

【００１３】図３は、他の実施例であり、製造過程での
デバイスの特性ばらつきを抑えてクロックＣＫの周波数
の無調整化をした実施例である。図１の実施例では、リ
ングオシレータ１２の発振周波数をＰＬＬ回路で制御し
て、その制御電圧をインバータ１２ａの電源電圧とし、
同時に遅延回路１３のインバータ１３ａの電源電圧とし
て設定している。その結果、全体で３倍の個数となる多
数のインバータの電源ラインの電圧をその１／３の個数
のインバータで制御することになる。そのため、インバ
ータ素子の特性のばらつきによっては、遅延時間１３の
遅延時間をＰＬＬ制御のリングオシレータ１２だけでは
制御しきれなくなる問題がある。それは、インバータ素
子の特性（その動作時間）のばらつきによって、遅延時
間を微調整する必要があるデバイスが数％程度も出てく
ることである。このような問題を回避するために、リン
グオシレータ１２の電源ラインと遅延回路１３の電源ラ
インとを切り離して独立なラインとし、それぞれに電源
ラインの制御電圧を発生させる。そして、リングオシレ
ータ１２の電源ラインの電圧Ｖsを主体とし、遅延回路
１３の特性が影響する分の電圧を補正分として遅延回路
の制御電圧Ｖpから得てリングオシレータ１２の電源ラ
インの電圧Ｖsを補正し、この補正した電圧を遅延回路
１３の電源ライン１３ｂの電圧とする。これによりクロ
ックＣＫの周波数の無調整化を図ることができる。

【００１４】図３においては、リングオシレータ１２の
電源ライン１２ｂと遅延時間１３の電源ライン１３ｂと
は切断されている。位相比較回路２ａは、図１，図４の
位相比較回路２に対応していて、遅延回路１３の第１４
段目に発生する遅延後の外部クロックＣＬＫと、入力側
の外部クロックＣＬＫを受けてこれらの位相を比較して
その比較結果の信号をチャージポンプ３ａに出力する。
チャージポンプ３ａは、チャージポンプ３に対応し、ロ
ーパスフィルタ（ＬＰＦ）４ａは、ＬＰＦ４に対応し、
ボルテージフォロア１５ａは、ボルテージフォロア１５
に対応している。これら回路は、遅延回路１３に対して
ＰＬＬ回路１６を構成する。このＰＬＬ回路１６は、遅
延回路１３から出力されるクロックＣＬＫの位相を入力
された外部クロックＣＬＫの位相にロックする制御電圧
信号Ｖpをボルテージフォロア１５ａに発生してライン
１４ａに出力する。このとき、電源ライン１３ｂに正し
い遅延時間を発生する電圧が発生していて各インバータ
１３ａの遅延時間が正しければ、遅延回路１３の入力側
のクロックの位相と出力側のクロックの位相とは、イン
バータ１３ａが１４段接続されているのでクロック１周
期分だけずれて一致するはずである。これらクロックＣ
ＬＫが一致せずに、ずれたときには、そのずれ分は、主
として遅延回路１３のインバータ１３ａの特性のばらつ
きに起因している。そこで、入力側の外部クロックＣＬ
Ｋと出力側の外部クロックＣＬＫとの位相を比較して比
較結果に応じて位相のずれ分を補正するための電圧Ｖp
をボルテージフォロア１５ａに発生させる。このボルテ
ージフォロア１５ａの電圧Ｖpは、さらに合成回路１７
に加えられ、ボルテージフォロア１５の電圧Ｖsと合成
される。

【００１５】合成回路１７は、ボルテージフォロア１５
ａの電圧Ｖpとボルテージフォロア１５の電圧Ｖsとを所
定の比率、例えば、１：４の割合で合成して電源ライン
１３ｂに電圧Ｖの電力を発生する。例えば、インバータ
１２ａ，１３ａの遅延時間ｋ＝Ｔ／２ｍが正規の状態に
おいて、ボルテージフォロア１５ａの出力電圧Ｖpが５
Ｖであり、ボルテージフォロア１５の出力電圧Ｖsが５
Ｖであるとする。この場合、合成回路１７は、Ｖ1＝Ｖs
×０．８=５．０Ｖ×０．８，Ｖ2＝Ｖp×０．２＝５．
０Ｖ×０．２として、Ｖ＝Ｖ1＋Ｖ2＝５．０Ｖを発生す
る。ここで、インバータ１３ａの特性上の相違から入力
された外部クロックＣＬＫと出力されたクロックＣＬＫ
の位相を一致させる電圧ＶsがＶs＝６．０Ｖのときに
は、Ｖ2＝Ｖp×０．２＝６．０Ｖ×０．２＝１．２Ｖと
なり、Ｖ＝Ｖ1＋Ｖ2＝５．２Ｖとして５．２Ｖの電圧を
発生する。これによりインバータ素子の動作遅延時間の
ばらつきを吸収することができる。ここでの比率１：４
は、リングオシレータ１２の電源ライン１４の電圧Ｖs
を基準として、遅延回路１３側の特性調整分の電圧を電
源ライン１４の電圧Ｖsに対して２割程度のものとした
ことによる。

【００１６】このように、比率を１：４とするのは、ボ
ルテージフォロア１５ａで発生する電圧の調整範囲をク
ロックＣＬＫの１周期分の比較結果の範囲に制限するた
めでもある。ここでの調整は、インバータの特性ばらつ
きを吸収する範囲の微調整ができればそれで足りるの
で、前記の比率の制限を加えることで、万が一２周期
目、３周期目の出力クロックＣＬＫと入力側の外部クロ
ックＣＬＫとの位相が比較されていたときに、高い電圧
あるいは低い電圧が発生してもリングオシレータ１２の
電源ライン１４の電圧Ｖpに対してこれからあまり離れ
ない制御電圧Ｖをインバータ１３ａの電源ライン１３ｂ
の電圧として発生させるためである。

【００１７】以上説明したきたが、実施例では、リング
オシレータ、遅延回路を構成する遅延素子をインバータ
としているが、このインバータには、差動増幅器、オペ
アンプ等を反転アンプとして利用する場合も含むもので
ある。実施例では、クロックに対して７倍速でデータを
転送する場合を説明しているが、高速伝送の速度は、２
倍か、これ以上の速度であってよいことはもちろんであ
る。

【００１８】

【発明の効果】以上説明してきたが、この発明にあって
は、リングオシレータと同一構成で実質的に２倍の接続
段数のインバータの遅延回路を設けて、各インバータの
遅延時間を実質的に等しく制御し、外部クロックＣＬＫ
と同じ基準周波数の発振をリングオシレータにさせてお
き、実際のサンプリングクロックは、そのときどきの外
部クロックＣＬＫを受けてこれのジッタに合わせて遅延
回路で外部クロックＣＬＫに同期させた遅延クロックを
得て、サンプリングクロックとする。その結果、外部ク
ロックＣＬＫにジッタ等があってもデータ受信装置のパ
ラレル／シリアル変換処理におけるデータのミスサンプ
リングが発生し難くなる。

【図面の簡単な説明】

【図１】図１は、この発明のサンプリングクロック発生
回路を適用した一実施例の液晶表示装置を中心としたブ
ロック図である。

【図２】図２は、そのサンプリングクロックの波形図で
ある。

【図３】図３は、この発明のサンプリングクロック発生
回路を適用した他の実施例の液晶表示装置を中心とした
ブロック図である。

【図４】図４は、従来のｎ倍（ｎ＝７）のサンプリング
クロック発生回路の液晶表示装置を中心としたブロック
図である。

【図５】図５は、図４のサンプリングクロック発生回路
におけるサンプリングクロックの波形図である。

【符号の説明】

１，１１…サンプリングクロック発生回路、２…位相比
較回路、３…チャージポンプ回路、４…ローパスフィル
タ（ＬＰＦ）、５，１２…リングオシレータ、６…パラ
レルシリアル回路、７…データ受信回路、８…コントロ
ーラ、９…送信回路、１０…伝送ライン、１２ａ，１３
ａ…インバータ、１３…遅延回路、１４…ボルテージフ
ォロア、１５…電力供給ライン。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C080 AA10 BB05 DD09 DD28 FF09 JJ02 JJ04 5J106 AA04 CC03 CC24 CC41 CC59 DD32 FF03 FF07 GG14 HH02 KK25 5K047 AA06 AA12 MM36 MM49 MM53 MM59 MM63

Claims (11)

【特許請求の範囲】
1. 【請求項１】第１の電力受給ラインに接続されこれから
   電力供給を受けて動作する第１のインバータがｍ個（ｍ
   は３か、これ以上の奇数値）従属接続されたこれら第１
   のインバータを有するリングオシレータと、第２の電力
   受給ラインに接続されこれから電力供給を受けて動作す
   る第２のインバータが２ｍ個あるいは２ｍ−１個従属接
   続されたこれら第２のインバータを有し外部からのクロ
   ックを受けてこのクロックを遅延させたクロックを前記
   第２のインバータから出力する遅延回路と、前記リング
   オシレータを電圧制御発振回路として前記第１の電力受
   給ラインの電圧をＰＬＬループにより制御することで前
   記リングオシレータの発振周波数を制御するＰＬＬ回路
   とを備え、前記第２の電力受給ラインの電圧を前記第１
   の電力受給ラインの電圧と実質的に等しくなるように設
   定して前記第２のインバータから得られる遅延させたク
   ロックをサンプリングクロックとすることを特徴とする
   サンプリングクロック発生回路。
2. 【請求項２】前記第１の電力受給ラインと前記第２の電
   力受給ラインとが直接接続されて前記実質的に等しい電
   圧に設定され、前記第２のインバータから得られる遅延
   させたクロックは、シリアルに伝送されたデータをパラ
   レルに出力するために使用される請求項１記載のサンプ
   リングクロック発生回路。
3. 【請求項３】前記リングオシレータは、前記外部クロッ
   クの周期と実質的に等しい周期のパルスを発生して発振
   するものであり、前記ＰＬＬ回路は、前記外部クロック
   を受けて前記パルスと位相比較する位相比較回路を有す
   る請求項２記載のサンプリングクロック発生回路。
4. 【請求項４】前記外部クロックは、前記シリアルに伝送
   されたデータとは別のラインでこのデータとともに伝送
   されたクロックであり、前記データは、前記伝送された
   クロックに対してｎ倍（ｎは２か、これ以上の整数）の
   周波数でｎ個単位にシリアルに伝送される請求項３記載
   のサンプリングクロック発生回路。
5. 【請求項５】ｍは、７であり、前記外部クロックは、コ
   ンピュータから前記データとともにシリアルに送出され
   る請求項４記載のサンプリングクロック発生回路。
6. 【請求項６】第１の電力受給ラインに接続されこれから
   電力供給を受けて動作する第１のインバータがｍ個（ｍ
   は３か、これ以上の奇数値）従属接続されたこれら第１
   のインバータを有するリングオシレータと、第２の電力
   受給ラインに接続されこれから電力供給を受けて動作す
   る第２のインバータが２ｍ個あるいは２ｍ−１個従属接
   続されたこれら第２のインバータを有し外部からのクロ
   ックを受けてこのクロックを遅延させたクロックを前記
   第２のインバータから出力する遅延回路と、前記リング
   オシレータを電圧制御発振回路として前記第１の電力受
   給ラインの電圧をＰＬＬループにより制御することで前
   記リングオシレータの発振周波数を制御する第１のＰＬ
   Ｌ回路と、前記外部クロックと前記遅延回路から出力さ
   れたクロックを位相比較して前記遅延回路の前記インバ
   ータから出力されるクロックの位相をロックする所定の
   制御電圧を発生する第２のＰＬＬ回路と、前記第１の電
   力受給ラインの電圧と前記所定の制御電圧とに基づいて
   前記第２の電力受給ラインの電圧を設定する電圧設定回
   路とを備え、前記第２のインバータから得られる遅延さ
   せたクロックをサンプリングクロックとすることを特徴
   とするサンプリングクロック発生回路。
7. 【請求項７】前記リングオシレータは、前記外部クロッ
   クの周期と実質的に等しい周期のパルスを発生して発振
   するものであり、前記ＰＬＬ回路は、前記外部クロック
   を受けて前記パルスと位相比較する位相比較回路を有す
   る請求項６記載のサンプリングクロック発生回路。
8. 【請求項８】前記外部クロックは、前記シリアルに伝送
   されたデータとは別のラインでこのデータとともに伝送
   されたクロックであり、前記データは、前記伝送された
   クロックに対してｎ倍（ｎは２か、これ以上の整数）の
   周波数でｎ個単位にシリアルに伝送される請求項７記載
   のサンプリングクロック発生回路。
9. 【請求項９】第１の電力受給ラインに接続されこれから
   電力供給を受けて動作する第１のインバータがｍ個（ｍ
   は３か、これ以上の奇数値）従属接続されたこれら第１
   のインバータを有するリングオシレータと、第２の電力
   受給ラインに接続されこれから電力供給を受けて動作す
   る第２のインバータが２ｍ個あるいは２ｍ−１個従属接
   続されたこれら第２のインバータを有し外部からのクロ
   ックを受けてこのクロックを遅延させたクロックを前記
   第２のインバータから出力する遅延回路と、前記リング
   オシレータを電圧制御発振回路として前記第１の電力受
   給ラインの電圧をＰＬＬループにより制御することで前
   記リングオシレータの発振周波数を制御するＰＬＬ回路
   と、伝送されたシリアルデータをｎ個単位でパラレルに
   変換するシリアル／パラレル変換回路とを備え、前記第
   ２の電力受給ラインの電圧を前記第１の電力受給ライン
   の電圧と実質的に等しくなるように設定して前記第２の
   インバータから得られる遅延させたクロックを前記シリ
   アル／パラレル変換回路が受けることを特徴とするデー
   タ受信装置。
10. 【請求項１０】第１の電力受給ラインに接続されこれか
    ら電力供給を受けて動作する第１のインバータがｍ個
    （ｍは３か、これ以上の奇数値）従属接続されたこれら
    第１のインバータを有するリングオシレータと、第２の
    電力受給ラインに接続されこれから電力供給を受けて動
    作する第２のインバータが２ｍ個あるいは２ｍ−１個従
    属接続されたこれら第２のインバータを有し外部からの
    クロックを受けてこのクロックを遅延させたクロックを
    前記第２のインバータから出力する遅延回路と、前記リ
    ングオシレータを電圧制御発振回路として前記第１の電
    力受給ラインの電圧をＰＬＬループにより制御すること
    で前記リングオシレータの発振周波数を制御する第１の
    ＰＬＬ回路と、前記外部クロックと前記遅延回路から出
    力されたクロックを位相比較して前記遅延回路の前記イ
    ンバータから出力されるクロックをロックする所定の制
    御電圧を発生する第２のＰＬＬ回路と、前記第１の電力
    受給ラインの電圧と前記制御電圧とに基づいて前記第２
    の電力受給ラインの電圧を設定する電圧設定回路と、伝
    送されたシリアルデータをｎ個単位でパラレルに変換す
    るシリアル／パラレル変換回路とを備え、前記第１の電
    力受給ラインの電圧と前記第２の電力受給ラインの電圧
    を実質的に等しく設定して前記第２のインバータから得
    られる遅延させたクロックを前記シリアル／パラレル変
    換回路が受けることを特徴とするデータ受信装置。
11. 【請求項１１】前記第１の電力受給ラインと前記第２の
    電力受給ラインとが直接接続されて前記実質的に等しい
    電圧に設定され、前記第２のインバータから得られる遅
    延させたクロックは、シリアルに伝送されたデータをパ
    ラレルに出力するために使用される請求項１０記載のサ
    ンプリングクロック発生回路。