JP2002164781A - 位相同期ループを用いた発振回路 - Google Patents

Abstract

(57)【要約】 【課題】位相同期ループを用いた発振回路において、位
相周波数比較器あるいは分周器の動作によるスパイク状
のノイズが発生しても電圧制御発振器の動作を極力安定
に保ち、結果としてジッタの発生量を極めて少なくす
る。 【解決手段】電圧制御発振器３の出力と分周器５の入力
との間に遅延回路４を挿入し、分周器５から位相周波数
比較器１に帰還されるクロック信号Ｓ６の立ち上がりエ
ッジおよび立ち下がりエッジが、電圧制御発振器３の内
部に存在するすべてのクロック信号の立ち上がりエッ
ジ、立ち下がりエッジから最も乖離した位置となるよう
に遅延回路４の遅延量を調節する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期ループを
用いた発振回路に関わり、特に出力クロック信号に発生
するジッタを低減する手法を提供するものである。

【０００２】

【従来の技術】位相同期ループを用いた発振回路は広く
一般的に用いられている。その典型的な回路構成は図９
のようなものである。位相周波数比較器１の一方の入力
端子には、周波数がｆｒである入力クロック信号Ｓ１が
入力される。位相周波数比較器１の出力する誤差信号Ｓ
２は、ループフィルタ２に入力される。ループフィルタ
２の出力電圧信号Ｓ３は、電圧制御発振器３に入力され
る。電圧制御発振器３の出力クロック信号Ｓ４は、発振
回路の出力として外部に取り出されるとともに分周器５
に入力される。分周器５は信号Ｓ４をＮ分周して、周波
数ｆｏ／Ｎの帰還クロック信号Ｓ６を生成する。帰還ク
ロック信号Ｓ６は、位相周波数比較器１の他方の入力端
子に帰還される。

【０００３】ここで、帰還クロック信号Ｓ６の周波数ｆ
ｏ／Ｎが入力クロック信号Ｓ１の周波数ｆｒよりも低い
と、位相周波数比較器１は、帰還クロック信号Ｓ６の位
相が遅れている期間だけ正の誤差信号Ｓ２を出力する。
ループフィルタ２は低域通過特性を持つよう構成されて
おり、誤差信号Ｓ２は積分され、電圧制御発振器３の入
力電圧信号Ｓ３は上昇する。Ｓ３が上昇すると、それに
応じて電圧制御発振器３は発振周波数を変化させ、出力
クロック信号Ｓ４の周波数ｆｏも上昇する。逆に、帰還
クロック信号Ｓ６の周波数ｆｏ／Ｎが入力クロック信号
Ｓ１の周波数ｆｒよりも高ければ、位相周波数比較器１
は、帰還クロック信号Ｓ６の位相が進んでいる期間だけ
負の誤差信号Ｓ２を出力する。ループフィルタ２はこの
誤差信号Ｓ２を積分するので、電圧制御発振器３の入力
電圧信号Ｓ３は低下し、出力クロック信号Ｓ４の周波数
ｆｏも低下する。このような負帰還作用によって、定常
状態においては、周波数ｆｏ／Ｎはｆｒと完全に等しく
なる。すなわち、入力クロック信号Ｓ１の周波数ｆｒを
Ｎ逓倍した周波数ｆｏが、出力クロック信号Ｓ４として
得られる。

【０００４】電圧制御発振器３の具体的な構成として
は、大別して、電気的あるいは機械的な共振現象を利用
したものと、Ｋ個（通常Ｋは奇数）のインバータ回路を
環状に接続してなるリングオシレータ形式のものとがあ
る。

【０００５】図１０は、電気的な共振現象を利用した電
圧制御発振器３の一構成例である。Ｉ１１は発振部であ
り、インダクタＬ１，Ｌ２のインダクタンスと、ｐｎ接
合ダイオードＤ１，Ｄ２の端子間容量の総和とで決まる
共振周波数に等しい発振信号が得られる。入力電圧信号
Ｓ３を変化させると、その電圧値に応じてｐｎ接合ダイ
オードＤ１，Ｄ２の端子間容量が変化するため、それに
連れて共振周波数が変化し、発振信号の周波数を可変す
ることができる。Ｉ１１の発振出力は差動信号Ａ１，Ｂ
１として得られ、後段の差動−シングル変換回路Ｉ１２
によってシングルエンド信号Ｃ１に変換された上、イン
バータ回路Ｉ１３によって波形整形されて出力クロック
信号Ｓ４が生成される。次に、このような電気的な共振
現象を利用した電圧制御発振器を図９の発振回路に適用
したときの、定常状態におけるタイミングチャートを図
１１に示す。発振部Ｉ１１の差動信号Ａ１，Ｂ１と、差
動−シングル変換回路Ｉ１２の出力信号Ｃ１、および電
圧制御発振器３の出力クロック信号Ｓ４は、いずれも周
期Ｔの間隔で状態遷移を繰り返し、その状態遷移の発生
はほぼ同一時点である。分周器５は電圧制御発振器３の
出力信号Ｓ４をＮ分周（本例ではＮ＝４）して、帰還ク
ロック信号Ｓ６を生成する。帰還クロック信号Ｓ６は、
位相同期ループによって、入力クロック信号Ｓ１にロッ
クされるので、両者は同位相となる。なお、ここでは理
解を容易にするために、すべての波形を理想的な方形波
として描画しており、必ずしも現実を忠実に表している
ものではないことを注意しておく。また、インダクタＬ
１，Ｌ２およびｐｎ接合ダイオードＤ１，Ｄ２に代え
て、水晶振動子、セラミック発振子、ＳＡＷ共振子など
の機械的な共振器を利用して同種の電圧制御発振器を構
成することも可能である。この場合、基本的な動作は電
気的な共振現象を利用したものと本質的には同じである
ので、ここでは詳細な説明を省略する。

【０００６】一方、図１２は、Ｋ個のインバータ回路を
環状に接続してなるリングオシレータ形式の電圧制御発
振器３の一構成例である。ここでは、Ｋ＝３の例を示し
ている。Ｉ２２，Ｉ２３，Ｉ２４は、それぞれがインバ
ータ回路を構成している。Ｉ２２の出力Ａ２はＩ２３に
入力され、Ｉ２３の出力Ｂ２はＩ２４に入力され、Ｉ２
４の出力Ｃ２はＩ２２に入力されて環状接続をなし、リ
ングオシレータが形成される。Ｉ２４の出力Ｃ２は、イ
ンバータ回路Ｉ２５で波形整形されて出力クロック信号
Ｓ４となる。いま、インバータ回路Ｉ２２，Ｉ２３，Ｉ
２４の各々の伝播遅延をτとすると、発振信号の周波数
ｆｏは１／２Ｋτとなる。ここで、伝播遅延τは、各イ
ンバータ回路の出力電流と入力容量とで決定される。入
力電圧信号Ｓ３を変化させると、電圧−電流変換回路Ｉ
２１によって入力電圧信号Ｓ３に応じた電流が生成さ
れ、その電流値に連動して各インバータ回路の出力電流
値が変化するので、発振信号の周波数を可変することが
できる。次に、このようなＫ個のインバータ回路を環状
に接続してなるリングオシレータ形式の電圧制御発振器
を図９の発振回路に適用したときの、定常状態における
タイミングチャートを図１３に示す。同図から明らかな
ように、信号Ａ２が反転してτだけ遅延したものが信号
Ｂ２、信号Ｂ２が反転してτだけ遅延したものが信号Ｃ
２、信号Ｃ２が反転してτだけ遅延したものが信号Ａ２
という関係にある。すなわち、環状接続を一巡すること
による伝播遅延の総和Ｋτを半周期とする発振動作が得
られるので、前述したように、発振周波数ｆｏは１／２
Ｋτとなる。本方式の電圧制御発振器においては、τ時
間毎にいずれか一つのインバータ回路が状態遷移を行う
のが特徴である。ここで、発振周期をＴとすると、τ＝
Ｔ／２Ｋである。以降の動作は、先に説明した図１１と
同様であり、分周器５が電圧制御発振器３の出力信号Ｓ
４をＮ分周（本例ではＮ＝４）して、帰還クロック信号
Ｓ６を生成する。帰還クロック信号Ｓ６は、位相同期ル
ープによって、入力クロック信号Ｓ１にロックされるの
で、両者は同位相となる。なお、ここでも理解を容易に
するために、すべての波形を理想的な方形波として描画
したが、先と同様に必ずしも現実を忠実に表しているも
のではないことを注意しておく。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成においては、位相周波数比較器１や分周
器５を構成する論理回路の状態遷移によって、電源電圧
や電圧制御発振器３の入力電圧信号Ｓ３にスパイク状の
変動が発生する。この変動は電圧制御発振器３の動作を
不安定なものとし、その出力クロック信号Ｓ４には入力
クロック信号Ｓ１と同期した周期的なノイズが重畳す
る。この結果、出力クロック信号Ｓ４にジッタと呼ばれ
るエッジの揺らぎが発生する。例えば、図１１の最下段
に示したノイズ波形は、発振回路の電源電圧に重畳する
ノイズを例示しているが、中でも帰還クロック信号Ｓ６
の状態遷移に一致して現れるスパイク状のノイズが顕著
である。これは、位相周波数比較器１や分周器５の動作
に起因するノイズである。このスパイク状のノイズの発
生点は、電圧制御発振器３の内部信号Ａ１，Ｂ１，Ｃ１
の立ち上がり、もしくは立ち下がりエッジと一致してい
る。すなわち、これら信号のエッジはノイズによって揺
らぎを生じてしまい、周期的なジッタとなる。同様の現
象は、図１３にも示されている。この場合、スパイク状
のノイズは電圧制御発振器３の内部信号Ｃ２の立ち下が
りエッジと一致している。これにより、信号Ｃ２の立ち
下がりエッジが揺らぎを生じる。さらには、一定の位相
関係を保って連鎖的に動作する信号Ａ２，Ｂ２にも影響
が波及し、電圧制御発振器３全体が不安定となって、大
きなジッタが発生してしまう。なお、このようなスパイ
ク状のノイズは、電源電圧だけではなく、電圧制御発振
器３の入力電圧信号Ｓ３にも出現する。

【０００８】本発明は、このような従来技術の欠点を解
消するためになされたものであり、前述したスパイク状
のノイズが発生しても電圧制御発振器３の動作を極力安
定に保ち、結果としてジッタの発生量が極めて少ない発
振回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の発振回路は、従
来の回路構成に加えて、電圧制御発振器３の出力と分周
器５の入力との間に遅延回路を挿入することによって、
上述の課題を解決した。遅延回路に設定される遅延量
は、電圧制御発振器の構成によって異なり、帰還クロッ
ク信号Ｓ６の立ち上がりエッジおよび立ち下がりエッジ
が、電圧制御発振器３の内部に存在するすべてのクロッ
ク信号の立ち上がりエッジ、立ち下がりエッジから最も
乖離した位置となるように設定される。すなわち、電圧
制御発振器３が電気的あるいは機械的な共振現象を利用
したものである場合は、帰還クロック信号Ｓ６の立ち上
がりエッジ、立ち下がりエッジのいずれかと、電圧制御
発振器３の出力クロック信号Ｓ４の立ち上がりエッジま
たは立ち下がりエッジとの時間差が、電圧制御発振器３
の出力クロック信号Ｓ４の発振周期に対して１／４また
はその奇数倍に概ね等しく設定される。一方、電圧制御
発振器３がＫ個のインバータ回路を環状に接続してなる
リングオシレータ形式のものである場合は、帰還クロッ
ク信号Ｓ６の立ち上がりエッジ、立ち下がりエッジのい
ずれかと、電圧制御発振器３の出力クロック信号Ｓ４の
立ち上がりエッジまたは立ち下がりエッジとの時間差
が、電圧制御発振器３の出力クロック信号Ｓ４の発振周
期に対し１／４Ｋまたはその奇数倍に概ね等しく設定さ
れる。このように構成することにより、位相周波数比較
器１や分周器５を構成する論理回路の状態遷移によっ
て、電源電圧や電圧制御発振器３の入力電圧信号Ｓ３に
スパイク状のノイズが発生したとしても、そのスパイク
の発生は、電圧制御発振器３の内部に存在するいずれの
発振波形の立ち上がり、または立ち下がりエッジからも
最も乖離した時点となるため、電圧制御発振器３の動作
は極力安定に保たれる。この結果、出力クロック信号Ｓ
４に発生するジッタは極めて少なくなる。

【００１０】さらに、遅延手段の遅延量が、電圧制御発
振器３の入力電圧信号Ｓ３によって可変されるよう構成
すれば、例え入力クロック信号Ｓ１の周波数ｆｒが変化
したり、分周器５の分周数Ｎが切り替えられたりして、
電圧制御発振器３の出力クロック信号Ｓ４の周波数ｆｏ
が変化した場合であっても、当該遅延量が所望の値を維
持するように設定することが可能である。また、電圧制
御発振器３が、電気的あるいは機械的な共振現象を利用
したものであれば、遅延手段を９０度移相器で置き換え
ることによっても、同様の機能を持たせることができ
る。

【００１１】

【発明の実施の形態】以下、本発明による発振回路の実
施の形態を、請求項１ないし４にそれぞれ対応させて、
第一ないし第四の実施形態として詳細に説明する。

【００１２】（第一の実施形態）図１は、本発明の第一
および第二の実施形態に共通な発振回路の構成例を示す
ブロック図である。位相周波数比較器１、ループフィル
タ２、電圧制御発振器３、および分周器５は、従来の発
振回路で用いられているものと同様である。電圧制御発
振器３の出力クロック信号Ｓ４は、従来の発振回路とは
異なり、遅延回路４を経由してから分周器５に入力され
る。出力クロック信号Ｓ４は、遅延回路４で一定量の遅
延を施されたて信号Ｓ５となる。信号Ｓ５は、分周器５
でＮ分周されて周波数ｆｏ／Ｎの帰還クロック信号Ｓ６
となる。

【００１３】遅延回路４は、一例として図２のように偶
数個のインバータ回路（本例では６個）を従属接続する
ことによって実現できる。このとき、遅延量はインバー
タ回路の従属接続個数、もしくは各インバータ回路のト
ランジスタサイズを変えることによって、如何様にも調
節することが可能である。

【００１４】さて、本実施形態においては、電圧制御発
振器３は電気的あるいは機械的な共振現象を利用したも
のである。このとき、定常状態における発振回路のタイ
ミングチャートは図３で示される。電圧制御発振器３の
出力クロック信号Ｓ４と、遅延回路４の出力信号Ｓ５と
の間には、遅延回路４の遅延量に応じた位相差が生じて
いる。その結果として、分周回路５から出力される帰還
クロック信号Ｓ６の立ち上がりエッジは、電圧制御発振
器３の出力クロック信号Ｓ４の立ち上がりエッジから、
一定量ずれた時点に現れる。このずれ量が、出力クロッ
ク信号Ｓ４の発振周期をＴとして、Ｔ／４（または、そ
の奇数倍）に概ね等しくなるように、遅延回路４の遅延
量は調節されている。本実施形態においても、従来の発
振回路と同様に、図３最下段に示されるようなスパイク
状のノイズが電源電圧に重畳する。しかしながら、前述
したように遅延回路４の遅延量が調節されているため、
スパイク状のノイズの発生点は、電圧制御発振器３の内
部信号Ａ１，Ｂ１，Ｃ１のいずれの立ち上がりエッジ、
立ち下がりエッジからも最も乖離した時点となってい
る。換言すると、スパイク状のノイズの発生箇所は、信
号Ａ１，Ｂ１，Ｃ１の波形がほぼ水平な時点となってい
る。波形が水平な状態においては、たとえノイズによっ
て電圧制御発振器３が一時的に不安定になったとして
も、その影響はすみやかに減衰し、次の立ち上がりもし
くは立ち下がりエッジを揺らすには至らない。したがっ
て、電圧制御発振器３の出力信号Ｓ４の立ち上がりエッ
ジ、立ち下がりエッジには揺らぎが発生せず、ジッタの
少ない発振回路が実現される。

【００１５】（第二の実施形態）本発明の第二の実施形
態は、前述した第一の実施形態において、電圧制御発振
器３の構成のみが異なるものである。したがって、発振
回路の構成例は、第一の実施形態と同様に図１で示され
る。

【００１６】本実施形態において、電圧制御発振器３は
Ｋ個のインバータ回路を環状に接続してなるリングオシ
レータ形式のものである。このとき、定常状態における
発振回路のタイミングチャートは図４で示される。電圧
制御発振器３の出力クロック信号Ｓ４と、遅延回路４の
出力信号Ｓ５との間には、遅延回路４の遅延量に応じた
位相差が生じている。その結果として、分周回路５から
出力される帰還クロック信号Ｓ６の立ち上がりエッジ
は、電圧制御発振器３の出力クロック信号Ｓ４の立ち上
がりエッジから、一定量ずれた時点に現れる。このずれ
量が、出力クロック信号Ｓ４の発振周期をＴとして、Ｔ
／４Ｋ（または、その奇数倍）に概ね等しくなるよう
に、遅延回路４の遅延量は調節されている。本実施形態
においても、従来の発振回路と同様に、図４最下段に示
されるようなスパイク状のノイズが電源電圧に重畳す
る。しかしながら、前述したように遅延回路４の遅延量
が調節されているため、スパイク状のノイズの発生箇所
は、電圧制御発振器３の内部信号Ａ２，Ｂ２，Ｃ２のい
ずれの立ち上がりエッジ、立ち下がりエッジからも最も
乖離した時点となっている。換言すると、スパイク状の
ノイズの発生箇所は、信号Ａ２，Ｂ２，Ｃ２の波形がほ
ぼ水平な時点となっている。波形が水平な状態において
は、たとえノイズによって電圧制御発振器３が一時的に
不安定になったとしても、その影響はすみやかに減衰
し、次の立ち上がりもしくは立ち下がりエッジを揺らす
には至らない。したがって、電圧制御発振器３の出力信
号Ｓ４の立ち上がりエッジ、立ち下がりエッジには揺ら
ぎが発生せず、ジッタの少ない発振回路が実現される。

【００１７】（第三の実施形態）図１に示される第一お
よび第二の実施形態においては、遅延回路４の遅延量は
固定であった。しかしながら、実際の発振回路構成にお
いては、入力クロック信号Ｓ１の周波数ｆｒや分周器５
の分周数Ｎが可変できるように構成されているものも多
い。このような場合においては、電圧制御発振器３の出
力クロック信号Ｓ４の周波数ｆｏは任意の値を取りうる
ので、遅延回路４の遅延量もそれに連動して変化しなけ
れば、本発明の意図する効果を得ることができない。こ
こで説明する第三の実施形態は、かかる状況にも対応で
きる構成を提供するものである。その構成例を表したブ
ロック図を図５に示す。

【００１８】図５の構成が図１と異なるのは、遅延回路
４に代えて電圧制御遅延回路６が用いられている点であ
る。電圧制御遅延回路６は、外部電圧信号によって遅延
量が変化する遅延回路であって、ここでは電圧制御発振
器３の入力電圧信号Ｓ４に応じて遅延量が変化するよう
に接続されている。いま、電圧制御発振回路３の出力ク
ロック信号Ｓ４の周波数ｆｏは、入力電圧信号Ｓ３が高
くなるに連れて上昇するように構成されているとする。
このとき、電圧制御遅延回路６の遅延量が、入力電圧信
号Ｓ３が高くなるに連れて低下するように設定すれば、
常に出力クロック信号Ｓ４の周波数ｆｏに対して所望の
遅延量を確保することが可能となる。

【００１９】電圧制御遅延回路６は、例えば図６のよう
な回路によって構成される。Ｉ２，Ｉ３，Ｉ４，Ｉ５
は、各々インバータ回路である。このうち、Ｉ２，Ｉ
３，Ｉ４の３つのインバータ回路は、出力電流が可変で
きるように構成されており、その値は入力電圧信号Ｓ３
に応じて電圧−電流変換回路Ｉ１が生成する電流値によ
って決まる。すなわち、入力電圧信号Ｓ３が上昇する
と、インバータ回路Ｉ２，Ｉ３，Ｉ４の出力電流が増加
し、各回路における伝播遅延量が低下する。結果とし
て、電圧制御遅延回路６の遅延量は、入力電圧信号Ｓ３
が上昇するに連れて低下する。

【００２０】このようにして構成された第三の実施形態
によれば、例え入力クロック信号Ｓ１の周波数ｆｒが変
化したり、分周器５の分周数Ｎが切り替えられたりし
て、電圧制御発振器３の出力クロック信号Ｓ４の周波数
ｆｏが変化した場合であっても、所望の遅延量が維持さ
れるため、発振回路を広範囲に適用可能となる。

【００２１】（第四の実施形態）第一の実施形態を実現
する上で、第三の実施形態と同様の効果を得るための別
法として、以下に説明する第四の実施形態がある。図７
に第四の実施形態の構成例を表すブロック図を示す。

【００２２】図７の構成が図１と異なるのは、遅延回路
４に代えて９０度移相器７が用いられている点である。
９０度の移相量は時間に換算してＴ／４の遅延に相当す
るものであるから、本構成においても第一の実施形態と
ほぼ同様の動作が得られることは明らかである。

【００２３】９０度移相器の構成例は、図８に示され
る。Ｉ６は電流アンプであり、入力信号Ｓ４を位相差の
ない電流信号に変換して出力する。電流アンプＩ６の出
力電流は、コンデンサＣ１に流入する。コンデンサＣ１
の端子間電圧は、流入する電流値を積分した値に比例す
る。したがって、コンデンサＣ１の端子間電圧は、入力
信号Ｓ４より位相の９０度遅れた電圧信号となる。その
信号は、電圧バッファＩ７を通して出力される。

【００２４】本実施形態によれば、遅延量を出力クロッ
ク信号の周波数ｆｏに応じて調節することなくとも、常
に所望の遅延量が得られることから、第一の実施形態に
比較して回路の設計が容易になる。

【００２５】

【発明の効果】以上説明した本発明の発振回路を用いれ
ば、位相周波数比較器１や分周器５を構成する論理回路
の状態遷移によって、電源電圧や電圧制御発振器３の入
力電圧信号Ｓ３にスパイク状のノイズが発生したとして
も、そのスパイクの発生は、電圧制御発振器３の内部に
存在するすべてのクロック信号の立ち上がりエッジ、立
ち下がりエッジから最も乖離した時点となるため、電圧
制御発振器３の動作は極力安定に保たれる。この結果、
出力クロック信号に発生するジッタは極めて少なくな
る。

【００２６】さらに、前述した第三または第四の実施形
態を適用すれば、例え入力クロック信号Ｓ１の周波数ｆ
ｒが変化したり、分周器５の分周数Ｎが切り替えられた
りして、電圧制御発振器３の出力クロック信号Ｓ４の周
波数ｆｏが変化した場合であっても、当該遅延量が所望
の値を維持するように構成することができるため、発振
回路を広範囲に適用することが可能となる。

【図面の簡単な説明】

【図１】本発明の第一，第二の実施形態に共通な構成例
を示すブロック図。

【図２】本発明の第一，第二の実施形態に関わる遅延回
路の構成例を示す図。

【図３】本発明の第一の実施形態に関わるタイミングチ
ャート。

【図４】本発明の第二の実施形態に関わるタイミングチ
ャート。

【図５】本発明の第三の実施形態の構成例を示すブロッ
ク図。

【図６】本発明の第三の実施形態に関わる電圧制御遅延
回路の構成例を示す図。

【図７】本発明の第四の実施形態の構成例を示すブロッ
ク図。

【図８】本発明の第四の実施形態に関わる９０度移相器
の構成例を示す図。

【図９】従来の発振回路の構成例を示すブロック図。

【図１０】従来の発振回路に関わる電圧制御発振器の構
成例を示す図。

【図１１】図１０の電圧制御発振器を用いた従来の発振
回路のタイミングチャート。

【図１２】従来の発振回路に関わる電圧制御発振器の他
の構成例を示す図。

【図１３】図１２の電圧制御発振器を用いた従来の発振
回路のタイミングチャート。

【符号の説明】

１． 位相周波数比較器 ２． ループフィルタ ３． 電圧制御発振器 ４． 遅延回路 ５． 分周器 ６． 電圧制御遅延回路 ７． ９０度移相器

Claims (4)

【特許請求の範囲】
1. 【請求項１】位相同期ループを構成することにより、入
   力クロック信号の周波数を逓倍して出力する方式の発振
   回路であって、前記位相同期ループは、入力クロック信
   号と帰還クロック信号との位相差を検出してその検出量
   に応じた誤差信号を発生する位相比較手段と、誤差信号
   を積分するフィルタ手段と、フィルタ手段から出力され
   る電圧信号に応じて発振周波数が変化する電圧制御発振
   器と、電圧制御発振器の出力クロック信号を分周して前
   記帰還クロック信号を生成する分周手段とを含み、前記
   電圧制御発振器は、電気的あるいは機械的な共振現象を
   利用した電圧制御発振器である発振回路において、電圧
   制御発振器の出力と分周手段の入力との間に遅延手段を
   挿入するとともに、前記帰還クロック信号の立ち上がり
   エッジ、立ち下がりエッジのいずれかと、電圧制御発振
   器の出力クロック信号の立ち上がりエッジまたは立ち下
   がりエッジとの時間差が、定常状態において、電圧制御
   発振器の出力クロック信号の発振周期に対し、１／４ま
   たはその奇数倍に概ね等しくなるよう、前記遅延手段の
   遅延量が設定されてなることを特徴とする発振回路。
2. 【請求項２】位相同期ループを構成することにより、入
   力クロック信号の周波数を逓倍して出力する方式の発振
   回路であって、前記位相同期ループは、入力クロック信
   号と帰還クロック信号との位相差を検出してその検出量
   に応じた誤差信号を発生する位相比較手段と、誤差信号
   を積分するフィルタ手段と、フィルタ手段から出力され
   る電圧信号に応じて発振周波数が変化する電圧制御発振
   器と、電圧制御発振器の出力クロック信号を分周して前
   記帰還クロック信号を生成する分周手段とを含み、前記
   電圧制御発振器は、Ｋ個のインバータ回路を環状に接続
   してなるリングオシレータ形式の電圧制御発振器である
   発振回路において、電圧制御発振器の出力と分周手段の
   入力との間に遅延手段を挿入するとともに、前記帰還ク
   ロック信号の立ち上がりエッジ、立ち下がりエッジのい
   ずれかと、電圧制御発振器の出力クロック信号の立ち上
   がりエッジまたは立ち下がりエッジとの時間差が、定常
   状態において、電圧制御発振器の出力クロック信号の発
   振周期に対し、１／４Ｋまたはその奇数倍に概ね等しく
   なるよう、前記遅延手段の遅延量が設定されてなること
   を特徴とする発振回路。
3. 【請求項３】請求項１または２に記載の発振回路におい
   て、前記遅延手段の遅延量は、前記電圧制御発振器の入
   力電圧信号によって可変されるよう構成されており、前
   記電圧制御発振器の出力クロック信号の周波数が変化し
   た場合も、前記遅延量は所望の値を維持するよう設定さ
   れてなることを特徴とする発振回路。
4. 【請求項４】請求項１記載の発振回路において、前記遅
   延手段として、９０度移相手段を用いたことを特徴とす
   る発振回路。