JP3185768B2 - 周波数比較器及びこれを用いたクロック抽出回路 - Google Patents
周波数比較器及びこれを用いたクロック抽出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は周波数比較器及びこ
れを用いたクロック抽出回路に係り、特に入力信号とク
ロック信号の周波数を比較する周波数比較器及びこれを
用いたクロック抽出回路に関する。
れを用いたクロック抽出回路に係り、特に入力信号とク
ロック信号の周波数を比較する周波数比較器及びこれを
用いたクロック抽出回路に関する。
【０００２】
【従来の技術】図３は従来の周波数比較器の一例の回路
系統図を示す。また、図４は従来の周波数比較器の動作
説明用タイムチャートを示す。図４（Ａ）に示すクロッ
ク信号の周期を３分割し、その分割された期間だけ論
理”１”となるような３つの信号（すなわち、パルス幅
はクロック信号の周期の１／３で、周期はクロック信号
の周期と同一であるが、位相がクロック信号に対して相
対的に異なる３種類のパルス信号）の中から２つの信号
を選択し、それぞれを第一位相信号、第二位相信号とす
る。ここでは、図４（Ｂ）、（Ｃ）に示す信号をそれぞ
れ第一位相信号、第二位相信号とする。
系統図を示す。また、図４は従来の周波数比較器の動作
説明用タイムチャートを示す。図４（Ａ）に示すクロッ
ク信号の周期を３分割し、その分割された期間だけ論
理”１”となるような３つの信号（すなわち、パルス幅
はクロック信号の周期の１／３で、周期はクロック信号
の周期と同一であるが、位相がクロック信号に対して相
対的に異なる３種類のパルス信号）の中から２つの信号
を選択し、それぞれを第一位相信号、第二位相信号とす
る。ここでは、図４（Ｂ）、（Ｃ）に示す信号をそれぞ
れ第一位相信号、第二位相信号とする。
【０００３】図３において、第一位相信号入力端子１は
第一のＤ型フリップフロップ（以下、ＤＦＦと記す）２
のデータ入力端子に接続されている。ＤＦＦ２は第二の
ＤＦＦ３、第三のＤＦＦ４と３段縦続接続されている。
すなわち、ＤＦＦ２のＱ出力端子はＤＦＦ３のデータ入
力端子に、またＤＦＦ３のＱ出力端子はＤＦＦ４のデー
タ入力端子にそれぞれ接続されている。一方、第二位相
信号入力端子５は第四のＤＦＦ６のデータ入力端子に接
続され、そのＱ出力端子は第五のＤＦＦ７のデータ入力
端子に、またＤＦＦ７のＱ出力端子は第六のＤＦＦ８の
データ入力端子にそれぞれ接続されている。
第一のＤ型フリップフロップ（以下、ＤＦＦと記す）２
のデータ入力端子に接続されている。ＤＦＦ２は第二の
ＤＦＦ３、第三のＤＦＦ４と３段縦続接続されている。
すなわち、ＤＦＦ２のＱ出力端子はＤＦＦ３のデータ入
力端子に、またＤＦＦ３のＱ出力端子はＤＦＦ４のデー
タ入力端子にそれぞれ接続されている。一方、第二位相
信号入力端子５は第四のＤＦＦ６のデータ入力端子に接
続され、そのＱ出力端子は第五のＤＦＦ７のデータ入力
端子に、またＤＦＦ７のＱ出力端子は第六のＤＦＦ８の
データ入力端子にそれぞれ接続されている。
【０００４】第一のＡＮＤ回路９はＤＦＦ３とＤＦＦ８
の各Ｑ出力端子からの出力信号の論理積をとり、第二の
ＡＮＤ回路１２はＤＦＦ６とＤＦＦ４の各Ｑ出力端子か
らの出力信号の論理積をとる。ＡＮＤ回路９、１１の各
出力端子は周波数大端子１０、周波数小端子１２にそれ
ぞれ接続されている。また、反転クロック入力端子１３
は、ＤＦＦ３、４、７及び８の各クロック入力端子に接
続されている。更に、比較クロック入力端子１４は、比
較クロックのレベルが変化した時点で、論理”１”を一
定期間出力し、それ以外の期間は”０”を出力する変化
点検出回路１５に接続され、変化点検出回路１５の出力
端子は、ＤＦＦ２及び６の各クロック入力端子に接続さ
れている。
の各Ｑ出力端子からの出力信号の論理積をとり、第二の
ＡＮＤ回路１２はＤＦＦ６とＤＦＦ４の各Ｑ出力端子か
らの出力信号の論理積をとる。ＡＮＤ回路９、１１の各
出力端子は周波数大端子１０、周波数小端子１２にそれ
ぞれ接続されている。また、反転クロック入力端子１３
は、ＤＦＦ３、４、７及び８の各クロック入力端子に接
続されている。更に、比較クロック入力端子１４は、比
較クロックのレベルが変化した時点で、論理”１”を一
定期間出力し、それ以外の期間は”０”を出力する変化
点検出回路１５に接続され、変化点検出回路１５の出力
端子は、ＤＦＦ２及び６の各クロック入力端子に接続さ
れている。
【０００５】次に、上記の構成の従来の周波数比較器の
動作について図４と共に説明する。図４（Ｂ）に示す第
一位相信号は、図３の入力端子１を介してＤＦＦ２のデ
ータ入力端子に入力され、また、図４（Ｃ）に示す第二
位相信号は、図３の入力端子５を介してＤＦＦ６のデー
タ入力端子に入力される。一方、比較クロック入力端子
１４には、図４（Ｄ）に示す比較クロックが入力され、
これにより変化点検出回路１５からは比較クロックのレ
ベル変化時点から一定期間のみ論理”１”とされた、図
４（Ｅ）に示す検出信号が取り出される。
動作について図４と共に説明する。図４（Ｂ）に示す第
一位相信号は、図３の入力端子１を介してＤＦＦ２のデ
ータ入力端子に入力され、また、図４（Ｃ）に示す第二
位相信号は、図３の入力端子５を介してＤＦＦ６のデー
タ入力端子に入力される。一方、比較クロック入力端子
１４には、図４（Ｄ）に示す比較クロックが入力され、
これにより変化点検出回路１５からは比較クロックのレ
ベル変化時点から一定期間のみ論理”１”とされた、図
４（Ｅ）に示す検出信号が取り出される。
【０００６】この検出信号は、ＤＦＦ２及び６のクロッ
ク入力端子に入力され、例えばその立ち上がり時点でＤ
ＦＦ２及び６のデータ入力端子に入力されている第一位
相信号、第二位相信号をラッチさせるので、これにより
ＤＦＦ２、６の各Ｑ出力端子からは図４（Ｆ）、（Ｉ）
に示す信号が取り出され、次段のＤＦＦ３、７にそれぞ
れ入力される。このＤＦＦ３、７の各クロック入力端子
には、図４（Ａ）に示したクロック信号と極性が反転し
ている反転クロックが入力されるので、例えばその立ち
上がり時点でＤＦＦ３及び７のデータ入力端子に入力さ
れている信号をラッチさせる。
ク入力端子に入力され、例えばその立ち上がり時点でＤ
ＦＦ２及び６のデータ入力端子に入力されている第一位
相信号、第二位相信号をラッチさせるので、これにより
ＤＦＦ２、６の各Ｑ出力端子からは図４（Ｆ）、（Ｉ）
に示す信号が取り出され、次段のＤＦＦ３、７にそれぞ
れ入力される。このＤＦＦ３、７の各クロック入力端子
には、図４（Ａ）に示したクロック信号と極性が反転し
ている反転クロックが入力されるので、例えばその立ち
上がり時点でＤＦＦ３及び７のデータ入力端子に入力さ
れている信号をラッチさせる。
【０００７】これにより、ＤＦＦ３、７の各Ｑ出力端子
からは図４（Ｇ）、（Ｊ）に示すようにＤＦＦ２、６の
各出力信号をクロック信号のほぼ半周期分程度シフトし
た信号が取り出され、次段のＤＦＦ４、８にそれぞれ入
力される。このＤＦＦ４、８の各クロック入力端子に
も、入力端子１３を介して反転クロックが入力されるの
で、その立ち上がり時点でＤＦＦ４及び８のデータ入力
端子に入力されている信号がラッチされ、その各Ｑ出力
端子からは図４（Ｈ）、（Ｋ）に示すようにＤＦＦ２、
６の各出力信号をクロック信号の半周期分シフトした信
号が取り出される。
からは図４（Ｇ）、（Ｊ）に示すようにＤＦＦ２、６の
各出力信号をクロック信号のほぼ半周期分程度シフトし
た信号が取り出され、次段のＤＦＦ４、８にそれぞれ入
力される。このＤＦＦ４、８の各クロック入力端子に
も、入力端子１３を介して反転クロックが入力されるの
で、その立ち上がり時点でＤＦＦ４及び８のデータ入力
端子に入力されている信号がラッチされ、その各Ｑ出力
端子からは図４（Ｈ）、（Ｋ）に示すようにＤＦＦ２、
６の各出力信号をクロック信号の半周期分シフトした信
号が取り出される。
【０００８】第一のＡＮＤ回路９はＤＦＦ３と８の各Ｑ
出力信号の論理積をとり、図４（Ｌ）に示す信号を周波
数大端子１０へ出力する。また、第二のＡＮＤ回路１１
はＤＦＦ４と７の各Ｑ出力信号の論理積をとるが、ＤＦ
Ｆ４と７の各Ｑ出力信号は図４（Ｈ）、（Ｉ）に示すよ
うに、同時に論理”１”となることはないので、常時論
理”０”の信号を周波数小端子１２へ出力する。
出力信号の論理積をとり、図４（Ｌ）に示す信号を周波
数大端子１０へ出力する。また、第二のＡＮＤ回路１１
はＤＦＦ４と７の各Ｑ出力信号の論理積をとるが、ＤＦ
Ｆ４と７の各Ｑ出力信号は図４（Ｈ）、（Ｉ）に示すよ
うに、同時に論理”１”となることはないので、常時論
理”０”の信号を周波数小端子１２へ出力する。
【０００９】このように、図４の例では、図４（Ｄ）に
示す比較クロックの周期が、図４（Ａ）に示すクロック
信号の周期に比べて大きい場合であり、つまり、クロッ
ク信号の周波数が比較クロックの周波数の１／（２Ｎ）
倍（ただし、Ｎは自然数）に対して大きい場合であり、
周波数大端子１０と周波数小端子１２のうち、周波数大
端子１０のみに図４（Ｌ）に示すように、論理”１”の
信号が出力される。これとは逆に、クロック信号の周波
数が比較クロックの周波数の１／（２Ｎ）倍（ただし、
Ｎは自然数）に対して小さい場合には、周波数大端子１
０と周波数小端子１２のうち、周波数小端子１２のみに
論理”１”の信号が出力される。
示す比較クロックの周期が、図４（Ａ）に示すクロック
信号の周期に比べて大きい場合であり、つまり、クロッ
ク信号の周波数が比較クロックの周波数の１／（２Ｎ）
倍（ただし、Ｎは自然数）に対して大きい場合であり、
周波数大端子１０と周波数小端子１２のうち、周波数大
端子１０のみに図４（Ｌ）に示すように、論理”１”の
信号が出力される。これとは逆に、クロック信号の周波
数が比較クロックの周波数の１／（２Ｎ）倍（ただし、
Ｎは自然数）に対して小さい場合には、周波数大端子１
０と周波数小端子１２のうち、周波数小端子１２のみに
論理”１”の信号が出力される。
【００１０】この周波数比較器は、従来より図５に示す
ブロック図のクロック抽出回路に用いられる。同図中、
周波数比較器３７が図３に示す構成の周波数比較器であ
る。図５において、データ入力端子３１より入力された
データ信号は、位相比較器３２に供給され、ここで後述
する電圧制御発振器３４の出力信号との間で、それぞれ
の立ち上がりの位相差に応じた位相誤差信号に変換され
た後、ループフィルタ３３の第一の入力端子に供給さ
れ、ここでループフィルタ３３の第二の入力端子に入力
される周波数比較器３７の出力信号と平均化される。
ブロック図のクロック抽出回路に用いられる。同図中、
周波数比較器３７が図３に示す構成の周波数比較器であ
る。図５において、データ入力端子３１より入力された
データ信号は、位相比較器３２に供給され、ここで後述
する電圧制御発振器３４の出力信号との間で、それぞれ
の立ち上がりの位相差に応じた位相誤差信号に変換され
た後、ループフィルタ３３の第一の入力端子に供給さ
れ、ここでループフィルタ３３の第二の入力端子に入力
される周波数比較器３７の出力信号と平均化される。
【００１１】ループフィルタ３３の出力信号は、電圧制
御発振器３４に制御電圧として印加され、その出力発振
周波数を制御する。電圧制御発振器３４より取り出され
た信号は、位相比較器３２に供給されると共に出力端子
３９へ抽出クロックとして出力される一方、クロックデ
コーダ回路３８にクロック信号として供給され、またイ
ンバータ３６により極性反転された後、周波数比較器３
７に反転クロックとして供給される。
御発振器３４に制御電圧として印加され、その出力発振
周波数を制御する。電圧制御発振器３４より取り出され
た信号は、位相比較器３２に供給されると共に出力端子
３９へ抽出クロックとして出力される一方、クロックデ
コーダ回路３８にクロック信号として供給され、またイ
ンバータ３６により極性反転された後、周波数比較器３
７に反転クロックとして供給される。
【００１２】クロックデコーダ回路３８は電圧制御発振
器３４の出力信号の周期を３分割し、その分割された期
間だけ論理”１”となるような３つの信号の中から２つ
の信号を選択し、それぞれを第一位相信号、第二位相信
号として周波数比較器３７内の図３の入力端子１及び５
に入力する。また、インバータ３６の出力信号は反転ク
ロックとして周波数比較器３７内の図３の反転クロック
入力端子１４に入力される。更に、入力端子３５を介し
て周波数比較器３７内の図３の比較クロック入力端子１
４に比較クロックが入力される。
器３４の出力信号の周期を３分割し、その分割された期
間だけ論理”１”となるような３つの信号の中から２つ
の信号を選択し、それぞれを第一位相信号、第二位相信
号として周波数比較器３７内の図３の入力端子１及び５
に入力する。また、インバータ３６の出力信号は反転ク
ロックとして周波数比較器３７内の図３の反転クロック
入力端子１４に入力される。更に、入力端子３５を介し
て周波数比較器３７内の図３の比較クロック入力端子１
４に比較クロックが入力される。
【００１３】これにより、周波数比較器３７はデータ入
力端子３１の入力データの基本周波数が、比較クロック
の周波数の１／（２Ｎ）倍となっているときは動作せ
ず、周波数比較器３７がクロック抽出回路に与える影響
はない。
力端子３１の入力データの基本周波数が、比較クロック
の周波数の１／（２Ｎ）倍となっているときは動作せ
ず、周波数比較器３７がクロック抽出回路に与える影響
はない。
【００１４】しかし、例えばコンピュータネットワーク
でデータを送受信する場合には、送信側のコンピュータ
のマスタクロック発生用の発振器のクロック信号周波数
と受信側のコンピュータのマスタクロック発生用の発振
器の周波数が、経年変化や製造ばらつき、温度差などの
周囲環境条件の相違などに起因して僅かに異なっている
場合があり、この場合には図５の例では入力データの基
本周波数の１／（２Ｎ）倍の周波数に対し、比較クロッ
ク周波数が僅かに異なっていることになり、データの変
化点が第一位相から第二位相へ、第二位相から第一位相
へ変化してしまい、周波数比較器が動作してしまうこと
になる。
でデータを送受信する場合には、送信側のコンピュータ
のマスタクロック発生用の発振器のクロック信号周波数
と受信側のコンピュータのマスタクロック発生用の発振
器の周波数が、経年変化や製造ばらつき、温度差などの
周囲環境条件の相違などに起因して僅かに異なっている
場合があり、この場合には図５の例では入力データの基
本周波数の１／（２Ｎ）倍の周波数に対し、比較クロッ
ク周波数が僅かに異なっていることになり、データの変
化点が第一位相から第二位相へ、第二位相から第一位相
へ変化してしまい、周波数比較器が動作してしまうこと
になる。
【００１５】
【発明が解決しようとする課題】従来の周波数比較器で
は、入力データの周波数とクロック信号の周波数がぴっ
たり一致するまで、周波数大端子１０又は周波数小端子
１２に信号が出力される。しかし、このような周波数比
較器を入力データの基本周波数が比較クロック信号の周
波数の整数倍に対し、僅かに変動するクロック抽出回路
などに使用した場合、その僅かな変動でも周波数大端子
又は周波数小端子に信号を出力してしまい、クロック抽
出回路に抽出されたクロック信号のジッタ量を大きくす
るなど特性に影響を与えてしまうという問題がある。
は、入力データの周波数とクロック信号の周波数がぴっ
たり一致するまで、周波数大端子１０又は周波数小端子
１２に信号が出力される。しかし、このような周波数比
較器を入力データの基本周波数が比較クロック信号の周
波数の整数倍に対し、僅かに変動するクロック抽出回路
などに使用した場合、その僅かな変動でも周波数大端子
又は周波数小端子に信号を出力してしまい、クロック抽
出回路に抽出されたクロック信号のジッタ量を大きくす
るなど特性に影響を与えてしまうという問題がある。
【００１６】本発明は以上の点に鑑みなされたもので、
入力データの基本周波数が比較クロック信号の周波数の
整数倍に対し僅かに変動するクロック抽出回路に使用し
ても、抽出されたクロック信号のジッタ量を抑圧し得る
周波数比較器及びこれを用いたクロック抽出回路を提供
することを目的とする。
入力データの基本周波数が比較クロック信号の周波数の
整数倍に対し僅かに変動するクロック抽出回路に使用し
ても、抽出されたクロック信号のジッタ量を抑圧し得る
周波数比較器及びこれを用いたクロック抽出回路を提供
することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の周波数比較器は、クロック信号の周期の１
／Ｍ倍（Ｍは３以上の自然数）の期間のパルス幅を有
し、かつ、互いに異なる位相のＭ個の、クロック信号と
同一周期のパルスのうち、隣接する位相の２つの信号を
選択してそれぞれ第一位相信号、第二位相信号として入
力する入力手段と、クロック信号の周期に対して２Ｎ倍
（Ｎは自然数）の周期を本来有すべき比較クロックのレ
ベル変化点を検出する変化点検出回路と、入力手段によ
り入力された第一位相信号、第二位相信号を、変化点検
出回路の出力信号に基づいて別々に保持する第１、第２
の保持回路と、入力手段により入力された第一位相信
号、第二位相信号を別々に、一定時間遅延する第１、第
２の遅延回路と、第１、第２の遅延回路により遅延され
た第一位相信号、第二位相信号を、変化点検出回路の出
力信号に基づいて別々に保持する第３、第４の保持回路
と、第１、第２の保持回路の出力信号を、クロック信号
又はその反転信号に基づいて別々に２段シフトする第
１、第２のシフト回路と、第３、第４の保持回路の出力
信号を、クロック信号又はその反転信号に基づいて別々
に保持する第５、第６の保持回路と、第１のシフト回路
の出力信号と第６の保持回路の論理演算をして周波数小
端子へ信号を出力する第１の論理回路と、第２のシフト
回路の出力信号と第５の保持回路の論理演算をして周波
数大端子へ信号を出力する第２の論理回路とを有する構
成としたものである。
め、本発明の周波数比較器は、クロック信号の周期の１
／Ｍ倍（Ｍは３以上の自然数）の期間のパルス幅を有
し、かつ、互いに異なる位相のＭ個の、クロック信号と
同一周期のパルスのうち、隣接する位相の２つの信号を
選択してそれぞれ第一位相信号、第二位相信号として入
力する入力手段と、クロック信号の周期に対して２Ｎ倍
（Ｎは自然数）の周期を本来有すべき比較クロックのレ
ベル変化点を検出する変化点検出回路と、入力手段によ
り入力された第一位相信号、第二位相信号を、変化点検
出回路の出力信号に基づいて別々に保持する第１、第２
の保持回路と、入力手段により入力された第一位相信
号、第二位相信号を別々に、一定時間遅延する第１、第
２の遅延回路と、第１、第２の遅延回路により遅延され
た第一位相信号、第二位相信号を、変化点検出回路の出
力信号に基づいて別々に保持する第３、第４の保持回路
と、第１、第２の保持回路の出力信号を、クロック信号
又はその反転信号に基づいて別々に２段シフトする第
１、第２のシフト回路と、第３、第４の保持回路の出力
信号を、クロック信号又はその反転信号に基づいて別々
に保持する第５、第６の保持回路と、第１のシフト回路
の出力信号と第６の保持回路の論理演算をして周波数小
端子へ信号を出力する第１の論理回路と、第２のシフト
回路の出力信号と第５の保持回路の論理演算をして周波
数大端子へ信号を出力する第２の論理回路とを有する構
成としたものである。
【００１８】この発明では、比較クロックの周期とクロ
ック信号の周期の２Ｎ倍に対する周期差が、第１及び第
２の遅延回路の遅延時間以内の期間で変動した場合は、
第３又は第４の保持回路により第一位相信号又は第二位
相信号が保持されないため、周波数比較器が動作しない
ようにできる。
ック信号の周期の２Ｎ倍に対する周期差が、第１及び第
２の遅延回路の遅延時間以内の期間で変動した場合は、
第３又は第４の保持回路により第一位相信号又は第二位
相信号が保持されないため、周波数比較器が動作しない
ようにできる。
【００１９】また、上記の目的を達成するため、本発明
のクロック抽出回路は、データ入力端子からの入力デー
タと比較信号との位相誤差を検出する位相比較器と、ル
ープフィルタと、ループフィルタの出力電圧に基づいて
出力信号周波数が制御され、少なくともその出力信号を
比較信号として位相比較器に入力すると共に抽出クロッ
クを出力する電圧制御発振器と、電圧制御発振器の出力
信号をクロック信号として受け、その周期の１／Ｍ倍
（Ｍは３以上の自然数）の期間のパルス幅を有し、か
つ、互いに異なる位相のＭ個の、クロック信号と同一周
期のパルスのうち、隣接する位相の２つの信号を選択し
てそれぞれ第一位相信号、第二位相信号として出力する
クロックデコーダ回路と、クロック信号の周期に対して
２Ｎ倍（Ｎは自然数）の周期を本来有すべき比較クロッ
クとクロックデコーダ回路よりの第一位相信号、第二位
相信号と電圧制御発振器の出力信号をクロック信号とし
て受け、それらの信号に基づいて周波数比較を行い、そ
の比較結果を位相比較器の出力位相誤差信号と共にルー
プフィルタに供給する周波数比較器とよりなるクロック
抽出回路において、周波数比較器として上記の本発明の
周波数比較器を用いるようにしたものである。
のクロック抽出回路は、データ入力端子からの入力デー
タと比較信号との位相誤差を検出する位相比較器と、ル
ープフィルタと、ループフィルタの出力電圧に基づいて
出力信号周波数が制御され、少なくともその出力信号を
比較信号として位相比較器に入力すると共に抽出クロッ
クを出力する電圧制御発振器と、電圧制御発振器の出力
信号をクロック信号として受け、その周期の１／Ｍ倍
（Ｍは３以上の自然数）の期間のパルス幅を有し、か
つ、互いに異なる位相のＭ個の、クロック信号と同一周
期のパルスのうち、隣接する位相の２つの信号を選択し
てそれぞれ第一位相信号、第二位相信号として出力する
クロックデコーダ回路と、クロック信号の周期に対して
２Ｎ倍（Ｎは自然数）の周期を本来有すべき比較クロッ
クとクロックデコーダ回路よりの第一位相信号、第二位
相信号と電圧制御発振器の出力信号をクロック信号とし
て受け、それらの信号に基づいて周波数比較を行い、そ
の比較結果を位相比較器の出力位相誤差信号と共にルー
プフィルタに供給する周波数比較器とよりなるクロック
抽出回路において、周波数比較器として上記の本発明の
周波数比較器を用いるようにしたものである。
【００２０】この発明では、比較クロックの周期とクロ
ック信号の周期の２Ｎ倍に対する周期差が、第１及び第
２の遅延回路の遅延時間以内の期間で変動した場合に動
作しない周波数比較器を使用してクロック抽出ができ
る。
ック信号の周期の２Ｎ倍に対する周期差が、第１及び第
２の遅延回路の遅延時間以内の期間で変動した場合に動
作しない周波数比較器を使用してクロック抽出ができ
る。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる周波数比較
器の一実施の形態の回路系統図を示す。同図中、図３と
同一構成部分には同一符号を付し、その説明を適宜省略
する。図１において、第一位相入力端子１は第一のＤＦ
Ｆ２のデータ入力端子に接続される一方、第一の遅延回
路１７を介して第七のＤＦＦ１９のデータ入力端子に接
続されている。ＤＦＦ１９のＱ出力端子は第八のＤＦＦ
２０のデータ入力端子に接続されている。一方、第二位
相入力端子５は第四のＤＦＦ６のデータ入力端子に接続
される一方、第二の遅延回路１８を介して第九のＤＦＦ
２１のデータ入力端子に接続されている。ＤＦＦ２１の
Ｑ出力端子は第十のＤＦＦ２２のデータ入力端子に接続
されている。
て図面と共に説明する。図１は本発明になる周波数比較
器の一実施の形態の回路系統図を示す。同図中、図３と
同一構成部分には同一符号を付し、その説明を適宜省略
する。図１において、第一位相入力端子１は第一のＤＦ
Ｆ２のデータ入力端子に接続される一方、第一の遅延回
路１７を介して第七のＤＦＦ１９のデータ入力端子に接
続されている。ＤＦＦ１９のＱ出力端子は第八のＤＦＦ
２０のデータ入力端子に接続されている。一方、第二位
相入力端子５は第四のＤＦＦ６のデータ入力端子に接続
される一方、第二の遅延回路１８を介して第九のＤＦＦ
２１のデータ入力端子に接続されている。ＤＦＦ２１の
Ｑ出力端子は第十のＤＦＦ２２のデータ入力端子に接続
されている。
【００２２】反転クロック入力端子１３はＤＦＦ３、
４、７、８、２０及び２２のクロック入力端子に接続さ
れている。更に、比較クロック入力端子１４は、変化点
検出回路１５を介してＤＦＦ２、６、１９及び２１のク
ロック入力端子に接続されている。また、ＤＦＦ６及び
７と３段縦続接続されている最終段のＤＦＦ８のＱ出力
端子と、ＤＦＦ２０のＱ出力端子は２入力の第一のＡＮ
Ｄ回路２３の入力端子に接続されている。また、ＤＦＦ
２及び３と３段縦続接続されている最終段のＤＦＦ４の
Ｑ出力端子と、ＤＦＦ２２のＱ出力端子は２入力の第二
のＡＮＤ回路２４の入力端子に接続されている。更に、
ＡＮＤ回路２３、２４の出力端子は周波数大端子１０、
周波数小端子１２にそれぞれ接続されている。
４、７、８、２０及び２２のクロック入力端子に接続さ
れている。更に、比較クロック入力端子１４は、変化点
検出回路１５を介してＤＦＦ２、６、１９及び２１のク
ロック入力端子に接続されている。また、ＤＦＦ６及び
７と３段縦続接続されている最終段のＤＦＦ８のＱ出力
端子と、ＤＦＦ２０のＱ出力端子は２入力の第一のＡＮ
Ｄ回路２３の入力端子に接続されている。また、ＤＦＦ
２及び３と３段縦続接続されている最終段のＤＦＦ４の
Ｑ出力端子と、ＤＦＦ２２のＱ出力端子は２入力の第二
のＡＮＤ回路２４の入力端子に接続されている。更に、
ＡＮＤ回路２３、２４の出力端子は周波数大端子１０、
周波数小端子１２にそれぞれ接続されている。
【００２３】この実施の形態の周波数比較器は、クロッ
ク信号の周期に対して比較クロックの周期が２Ｎ倍のと
き（換言すると、クロック信号の周波数に対して比較ク
ロックの周波数が１／（２Ｎ）倍のとき）に動作する
（ただし、Ｎは自然数）。
ク信号の周期に対して比較クロックの周期が２Ｎ倍のと
き（換言すると、クロック信号の周波数に対して比較ク
ロックの周波数が１／（２Ｎ）倍のとき）に動作する
（ただし、Ｎは自然数）。
【００２４】次に、この実施の形態の動作について、図
２のタイムチャートを併せ参照して説明する。図２は同
図（Ｆ）に示す比較クロック信号の周期が、同図（Ａ）
に示すクロック信号の周期の２Ｎ倍にくらべて僅かに大
きい場合であるが、その周期の差が第一の遅延回路１７
及び第二の遅延回路１８の伝搬遅延時間分の期間より小
さい場合である。なお、遅延回路１７及び１８の遅延時
間は、完全同一でなくてもよく、通常は略同一の値であ
るが、若干異なっていてもよい。
２のタイムチャートを併せ参照して説明する。図２は同
図（Ｆ）に示す比較クロック信号の周期が、同図（Ａ）
に示すクロック信号の周期の２Ｎ倍にくらべて僅かに大
きい場合であるが、その周期の差が第一の遅延回路１７
及び第二の遅延回路１８の伝搬遅延時間分の期間より小
さい場合である。なお、遅延回路１７及び１８の遅延時
間は、完全同一でなくてもよく、通常は略同一の値であ
るが、若干異なっていてもよい。
【００２５】図２（Ａ）に示すクロック信号の周期を三
等分し、その分割された期間だけ”１”で、周期はクロ
ック信号と同一周期である３つの信号の中から隣り合う
２つの信号を選択し、それぞれ図２（Ｂ）に示す第一位
相信号、同図（Ｃ）に示す第二位相信号として入力端子
１、５に入力する。ここで、第一位相位置の開始から第
一の遅延回路１７及び第二の遅延回路１８の遅延時間分
の期間をデッドゾーンと呼ぶ。また、第一位相位置を第
一の遅延回路１７の遅延時間分だけずらした期間を第四
位相位置と呼び、第二位相位置を第二の遅延回路１８の
遅延時間分だけずらした期間を第三位相位置と呼ぶもの
とする。
等分し、その分割された期間だけ”１”で、周期はクロ
ック信号と同一周期である３つの信号の中から隣り合う
２つの信号を選択し、それぞれ図２（Ｂ）に示す第一位
相信号、同図（Ｃ）に示す第二位相信号として入力端子
１、５に入力する。ここで、第一位相位置の開始から第
一の遅延回路１７及び第二の遅延回路１８の遅延時間分
の期間をデッドゾーンと呼ぶ。また、第一位相位置を第
一の遅延回路１７の遅延時間分だけずらした期間を第四
位相位置と呼び、第二位相位置を第二の遅延回路１８の
遅延時間分だけずらした期間を第三位相位置と呼ぶもの
とする。
【００２６】従って、第一位相入力端子１より入力され
た図２（Ｂ）に示す第一位相信号は、直接にＤＦＦ２の
データ入力端子に入力されると共に、第一の遅延回路１
７により遅延されて同図（Ｃ）に示す遅延信号とされた
後、ＤＦＦ１９のデータ入力端子に印加される。図２
（Ｄ）はこのときのデッドゾーン波形を示す。同様に、
第二位相入力端子５より入力された図２（Ｅ）に示す第
二位相信号は、直接にＤＦＦ６のデータ入力端子に入力
されると共に、第二の遅延回路１８により遅延されてＤ
ＦＦ２０のデータ入力端子に印加される。
た図２（Ｂ）に示す第一位相信号は、直接にＤＦＦ２の
データ入力端子に入力されると共に、第一の遅延回路１
７により遅延されて同図（Ｃ）に示す遅延信号とされた
後、ＤＦＦ１９のデータ入力端子に印加される。図２
（Ｄ）はこのときのデッドゾーン波形を示す。同様に、
第二位相入力端子５より入力された図２（Ｅ）に示す第
二位相信号は、直接にＤＦＦ６のデータ入力端子に入力
されると共に、第二の遅延回路１８により遅延されてＤ
ＦＦ２０のデータ入力端子に印加される。
【００２７】一方、比較クロック入力端子１４を介して
入力された図２（Ｆ）に示す比較クロックは変化点検出
回路１５に供給され、ここで比較クロックのレベルが変
化する毎に論理”０”から論理”１”に変化し、一定時
間後に論理”１”から論理”０”に変化する図２（Ｇ）
に示す検出信号とされた後、ＤＦＦ２、６、１９及び２
１のクロック入力端子に入力され、その立ち上がり時点
でＤＦＦ２、６、１９及び２１のデータ入力端子に入力
される信号をラッチさせる。これにより、ＤＦＦ１９の
Ｑ出力端子からは図２（Ｈ）に示すように論理”０”の
信号が出力される。
入力された図２（Ｆ）に示す比較クロックは変化点検出
回路１５に供給され、ここで比較クロックのレベルが変
化する毎に論理”０”から論理”１”に変化し、一定時
間後に論理”１”から論理”０”に変化する図２（Ｇ）
に示す検出信号とされた後、ＤＦＦ２、６、１９及び２
１のクロック入力端子に入力され、その立ち上がり時点
でＤＦＦ２、６、１９及び２１のデータ入力端子に入力
される信号をラッチさせる。これにより、ＤＦＦ１９の
Ｑ出力端子からは図２（Ｈ）に示すように論理”０”の
信号が出力される。
【００２８】また、図２（Ａ）に示すクロック信号の論
理”１”と”０”をそれぞれ論理”０”と”１”に反転
した反転クロック信号が反転クロック入力端子１３に入
力される。この反転クロック信号は、ＤＦＦ３、７、２
０及び２２のクロック入力端子に入力され、その立ち上
がり時点でＤＦＦ３、７、２０及び２２のデータ入力端
子に入力される信号をラッチさせる。これにより、ＤＦ
Ｆ２０のデータ入力端子には論理”０”の信号がＤＦＦ
１９から入力されているので、ＤＦＦ２０のＱ出力端子
からは図２（Ｉ）に示すように論理”０”の信号が出力
される。
理”１”と”０”をそれぞれ論理”０”と”１”に反転
した反転クロック信号が反転クロック入力端子１３に入
力される。この反転クロック信号は、ＤＦＦ３、７、２
０及び２２のクロック入力端子に入力され、その立ち上
がり時点でＤＦＦ３、７、２０及び２２のデータ入力端
子に入力される信号をラッチさせる。これにより、ＤＦ
Ｆ２０のデータ入力端子には論理”０”の信号がＤＦＦ
１９から入力されているので、ＤＦＦ２０のＱ出力端子
からは図２（Ｉ）に示すように論理”０”の信号が出力
される。
【００２９】一方、ＤＦＦ６はそのクロック入力端子に
入力される変化点検出回路１５からの検出信号が論理”
０”から論理”１”になった時刻ｔ１で、そのデータ入
力端子に入力される遅延回路１８からの論理”１”の第
二位相信号の遅延信号が入力されるので、図２（Ｊ）に
示すように時刻ｔ１で論理”１”となる信号がＤＦＦ６
より取り出される。このＤＦＦ６のＱ出力信号は、ＤＦ
Ｆ７のデータ入力端子に入力され、そのクロック入力端
子に入力される図２（Ａ）に示したクロック信号と極性
が反転している反転クロックの立ち上がり時点でラッチ
される。
入力される変化点検出回路１５からの検出信号が論理”
０”から論理”１”になった時刻ｔ１で、そのデータ入
力端子に入力される遅延回路１８からの論理”１”の第
二位相信号の遅延信号が入力されるので、図２（Ｊ）に
示すように時刻ｔ１で論理”１”となる信号がＤＦＦ６
より取り出される。このＤＦＦ６のＱ出力信号は、ＤＦ
Ｆ７のデータ入力端子に入力され、そのクロック入力端
子に入力される図２（Ａ）に示したクロック信号と極性
が反転している反転クロックの立ち上がり時点でラッチ
される。
【００３０】これにより、反転クロックの立ち上がり時
点ｔ２でＤＦＦ７のＱ出力信号は、図２（Ｋ）に示すよ
うに、論理”１”となる。このＤＦＦ７のＱ出力信号
は、ＤＦＦ８のデータ入力端子に入力され、ＤＦＦ８の
クロック入力端子に入力される図２（Ａ）に示したクロ
ック信号と極性が反転している反転クロックの立ち上が
り時点でラッチされる。
点ｔ２でＤＦＦ７のＱ出力信号は、図２（Ｋ）に示すよ
うに、論理”１”となる。このＤＦＦ７のＱ出力信号
は、ＤＦＦ８のデータ入力端子に入力され、ＤＦＦ８の
クロック入力端子に入力される図２（Ａ）に示したクロ
ック信号と極性が反転している反転クロックの立ち上が
り時点でラッチされる。
【００３１】従って、時刻ｔ２の次の反転クロックの立
ち上がり時点ｔ３でＤＦＦ８のＱ出力信号は、図２
（Ｌ）に示すように、論理”１”に変化する。すなわ
ち、ＤＦＦ８のＱ出力端子からはＤＦＦ７のＱ出力信号
をクロック信号の半周期分シフトした信号が取り出され
る。同様に、ＤＦＦ４のＱ出力端子からもＤＦＦ３のＱ
出力信号をクロック信号の半周期分シフトした信号が取
り出されるが、ＤＦＦ３のＱ出力信号は時刻ｔ３の時点
では論理”０”である。
ち上がり時点ｔ３でＤＦＦ８のＱ出力信号は、図２
（Ｌ）に示すように、論理”１”に変化する。すなわ
ち、ＤＦＦ８のＱ出力端子からはＤＦＦ７のＱ出力信号
をクロック信号の半周期分シフトした信号が取り出され
る。同様に、ＤＦＦ４のＱ出力端子からもＤＦＦ３のＱ
出力信号をクロック信号の半周期分シフトした信号が取
り出されるが、ＤＦＦ３のＱ出力信号は時刻ｔ３の時点
では論理”０”である。
【００３２】ＡＮＤ回路２３は図２（Ｉ）に示すＤＦＦ
２０のＱ出力信号と、同図（Ｌ）に示すＤＦＦ８のＱ出
力信号とがそれぞれ入力されるが、ＤＦＦ２０のＱ出力
信号は常時論理”０”であるので、ＡＮＤ回路２３から
はＤＦＦ８のＱ出力信号のレベル変化に無関係に同図
（Ｍ）に示すように、論理”０”の信号が取り出され
る。従って、図２の例のように、比較クロック信号の周
期がクロック信号の周期の１／（２Ｎ）倍にくらべて僅
かに大きい場合は、周波数大端子１０には信号が出力さ
れない。
２０のＱ出力信号と、同図（Ｌ）に示すＤＦＦ８のＱ出
力信号とがそれぞれ入力されるが、ＤＦＦ２０のＱ出力
信号は常時論理”０”であるので、ＡＮＤ回路２３から
はＤＦＦ８のＱ出力信号のレベル変化に無関係に同図
（Ｍ）に示すように、論理”０”の信号が取り出され
る。従って、図２の例のように、比較クロック信号の周
期がクロック信号の周期の１／（２Ｎ）倍にくらべて僅
かに大きい場合は、周波数大端子１０には信号が出力さ
れない。
【００３３】すなわち、図２の場合は、比較クロック信
号の変化点が第三位相位置からデッドゾーンを通り第四
位相位置へ変化することになる。図１の周波数大端子１
０は、第三位相位置から第四位相位置への変化を検出す
ることにより、比較クロックの周期がクロック信号の周
期の２Ｎ倍より大きいことを検出しているが、その周期
差、つまり周波数差が小さいときは、第三位相位置から
第四位相位置への変化の間に、デッドゾーンを通ること
になり、周波数大端子１０には信号を出力しない。
号の変化点が第三位相位置からデッドゾーンを通り第四
位相位置へ変化することになる。図１の周波数大端子１
０は、第三位相位置から第四位相位置への変化を検出す
ることにより、比較クロックの周期がクロック信号の周
期の２Ｎ倍より大きいことを検出しているが、その周期
差、つまり周波数差が小さいときは、第三位相位置から
第四位相位置への変化の間に、デッドゾーンを通ること
になり、周波数大端子１０には信号を出力しない。
【００３４】また、比較クロックの周期がクロック信号
の周期の２Ｎ倍よりも僅かに小さいときも、同様に第二
の遅延回路１８を用いてデッドゾーンを設ける構成にな
っており、その周期差、つまり周波数差が小さいとき
は、周波数小端子１２には信号を出力しない。このよう
に、この実施の形態では、比較クロックの位相位置の遷
移を検出して周波数比較を行う周波数比較器において、
デッドゾーンを設け、クロック周波数の比較クロックの
周波数の１／（２Ｎ）倍に対する周波数差が小さいとき
は、そのデッドゾーンを必ず通ることを利用し、その場
合は周波数差検出を行わないように構成している。
の周期の２Ｎ倍よりも僅かに小さいときも、同様に第二
の遅延回路１８を用いてデッドゾーンを設ける構成にな
っており、その周期差、つまり周波数差が小さいとき
は、周波数小端子１２には信号を出力しない。このよう
に、この実施の形態では、比較クロックの位相位置の遷
移を検出して周波数比較を行う周波数比較器において、
デッドゾーンを設け、クロック周波数の比較クロックの
周波数の１／（２Ｎ）倍に対する周波数差が小さいとき
は、そのデッドゾーンを必ず通ることを利用し、その場
合は周波数差検出を行わないように構成している。
【００３５】次に、本発明のクロック抽出回路について
説明する。本発明のクロック抽出回路の実施の形態は、
図５に示した位相比較器３２、周波数比較器３７、ルー
プフィルタ３３及び電圧制御発振器３４からなるクロッ
ク抽出回路の周波数比較器３７として上記の実施の形態
の周波数比較器を使用した構成である。このクロック抽
出回路によれば、比較クロックの周期が抽出されたクロ
ック信号の周期の２Ｎ倍に対し、第一の遅延回路１７及
び第二の遅延回路１８の遅延時間分のずれ以内であれ
ば、周波数比較器は動作せず、クロック抽出回路に抽出
されたクロック信号のジッタ量などを大きくするなどの
特性変動を無くすことができる。
説明する。本発明のクロック抽出回路の実施の形態は、
図５に示した位相比較器３２、周波数比較器３７、ルー
プフィルタ３３及び電圧制御発振器３４からなるクロッ
ク抽出回路の周波数比較器３７として上記の実施の形態
の周波数比較器を使用した構成である。このクロック抽
出回路によれば、比較クロックの周期が抽出されたクロ
ック信号の周期の２Ｎ倍に対し、第一の遅延回路１７及
び第二の遅延回路１８の遅延時間分のずれ以内であれ
ば、周波数比較器は動作せず、クロック抽出回路に抽出
されたクロック信号のジッタ量などを大きくするなどの
特性変動を無くすことができる。
【００３６】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えばクロック信号の周期を四分
割、五分割等、三分割よりも多分割してその分割された
期間だけ論理”１”となるような信号を用いる場合も、
同様にして隣り合う位相の２つの位相信号を用いて本発
明を適用することができる。
れるものではなく、例えばクロック信号の周期を四分
割、五分割等、三分割よりも多分割してその分割された
期間だけ論理”１”となるような信号を用いる場合も、
同様にして隣り合う位相の２つの位相信号を用いて本発
明を適用することができる。
【００３７】
【発明の効果】以上説明したように、本発明の周波数比
較器によれば、比較クロックの周期とクロック信号の周
期の２Ｎ倍に対する周期差が、第１及び第２の遅延回路
の遅延時間以内の期間で変動した場合は、第３又は第４
の保持回路により第一位相信号又は第二位相信号が保持
されず、周波数比較器が動作しないようにしたため、入
力クロック信号が比較クロックに対し僅かに変動した場
合は、応答することなく周波数比較信号を出力しない周
波数比較器を実現することができる。
較器によれば、比較クロックの周期とクロック信号の周
期の２Ｎ倍に対する周期差が、第１及び第２の遅延回路
の遅延時間以内の期間で変動した場合は、第３又は第４
の保持回路により第一位相信号又は第二位相信号が保持
されず、周波数比較器が動作しないようにしたため、入
力クロック信号が比較クロックに対し僅かに変動した場
合は、応答することなく周波数比較信号を出力しない周
波数比較器を実現することができる。
【００３８】また、本発明のクロック抽出回路によれ
ば、入力クロック信号が比較クロックに対し僅かに変動
した場合は、応答することなく周波数比較信号を出力し
ない周波数比較器を使用しているため、入力データの基
本周波数が比較クロックの周波数の１／（２Ｎ）倍に対
して僅かに変動するときは、周波数比較器が動作してし
まうことに起因する抽出クロックのジッタ量を大きくさ
せる現象を無くすことができる。
ば、入力クロック信号が比較クロックに対し僅かに変動
した場合は、応答することなく周波数比較信号を出力し
ない周波数比較器を使用しているため、入力データの基
本周波数が比較クロックの周波数の１／（２Ｎ）倍に対
して僅かに変動するときは、周波数比較器が動作してし
まうことに起因する抽出クロックのジッタ量を大きくさ
せる現象を無くすことができる。
【図１】本発明になる周波数比較器の一実施の形態のブ
ロック図である。
ロック図である。
【図２】図１の動作説明用タイムチャートである。
【図３】従来の周波数比較器の一例のブロック図であ
る。
る。
【図４】図３の動作説明用タイムチャートである。
【図５】本発明を適用し得るクロック抽出回路の一例の
ブロック図である。
ブロック図である。
１ 第一位相入力端子 ２〜４、６〜８、１９〜２２ Ｄ型フリップフロップ ５ 第二位相入力端子 １０ 周波数大端子 １２ 周波数小端子 １３ 反転クロック入力端子 １４、３５ 比較クロック入力端子 １５ 変化点検出回路 １７ 第一の遅延回路 １８ 第二の遅延回路 ２３、２４ ＡＮＤ回路 ３１ データ入力端子 ３２ 位相比較器 ３３ ループフィルタ ３４ 電圧制御発振器 ３７ 周波数比較器 ３８ クロックデコーダ回路 ３９ 抽出クロック出力端子
Claims (4)
- 【請求項１】 クロック信号の周期の１／Ｍ倍（Ｍは３
以上の自然数）の期間のパルス幅を有し、かつ、互いに
異なる位相のＭ個の、前記クロック信号と同一周期のパ
ルスのうち、隣接する位相の２つの信号を選択してそれ
ぞれ第一位相信号、第二位相信号として入力する入力手
段と、 前記クロック信号の周期に対して２Ｎ倍（Ｎは自然数）
の周期を本来有すべき比較クロックのレベル変化点を検
出する変化点検出回路と、 前記入力手段により入力された前記第一位相信号、第二
位相信号を、前記変化点検出回路の出力信号に基づいて
別々に保持する第１、第２の保持回路と、 前記入力手段により入力された前記第一位相信号、第二
位相信号を別々に、一定時間遅延する第１、第２の遅延
回路と、 前記第１、第２の遅延回路により遅延された前記第一位
相信号、第二位相信号を、前記変化点検出回路の出力信
号に基づいて別々に保持する第３、第４の保持回路と、 前記第１、第２の保持回路の出力信号を、前記クロック
信号又はその反転信号に基づいて別々に２段シフトする
第１、第２のシフト回路と、 前記第３、第４の保持回路の出力信号を、前記クロック
信号又はその反転信号に基づいて別々に保持する第５、
第６の保持回路と、 前記第１のシフト回路の出力信号と前記第６の保持回路
の論理演算をして周波数小端子へ信号を出力する第１の
論理回路と、 前記第２のシフト回路の出力信号と前記第５の保持回路
の論理演算をして周波数大端子へ信号を出力する第２の
論理回路とを有することを特徴とする周波数比較器。 - 【請求項２】 前記第１及び第２のシフト回路は、それ
ぞれ２段縦続接続されたフリップフロップからなること
を特徴とする請求項１記載の周波数比較器。 - 【請求項３】 前記Ｍの値は３であり、前記第１乃至第
６の保持回路は、それぞれＤ型フリップフロップである
ことを特徴とする請求項１記載の周波数比較器。 - 【請求項４】 データ入力端子からの入力データと比較
信号との位相誤差を検出する位相比較器と、ループフィ
ルタと、前記ループフィルタの出力電圧に基づいて出力
信号周波数が制御され、少なくともその出力信号を前記
比較信号として前記位相比較器に入力すると共に抽出ク
ロックを出力する電圧制御発振器と、前記電圧制御発振
器の出力信号をクロック信号として受け、その周期の１
／Ｍ倍（Ｍは３以上の自然数）の期間のパルス幅を有
し、かつ、互いに異なる位相のＭ個の、前記クロック信
号と同一周期のパルスのうち、隣接する位相の２つの信
号を選択してそれぞれ第一位相信号、第二位相信号とし
て出力するクロックデコーダ回路と、前記クロック信号
の周期に対して２Ｎ倍（Ｎは自然数）の周期を本来有す
べき比較クロックと前記クロックデコーダ回路よりの第
一位相信号、第二位相信号と前記電圧制御発振器の出力
信号をクロック信号として受け、それらの信号に基づい
て周波数比較を行い、その比較結果を前記位相比較器の
出力位相誤差信号と共に前記ループフィルタに供給する
周波数比較器とよりなるクロック抽出回路において、前
記周波数比較器として請求項１記載の周波数比較器を用
いることを特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26412998A JP3185768B2 (ja) | 1998-09-18 | 1998-09-18 | 周波数比較器及びこれを用いたクロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26412998A JP3185768B2 (ja) | 1998-09-18 | 1998-09-18 | 周波数比較器及びこれを用いたクロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101427A JP2000101427A (ja) | 2000-04-07 |
| JP3185768B2 true JP3185768B2 (ja) | 2001-07-11 |
Family
ID=17398877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26412998A Expired - Fee Related JP3185768B2 (ja) | 1998-09-18 | 1998-09-18 | 周波数比較器及びこれを用いたクロック抽出回路 |
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|---|---|---|---|---|
| CN108318809B (zh) * | 2017-01-16 | 2020-09-01 | 奇景光电股份有限公司 | 频率抖动的内建自我测试电路 |
| CN111697956B (zh) * | 2019-03-13 | 2023-03-24 | 瑞昱半导体股份有限公司 | 用于高频讯号系统的时序控制装置及方法 |
-
1998
- 1998-09-18 JP JP26412998A patent/JP3185768B2/ja not_active Expired - Fee Related
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