JPH08286780A - クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 - Google Patents
クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法Info
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- JPH08286780A JPH08286780A JP7084381A JP8438195A JPH08286780A JP H08286780 A JPH08286780 A JP H08286780A JP 7084381 A JP7084381 A JP 7084381A JP 8438195 A JP8438195 A JP 8438195A JP H08286780 A JPH08286780 A JP H08286780A
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- 238000011017 operating method Methods 0.000 title description 4
- 230000001360 synchronised effect Effects 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Power Sources (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】動作の高速化及び低消費電力化を可能にする。
【構成】ＰＬＬ回路１１に対し、低消費電力モードでは
動作を停止させ、通常モードではクロックφ０に基づい
てクロックφ０の周波数よりも高い周波数のクロックφ
１を生成させ、ＰＬＬ回路１１の同期がとれたかどうか
を判定し、低消費電力モードから通常モードへの変化開
始後、ＰＬＬ回路１１の同期がとれたと判定する迄の間
は、クロックφ０に基づいてＭＰＵ本体回路２０を動作
させ、ＰＬＬ回路１１の同期がとれたと判定した後は、
ＰＬＬ回路１１の出力クロックφ１に基づいてＭＰＵ本
体回路２０を動作させる。したがって、低消費電力モー
ドの場合、ＭＰＵ本体回路２０のみならずＰＬＬ回路１
１も動作を停止し、ＰＬＬ回路１１が動作を開始してか
ら同期がとれるまでの間は、クロックφ０に基づいてＭ
ＰＵ本体回路２０が動作する。
動作を停止させ、通常モードではクロックφ０に基づい
てクロックφ０の周波数よりも高い周波数のクロックφ
１を生成させ、ＰＬＬ回路１１の同期がとれたかどうか
を判定し、低消費電力モードから通常モードへの変化開
始後、ＰＬＬ回路１１の同期がとれたと判定する迄の間
は、クロックφ０に基づいてＭＰＵ本体回路２０を動作
させ、ＰＬＬ回路１１の同期がとれたと判定した後は、
ＰＬＬ回路１１の出力クロックφ１に基づいてＭＰＵ本
体回路２０を動作させる。したがって、低消費電力モー
ドの場合、ＭＰＵ本体回路２０のみならずＰＬＬ回路１
１も動作を停止し、ＰＬＬ回路１１が動作を開始してか
ら同期がとれるまでの間は、クロックφ０に基づいてＭ
ＰＵ本体回路２０が動作する。
Description
【０００１】
【産業上の利用分野】本発明は、クロック回路及びこれ
を用いたプロセッサ並びにプロセッサ動作方法に関す
る。
を用いたプロセッサ並びにプロセッサ動作方法に関す
る。
【０００２】
【従来の技術】動作の高速化と低消費電力化との相反す
る要求を満たすために、図４に示すようなＭＰＵ（マイ
クロプロセッサ）１０Ａが用いられている。低消費電力
モードでは、ＰＬＬ回路１１の動作が停止され、クロッ
クφ１が定電位となり、ＭＰＵ本体回路２０の動作が停
止される。低消費電力モードから通常モードに変化する
と、ＰＬＬ回路１１が動作し、クロックφ０に対するク
ロックφ２の位相誤差が０になるようにフィードバック
制御される。クロックφ０に対しφ２が同期するのを待
つために、このモード変化後一定時間、タイマ１２の出
力が高レベルに保持され、その後、タイマ１２の出力が
低レベルにされて、クロックφ１がオアゲート１３を通
りＭＰＵ本体回路２０へ供給され、ＭＰＵ本体回路２０
が動作状態となる。
る要求を満たすために、図４に示すようなＭＰＵ（マイ
クロプロセッサ）１０Ａが用いられている。低消費電力
モードでは、ＰＬＬ回路１１の動作が停止され、クロッ
クφ１が定電位となり、ＭＰＵ本体回路２０の動作が停
止される。低消費電力モードから通常モードに変化する
と、ＰＬＬ回路１１が動作し、クロックφ０に対するク
ロックφ２の位相誤差が０になるようにフィードバック
制御される。クロックφ０に対しφ２が同期するのを待
つために、このモード変化後一定時間、タイマ１２の出
力が高レベルに保持され、その後、タイマ１２の出力が
低レベルにされて、クロックφ１がオアゲート１３を通
りＭＰＵ本体回路２０へ供給され、ＭＰＵ本体回路２０
が動作状態となる。
【０００３】例えば、クロックφ０及びφ２の周波数は
それぞれ３３ＭＨｚ及び１００ＭＨｚであり、同期待ち
時間は、通常、数十〜数百μｓである。
それぞれ３３ＭＨｚ及び１００ＭＨｚであり、同期待ち
時間は、通常、数十〜数百μｓである。
【０００４】
【発明が解決しようとする課題】この同期待ち時間のた
めに、特にリアルタイム処理において、高速動作に用い
られるＭＰＵ１０の動作の遅れが問題となる。この問題
を解決するために、従来では、低消費電力モードにおい
てもＰＬＬ回路１１を動作させていたので、ＭＰＵ１０
の低消費電力化が妨げられていた。
めに、特にリアルタイム処理において、高速動作に用い
られるＭＰＵ１０の動作の遅れが問題となる。この問題
を解決するために、従来では、低消費電力モードにおい
てもＰＬＬ回路１１を動作させていたので、ＭＰＵ１０
の低消費電力化が妨げられていた。
【０００５】本発明の目的は、このような問題点に鑑
み、動作の高速化及び低消費電力化を可能にするクロッ
ク回路及びこれを用いたプロセッサ並びにプロセッサ動
作方法を提供することにある。
み、動作の高速化及び低消費電力化を可能にするクロッ
ク回路及びこれを用いたプロセッサ並びにプロセッサ動
作方法を提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】第１発
明のクロック回路では、第１モードのとき動作を停止
し、第２モードのとき第１クロックに基づいて、該第１
クロックの周波数よりも高い周波数の第２クロックを生
成するＰＬＬ回路と、該ＰＬＬ回路の同期がとれたかど
うかを判定し、該第１モードから該第２モードへの変化
開始後、該ＰＬＬ回路の同期がとれたと判定する迄の間
は第１選択信号を出力し、該ＰＬＬ回路の同期がとれた
と判定した後は第２選択信号を出力する制御回路と、該
第１クロック及び該ＰＬＬ回路の出力が入力され、該第
１選択信号に応答して該第１クロックを選択出力し、該
第２選択信号に応答して該ＰＬＬ回路の出力を選択出力
する選択回路とを有する。
明のクロック回路では、第１モードのとき動作を停止
し、第２モードのとき第１クロックに基づいて、該第１
クロックの周波数よりも高い周波数の第２クロックを生
成するＰＬＬ回路と、該ＰＬＬ回路の同期がとれたかど
うかを判定し、該第１モードから該第２モードへの変化
開始後、該ＰＬＬ回路の同期がとれたと判定する迄の間
は第１選択信号を出力し、該ＰＬＬ回路の同期がとれた
と判定した後は第２選択信号を出力する制御回路と、該
第１クロック及び該ＰＬＬ回路の出力が入力され、該第
１選択信号に応答して該第１クロックを選択出力し、該
第２選択信号に応答して該ＰＬＬ回路の出力を選択出力
する選択回路とを有する。
【０００７】第２発明のプロセッサでは、該クロック回
路と、該選択回路から出力されるクロックに基づいて動
作するプロセッサ本体回路と、を有する。このプロセッ
サによれば、第１モードの場合、プロセッサ本体回路の
みならずＰＬＬ回路も動作を停止するので、起動高速化
のためにＰＬＬ回路を常に動作させる従来構成の場合よ
りも消費電力を低減できる。
路と、該選択回路から出力されるクロックに基づいて動
作するプロセッサ本体回路と、を有する。このプロセッ
サによれば、第１モードの場合、プロセッサ本体回路の
みならずＰＬＬ回路も動作を停止するので、起動高速化
のためにＰＬＬ回路を常に動作させる従来構成の場合よ
りも消費電力を低減できる。
【０００８】また、ＰＬＬ回路が動作を開始してから同
期がとれるまでの間は、第１クロックに基づいてプロセ
ッサ本体回路が動作するので、この間、ＰＬＬ回路の同
期がとれるのを待つためにプロセッサ本体回路の動作を
停止させる従来構成の場合よりも、プロセッサ本体回路
の動作が高速化される。第１発明の第１態様では、上記
制御回路は、上記第１モードから上記第２モードへ変化
してからの経過時間を計測し、該経過時間が所定値にな
ったことにより上記ＰＬＬ回路の同期がとれたと判定す
る。
期がとれるまでの間は、第１クロックに基づいてプロセ
ッサ本体回路が動作するので、この間、ＰＬＬ回路の同
期がとれるのを待つためにプロセッサ本体回路の動作を
停止させる従来構成の場合よりも、プロセッサ本体回路
の動作が高速化される。第１発明の第１態様では、上記
制御回路は、上記第１モードから上記第２モードへ変化
してからの経過時間を計測し、該経過時間が所定値にな
ったことにより上記ＰＬＬ回路の同期がとれたと判定す
る。
【０００９】この第１態様によれば、制御回路の構成が
簡単になる。第１発明の第２態様では、上記制御回路
は、上記第１クロックに対する、上記第２クロックを分
周した第３クロックの位相誤差の時間平均値が、所定値
以下になったかどうかを検出し、上記第１モードから上
記第２モードへ変化を開始してから該時間平均値が所定
値以下になったとき上記ＰＬＬ回路の同期がとれたと判
定する。
簡単になる。第１発明の第２態様では、上記制御回路
は、上記第１クロックに対する、上記第２クロックを分
周した第３クロックの位相誤差の時間平均値が、所定値
以下になったかどうかを検出し、上記第１モードから上
記第２モードへ変化を開始してから該時間平均値が所定
値以下になったとき上記ＰＬＬ回路の同期がとれたと判
定する。
【００１０】この第２態様によれば、ＰＬＬ回路の同期
がとれたと判定するまでの時間を第１態様の場合よりも
短くすることが可能となる。第３発明のプロッセッサ動
作方法では、ＰＬＬ回路に対し、第１モードでは動作を
停止させ、第２モードでは該第１クロックに基づいて該
第１クロックの周波数よりも高い周波数の第２クロック
を生成させ、該ＰＬＬ回路の同期がとれたかどうかを判
定し、該第１モードから該第２モードへの変化開始後、
該ＰＬＬ回路の同期がとれたと判定する迄の間は、該第
１クロックに基づいてプロセッサを動作させ、該ＰＬＬ
回路の同期がとれたと判定した後は、該ＰＬＬ回路の出
力に基づいて該プロセッサを動作させる。
がとれたと判定するまでの時間を第１態様の場合よりも
短くすることが可能となる。第３発明のプロッセッサ動
作方法では、ＰＬＬ回路に対し、第１モードでは動作を
停止させ、第２モードでは該第１クロックに基づいて該
第１クロックの周波数よりも高い周波数の第２クロック
を生成させ、該ＰＬＬ回路の同期がとれたかどうかを判
定し、該第１モードから該第２モードへの変化開始後、
該ＰＬＬ回路の同期がとれたと判定する迄の間は、該第
１クロックに基づいてプロセッサを動作させ、該ＰＬＬ
回路の同期がとれたと判定した後は、該ＰＬＬ回路の出
力に基づいて該プロセッサを動作させる。
【００１１】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、ＭＰＵ１０のブロック構成を示してお
り、図４と同一又は類似の構成要素には同一又は類似の
符号を付している。ＭＰＵ１０は、クロック回路を構成
するＰＬＬ回路１１、制御回路１４及び選択回路１７
と、これら以外のＭＰＵ本体回路２０とを備えている。
明する。図１は、ＭＰＵ１０のブロック構成を示してお
り、図４と同一又は類似の構成要素には同一又は類似の
符号を付している。ＭＰＵ１０は、クロック回路を構成
するＰＬＬ回路１１、制御回路１４及び選択回路１７
と、これら以外のＭＰＵ本体回路２０とを備えている。
【００１２】ＰＬＬ回路１１は、動作モード信号ＭＯＤ
Ｅが低レベル（通常モード）のとき、クロックφ０に対
するクロックφ２の位相誤差が０になるようにフィード
バック制御し、クロックφ０に対しφ２の同期がとれた
後は、クロックφ０の周波数をＮ／Ｍ倍（Ｎ、ＭはＮ＞
Ｍなる自然数）したクロックφ１を生成する。ＰＬＬ回
路１１は、動作モード信号ＭＯＤＥが高レベル（低消費
電力モード）のとき、動作を停止し、クロックφ１の周
波数が０になる。
Ｅが低レベル（通常モード）のとき、クロックφ０に対
するクロックφ２の位相誤差が０になるようにフィード
バック制御し、クロックφ０に対しφ２の同期がとれた
後は、クロックφ０の周波数をＮ／Ｍ倍（Ｎ、ＭはＮ＞
Ｍなる自然数）したクロックφ１を生成する。ＰＬＬ回
路１１は、動作モード信号ＭＯＤＥが高レベル（低消費
電力モード）のとき、動作を停止し、クロックφ１の周
波数が０になる。
【００１３】制御回路１４は、動作モード信号ＭＯＤＥ
が高レベル（低消費電力モード）の間及び動作モード信
号ＭＯＤＥが低レベルになった後かつＰＬＬ回路１１の
同期がとれたと判定した後は、選択信号ＳＬを高レベル
とし、その他のとき、すなわち動作モード信号ＭＯＤＥ
が低レベルになってからＰＬＬ回路１１の同期がとれた
と判定される迄の間は、選択信号ＳＬを低レベルとす
る。
が高レベル（低消費電力モード）の間及び動作モード信
号ＭＯＤＥが低レベルになった後かつＰＬＬ回路１１の
同期がとれたと判定した後は、選択信号ＳＬを高レベル
とし、その他のとき、すなわち動作モード信号ＭＯＤＥ
が低レベルになってからＰＬＬ回路１１の同期がとれた
と判定される迄の間は、選択信号ＳＬを低レベルとす
る。
【００１４】選択回路１７にはクロックφ０及びφ１が
供給され、選択回路１７は、選択信号ＳＬが低レベルの
ときクロックφ０を選択し、選択信号ＳＬが高レベルの
ときクロックφ１を選択し、選択したクロックをφとし
てＭＰＵ本体回路２０に供給する。図２は、上記クロッ
ク回路の構成例を示す。
供給され、選択回路１７は、選択信号ＳＬが低レベルの
ときクロックφ０を選択し、選択信号ＳＬが高レベルの
ときクロックφ１を選択し、選択したクロックをφとし
てＭＰＵ本体回路２０に供給する。図２は、上記クロッ
ク回路の構成例を示す。
【００１５】ＰＬＬ回路１１は、位相比較回路１１１
と、ローパスフィルタ１１２と、電圧制御発振回路１１
３と、分周回路１１４とが、環状に接続されている。分
周回路１１４は、１／２分周回路が複数個縦続接続され
ており、初段の１／２分周回路でデューティ比が５０％
にされたクロックφ１が取り出され、最終段の１／２分
周回路からクロックφ２が取り出される。上記Ｍは、図
２のＰＬＬ回路１１では１である。位相比較回路１１１
は、クロックφ０に対するクロックφ２の位相誤差を検
出する。この位相誤差は、周波数誤差を含む広義の位相
誤差であってもよい。クロックφ０及びφ２のデューテ
ィ比はいずれも５０％である。電圧制御発振回路１１３
は、動作モード信号ＭＯＤＥが高レベル（低消費電力モ
ード）のとき動作を停止し、クロックφ１が高レベルに
保持される。
と、ローパスフィルタ１１２と、電圧制御発振回路１１
３と、分周回路１１４とが、環状に接続されている。分
周回路１１４は、１／２分周回路が複数個縦続接続され
ており、初段の１／２分周回路でデューティ比が５０％
にされたクロックφ１が取り出され、最終段の１／２分
周回路からクロックφ２が取り出される。上記Ｍは、図
２のＰＬＬ回路１１では１である。位相比較回路１１１
は、クロックφ０に対するクロックφ２の位相誤差を検
出する。この位相誤差は、周波数誤差を含む広義の位相
誤差であってもよい。クロックφ０及びφ２のデューテ
ィ比はいずれも５０％である。電圧制御発振回路１１３
は、動作モード信号ＭＯＤＥが高レベル（低消費電力モ
ード）のとき動作を停止し、クロックφ１が高レベルに
保持される。
【００１６】選択回路１７は、ナンドゲート１７１及び
１７２の一方の入力端にそれぞれクロックφ０及びφ１
が供給され、ナンドゲート１７２及び１７１の他方の入
力端にそれぞれ、選択信号ＳＬ及びその２値をインバー
タ１７３で反転した信号が供給される。ナンドゲート１
７１及び１７２の出力は、ナンドゲート１７４に供給さ
れ、ナンドゲート１７４からクロックφが取り出され
る。
１７２の一方の入力端にそれぞれクロックφ０及びφ１
が供給され、ナンドゲート１７２及び１７１の他方の入
力端にそれぞれ、選択信号ＳＬ及びその２値をインバー
タ１７３で反転した信号が供給される。ナンドゲート１
７１及び１７２の出力は、ナンドゲート１７４に供給さ
れ、ナンドゲート１７４からクロックφが取り出され
る。
【００１７】選択信号ＳＬが高レベルのとき、ナンドゲ
ート１７１の出力は常に高レベルとなり、ナンドゲート
１７２の出力はクロックφ１の２値をナンドゲート１７
２で反転した信号となる。この場合、クロックφはクロ
ックφ１の２値をナンドゲート１７２で反転しナンドゲ
ート１７４で再度反転した信号となる。選択信号ＳＬが
低レベルのとき、クロックφは、クロックφ０の２値を
ナンドゲート１７１で反転しナンドゲート１７４で再度
反転した信号となる。
ート１７１の出力は常に高レベルとなり、ナンドゲート
１７２の出力はクロックφ１の２値をナンドゲート１７
２で反転した信号となる。この場合、クロックφはクロ
ックφ１の２値をナンドゲート１７２で反転しナンドゲ
ート１７４で再度反転した信号となる。選択信号ＳＬが
低レベルのとき、クロックφは、クロックφ０の２値を
ナンドゲート１７１で反転しナンドゲート１７４で再度
反転した信号となる。
【００１８】制御回路１４は、タイマ１５と、リセット
回路１６とからなる。タイマ１５は、オアゲート１５１
の出力がカウンタ１５２のクロック入力端ＣＫに供給さ
れ、その計数値ＣＮが検出回路１５３に供給され、検出
回路１５３から選択信号ＳＬが出力される。検出回路１
５３は、例えば計数値ＣＮが１６進数ＦＦになったこと
を検出すると、選択信号ＳＬを高レベルにし、その他の
とき選択信号ＳＬを低レベルにする。オアゲート１５１
には、選択信号ＳＬ及びクロックφ０が供給され、選択
信号ＳＬが低レベルのときのみクロックφ０がオアゲー
ト１５１を通ってクロック入力端ＣＫに供給される。選
択信号ＳＬが高レベルになると、オアゲート１５１の出
力が常に高レベルになるので、選択信号ＳＬは高レベル
に保持される。カウンタ１５２のクリア入力端ＣＬＲに
は、リセット回路１６からリセット信号＊ＲＳＴが供給
される。
回路１６とからなる。タイマ１５は、オアゲート１５１
の出力がカウンタ１５２のクロック入力端ＣＫに供給さ
れ、その計数値ＣＮが検出回路１５３に供給され、検出
回路１５３から選択信号ＳＬが出力される。検出回路１
５３は、例えば計数値ＣＮが１６進数ＦＦになったこと
を検出すると、選択信号ＳＬを高レベルにし、その他の
とき選択信号ＳＬを低レベルにする。オアゲート１５１
には、選択信号ＳＬ及びクロックφ０が供給され、選択
信号ＳＬが低レベルのときのみクロックφ０がオアゲー
ト１５１を通ってクロック入力端ＣＫに供給される。選
択信号ＳＬが高レベルになると、オアゲート１５１の出
力が常に高レベルになるので、選択信号ＳＬは高レベル
に保持される。カウンタ１５２のクリア入力端ＣＬＲに
は、リセット回路１６からリセット信号＊ＲＳＴが供給
される。
【００１９】リセット回路１６は、Ｄフリップフロップ
１６１とＤフリップフロップ１６２とが縦続接続され、
Ｄフリップフロップ１６１のＱ出力と、Ｄフリップフロ
ップ１６２のＱ出力の２値をインバータ１６３で反転し
た信号とが、オアゲート１６４に供給され、オアゲート
１６４からリセット信号＊ＲＳＴが取り出される。Ｄフ
リップフロップ１６１のデータ入力端Ｄには動作モード
信号ＭＯＤＥが供給され、Ｄフリップフロップ１６１及
び１６２のクロック入力端にはクロックφ０が供給され
る。
１６１とＤフリップフロップ１６２とが縦続接続され、
Ｄフリップフロップ１６１のＱ出力と、Ｄフリップフロ
ップ１６２のＱ出力の２値をインバータ１６３で反転し
た信号とが、オアゲート１６４に供給され、オアゲート
１６４からリセット信号＊ＲＳＴが取り出される。Ｄフ
リップフロップ１６１のデータ入力端Ｄには動作モード
信号ＭＯＤＥが供給され、Ｄフリップフロップ１６１及
び１６２のクロック入力端にはクロックφ０が供給され
る。
【００２０】リセット回路１６は、定常状態では、Ｄフ
リップフロップ１６１のＱ出力及びインバータ１６３の
出力が互いに反対のレベルであるので、リセット信号＊
ＲＳＴは高レベルである。動作モード信号ＭＯＤＥが高
レベルから低レベルに遷移すると、最初のクロックの立
ち上がりでＤフリップフロップ１６１のＱ出力が低レベ
ルに遷移し、リセット信号＊ＲＳＴも低レベルに遷移す
る。次のクロックφ０の立ち上がりでＤフリップフロッ
プ１６２のＱ出力が低レベルに遷移し、リセット信号＊
ＲＳＴが高レベルに遷移する。
リップフロップ１６１のＱ出力及びインバータ１６３の
出力が互いに反対のレベルであるので、リセット信号＊
ＲＳＴは高レベルである。動作モード信号ＭＯＤＥが高
レベルから低レベルに遷移すると、最初のクロックの立
ち上がりでＤフリップフロップ１６１のＱ出力が低レベ
ルに遷移し、リセット信号＊ＲＳＴも低レベルに遷移す
る。次のクロックφ０の立ち上がりでＤフリップフロッ
プ１６２のＱ出力が低レベルに遷移し、リセット信号＊
ＲＳＴが高レベルに遷移する。
【００２１】次に、上記の如く構成された本実施例の動
作を説明する。図３は、図２のクロック回路において、
動作モード信号ＭＯＤＥが高レベル（低消費電力モー
ド）から低レベル（通常モード）に遷移する前後の動作
を示すタイミングチャートである。最初、動作モード信
号ＭＯＤＥが高レベル（低消費電力モード）、リセット
信号＊ＲＳＴが高レベル、計数値ＣＮが１６進数ＦＦと
なっており、クロックφ１及び選択信号ＳＬはいずれも
高レベルに保持され、選択回路１７は周波数０のクロッ
クφ１を選択しφとして出力する。
作を説明する。図３は、図２のクロック回路において、
動作モード信号ＭＯＤＥが高レベル（低消費電力モー
ド）から低レベル（通常モード）に遷移する前後の動作
を示すタイミングチャートである。最初、動作モード信
号ＭＯＤＥが高レベル（低消費電力モード）、リセット
信号＊ＲＳＴが高レベル、計数値ＣＮが１６進数ＦＦと
なっており、クロックφ１及び選択信号ＳＬはいずれも
高レベルに保持され、選択回路１７は周波数０のクロッ
クφ１を選択しφとして出力する。
【００２２】次に、動作モード信号ＭＯＤＥが低レベル
（通常モード）に遷移すると、クロックφ０の立ち上が
りでリセット信号＊ＲＳＴが低レベルに遷移し、カウン
タ１５２がリセットされてＣＮ＝０となり、選択信号Ｓ
Ｌが低レベルに遷移する。これにより、選択回路１７
は、クロックφ０を選択しφとして出力し、ＭＰＵ本体
回路２０が動作を開始する。クロックφ０の次の立ち上
がりでリセット信号＊ＲＳＴが高レベルに遷移し、カウ
ンタ１５２が計数可能となる。
（通常モード）に遷移すると、クロックφ０の立ち上が
りでリセット信号＊ＲＳＴが低レベルに遷移し、カウン
タ１５２がリセットされてＣＮ＝０となり、選択信号Ｓ
Ｌが低レベルに遷移する。これにより、選択回路１７
は、クロックφ０を選択しφとして出力し、ＭＰＵ本体
回路２０が動作を開始する。クロックφ０の次の立ち上
がりでリセット信号＊ＲＳＴが高レベルに遷移し、カウ
ンタ１５２が計数可能となる。
【００２３】この後、計数値ＣＮはクロックφ０の立ち
上がり毎にインクリメントされ、計数値ＣＮが１６進数
ＦＦになると、これが検出回路１５３で検出されて選択
信号ＳＬが高レベルに遷移し、選択回路１７によりクロ
ックφ１が選択されφとして出力される。この遷移時に
は、ＰＬＬ回路１１は、クロックφ０に対するクロック
φ２の同期がとれており、クロックφ１の周波数はクロ
ックφ０のそれのＮ倍となっている。ＭＰＵ本体回路２
０は、クロックφ１に同期して高速動作する。計数値Ｃ
Ｎが１６進数の０からＦＦになる迄の一定時間は、ＰＬ
Ｌ回路１１の同期がとれるのに必要な待ち時間であり、
例えば数十μｓである。
上がり毎にインクリメントされ、計数値ＣＮが１６進数
ＦＦになると、これが検出回路１５３で検出されて選択
信号ＳＬが高レベルに遷移し、選択回路１７によりクロ
ックφ１が選択されφとして出力される。この遷移時に
は、ＰＬＬ回路１１は、クロックφ０に対するクロック
φ２の同期がとれており、クロックφ１の周波数はクロ
ックφ０のそれのＮ倍となっている。ＭＰＵ本体回路２
０は、クロックφ１に同期して高速動作する。計数値Ｃ
Ｎが１６進数の０からＦＦになる迄の一定時間は、ＰＬ
Ｌ回路１１の同期がとれるのに必要な待ち時間であり、
例えば数十μｓである。
【００２４】次に、動作モード信号ＭＯＤＥが高レベル
（低消費電力モード）に遷移すると、上記同様にして一
定時間クロックφ０が選択され、その後、クロックφ１
が選択される。この場合、クロックφ１の周波数は０に
なっており、ＭＰＵ本体回路２０の動作が停止する。本
実施例では、低消費電力モードの場合、ＭＰＵ本体回路
２０のみならずＰＬＬ回路１１も動作を停止するので、
起動高速化のためにＰＬＬ回路１１を常に動作させる従
来構成の場合よりも消費電力を低減できる。
（低消費電力モード）に遷移すると、上記同様にして一
定時間クロックφ０が選択され、その後、クロックφ１
が選択される。この場合、クロックφ１の周波数は０に
なっており、ＭＰＵ本体回路２０の動作が停止する。本
実施例では、低消費電力モードの場合、ＭＰＵ本体回路
２０のみならずＰＬＬ回路１１も動作を停止するので、
起動高速化のためにＰＬＬ回路１１を常に動作させる従
来構成の場合よりも消費電力を低減できる。
【００２５】また、ＰＬＬ回路１１が動作を開始してか
ら同期がとれるまでの間は、クロックφ０が選択されφ
としてＭＰＵ本体回路２０に供給されるので、この間、
ＰＬＬ回路１１の同期がとれるのを待つためにＭＰＵ本
体回路２０の動作を停止させる従来構成の場合よりも、
ＭＰＵ１０の動作が高速化される。なお、本発明には他
にも種々の変形例が含まれる。例えば、上記実施例で
は、タイマ１５によりＰＬＬ回路１１の同期がとれたか
どうかを判定しているが、クロックφ０に対するクロッ
クφ２の位相誤差の時間平均値が所定値以下になること
を検出する回路を用いて同期がとれたかどうかを判定し
てもよい。また、低消費電力モードでクロックφ１の周
波数をクロックφ０のそれ以下に低下させて０にしない
構成であってもよい。さらに、通常モードにおいて、ク
ロックφ１の周波数を複数段階に切り換え可能な構成に
してもよい。
ら同期がとれるまでの間は、クロックφ０が選択されφ
としてＭＰＵ本体回路２０に供給されるので、この間、
ＰＬＬ回路１１の同期がとれるのを待つためにＭＰＵ本
体回路２０の動作を停止させる従来構成の場合よりも、
ＭＰＵ１０の動作が高速化される。なお、本発明には他
にも種々の変形例が含まれる。例えば、上記実施例で
は、タイマ１５によりＰＬＬ回路１１の同期がとれたか
どうかを判定しているが、クロックφ０に対するクロッ
クφ２の位相誤差の時間平均値が所定値以下になること
を検出する回路を用いて同期がとれたかどうかを判定し
てもよい。また、低消費電力モードでクロックφ１の周
波数をクロックφ０のそれ以下に低下させて０にしない
構成であってもよい。さらに、通常モードにおいて、ク
ロックφ１の周波数を複数段階に切り換え可能な構成に
してもよい。
【図１】本発明の一実施例のマイクロプロセッサを示す
ブロック図である。
ブロック図である。
【図２】図１中のクロック回路の構成例を示す図であ
る。
る。
【図３】図２の回路の動作を示すタイミングチャートで
ある。
ある。
【図４】従来のマイクロプロセッサを示すブロック図で
ある。
ある。
１０、１０Ａ ＭＰＵ １１ ＰＬＬ回路 １２、１５ タイマ １３、１５１、１６４ オアゲート １４ 制御回路 １６ リセット回路 １７ 選択回路 ２０ ＭＰＵ本体回路
Claims (5)
- 【請求項１】 第１モードのとき動作を停止し、第２モ
ードのとき第１クロックに基づいて、該第１クロックの
周波数よりも高い周波数の第２クロックを生成するＰＬ
Ｌ回路と、 該ＰＬＬ回路の同期がとれたかどうかを判定し、該第１
モードから該第２モードへの変化開始後、該ＰＬＬ回路
の同期がとれたと判定する迄の間は第１選択信号を出力
し、該ＰＬＬ回路の同期がとれたと判定した後は第２選
択信号を出力する制御回路と、 該第１クロック及び該ＰＬＬ回路の出力が入力され、該
第１選択信号に応答して該第１クロックを選択出力し、
該第２選択信号に応答して該ＰＬＬ回路の出力を選択出
力する選択回路とを有することを特徴とするクロック回
路。 - 【請求項２】 前記制御回路は、前記第１モードから前
記第２モードへ変化してからの経過時間を計測し、該経
過時間が所定値になったことにより前記ＰＬＬ回路の同
期がとれたと判定することを特徴とする請求項１記載の
クロック回路。 - 【請求項３】 前記制御回路は、前記第１クロックに対
する、前記第２クロックを分周した第３クロックの位相
誤差の時間平均値が、所定値以下になったかどうかを検
出し、前記第１モードから前記第２モードへ変化を開始
してから該時間平均値が所定値以下になったとき前記Ｐ
ＬＬ回路の同期がとれたと判定することを特徴とする請
求項１記載のクロック回路。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
クロック回路と、 該クロック回路の前記選択回路から出力されるクロック
に基づいて動作するプロセッサ本体回路と、 を有することを特徴とするプロセッサ。 - 【請求項５】 ＰＬＬ回路に対し、第１モードでは動作
を停止させ、第２モードでは該第１クロックに基づいて
該第１クロックの周波数よりも高い周波数の第２クロッ
クを生成させ、 該ＰＬＬ回路の同期がとれたかどうかを判定し、 該第１モードから該第２モードへの変化開始後、該ＰＬ
Ｌ回路の同期がとれたと判定する迄の間は、該第１クロ
ックに基づいてプロセッサを動作させ、 該ＰＬＬ回路の同期がとれたと判定した後は、該ＰＬＬ
回路の出力に基づいて該プロセッサを動作させることを
特徴とするプロッセッサ動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08438195A JP3523362B2 (ja) | 1995-04-10 | 1995-04-10 | クロック回路及びこれを用いたプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08438195A JP3523362B2 (ja) | 1995-04-10 | 1995-04-10 | クロック回路及びこれを用いたプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08286780A true JPH08286780A (ja) | 1996-11-01 |
| JP3523362B2 JP3523362B2 (ja) | 2004-04-26 |
Family
ID=13828981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08438195A Expired - Lifetime JP3523362B2 (ja) | 1995-04-10 | 1995-04-10 | クロック回路及びこれを用いたプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523362B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10301660A (ja) * | 1997-04-30 | 1998-11-13 | Fujitsu Ltd | マイクロプロセッサ |
| US6340906B1 (en) | 1999-11-11 | 2002-01-22 | Fujitsu Limited | Flip-flop control circuit, processor, and method for operating processor |
| WO2005071520A1 (ja) * | 2004-01-21 | 2005-08-04 | Matsushita Electric Industrial Co., Ltd. | 情報処理装置 |
| JP2008227936A (ja) * | 2007-03-13 | 2008-09-25 | Nec Electronics Corp | クロック生成回路、クロック選択回路、及び半導体集積回路 |
| JP2010523022A (ja) * | 2007-03-23 | 2010-07-08 | シリコン イメージ，インコーポレイテッド | 省電力のクロッキング技術 |
| JP2011244128A (ja) * | 2010-05-17 | 2011-12-01 | Fujitsu Semiconductor Ltd | クロック発生回路 |
| JP2013058906A (ja) * | 2011-09-08 | 2013-03-28 | Denso Corp | 通信ネットワークシステム |
| US8510487B2 (en) | 2010-02-11 | 2013-08-13 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
| EP2869160A1 (en) * | 2013-10-30 | 2015-05-06 | EM Microelectronic-Marin SA | Electronic circuit with a sleep mode |
-
1995
- 1995-04-10 JP JP08438195A patent/JP3523362B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10301660A (ja) * | 1997-04-30 | 1998-11-13 | Fujitsu Ltd | マイクロプロセッサ |
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| US8751709B2 (en) | 2010-02-11 | 2014-06-10 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
| US8510487B2 (en) | 2010-02-11 | 2013-08-13 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
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| EP2869160A1 (en) * | 2013-10-30 | 2015-05-06 | EM Microelectronic-Marin SA | Electronic circuit with a sleep mode |
| JP2015088187A (ja) * | 2013-10-30 | 2015-05-07 | イーエム・ミクロエレクトロニク−マリン・エス アー | スリープモードを有する電子回路 |
| US9477256B2 (en) | 2013-10-30 | 2016-10-25 | Em Microelectronic-Marin Sa | Electronic circuit with a sleep mode and a bypass connection for conveying a slow clock signal |
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| Publication number | Publication date |
|---|---|
| JP3523362B2 (ja) | 2004-04-26 |
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