JP2008227936A - クロック生成回路、クロック選択回路、及び半導体集積回路 - Google Patents
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Abstract
【解決手段】 クロック生成回路50は、クロックCL1に同期したクロックCL2を出力するPLL回路11と、クロックCL1又はクロックCL2を出力するセレクタ14と、PLL回路11からのクロックCL2で異常波形のパルスが検出されたとき、クロックCL2に代えてクロックCL1を出力させる切替信号をセレクタ14に出力する切替信号生成回路13と、切替信号に基づいてセレクタ14がクロックCL2からクロックCL1に出力クロックを切り替えた後、異常波形のパルスがセレクタ14に入力されるように、PLL回路11からのクロックCL2を遅延させる遅延回路12と、を備える。
【選択図】 図2
Description
本発明の第1の実施形態について、図1乃至図6を用いて説明する。図1は、クロック生成回路50を含む半導体集積回路(マイコン)の概略的な構成を示すブロック図である。図2は、クロック生成回路50の概略的な構成を示す回路図である。図3は、遅延回路12の概略的な構成を示す回路図である。図4は、異常パルス検出回路13aの概略的な回路図である。図5は、異常パルス検出回路13aの動作を説明するためのタイミングチャートである。図6は、クロック生成回路50の動作を説明するためのタイミングチャートである。
また、上述のように、遅延回路12は、直列接続された複数のバッファ60を含む。従って、バッファ60の数を設定することにより、簡易に遅延回路12の遅延量を設定することができる。
本発明の第2の実施形態について、図7を用いて説明する。図7は、クロック生成回路51の概略的な回路図である。なお、第1の実施形態と重複する説明は省略する。尚、第1の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
本発明の第3の実施形態について、図8乃至図10を用いて説明する。図8は、クロック生成回路52を含む半導体集積回路(マイコン)の概略的な構成を示すブロック図である。図9は、クロック生成回路52の概略的な構成を示す回路図である。図10は、クロック生成回路52の動作を説明するためのタイミングチャートである。なお、第1及び第2の実施形態と重複する説明は省略する。尚、第1及び第2の実施形態で説明した効果は、本実施形態においてもそのまま適用される。
50 クロック生成回路
10 発振器
12 遅延回路
13 切替信号生成回路
13a 異常パルス検出回路
13b タイミング制御回路
14 セレクタ
16 停止信号生成回路
16a 異常パルス検出回路
16b 判定回路
20 位相差検出器
21 ループ・フィルタ
22 電圧制御発振器
25 レベル判定回路
26 レベル判定回路
51 クロック生成回路
CL1 クロック
CL2 クロック
S12 異常検出信号
S13 切替信号
S14 異常検出信号
Claims (16)
- 第1クロックに同期した第2クロックを出力する位相同期回路と、
前記第1クロック又は前記第2クロックを出力するセレクタと、
前記位相同期回路から出力された前記第2クロックで異常波形のパルスが検出されたとき、前記第2クロックに代えて前記第1クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記切替信号に基づいて前記セレクタが前記第2クロックから前記第1クロックに出力クロックを切り替えた後、前記第2クロックに含まれる異常波形の前記パルスが前記セレクタに入力されるように、前記位相同期回路から前記セレクタに入力される前記第2クロックを遅延させる遅延回路と、
を備えるクロック生成回路。 - 前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第1クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項1記載のクロック生成回路。 - 前記異常パルス検出回路は、
前記第2クロックに含まれるパルスの第1レベルの状態を複数の時点で判定する第1レベル判定回路と、
前記第2クロックに含まれるパルスの第2レベルの状態を複数の時点で判定する第2レベル判定回路と、
を備えることを特徴とする請求項1記載のクロック生成回路。 - 前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第2クロックから前記第1クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項1記載のクロック生成回路。
- 前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項4記載のクロック生成回路。
- 前記位相同期回路は、前記遅延回路から出力される前記第2クロックを帰還信号として用いることを特徴とする請求項1記載のクロック生成回路。
- 前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第1クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項6記載のクロック生成回路。 - 前記タイミング制御回路は、フリップフロップであることを特徴とする請求項7記載のクロック生成回路。
- 前記第1クロックに含まれる異常波形のパルスの検出及び前記第2クロックに含まれる異常波形の前記パルスの検出に基づいて、前記セレクタの出力クロックで動作する機能回路の停止用の停止信号を出力する停止信号生成回路をさらに備えることを特徴とする請求項1記載のクロック生成回路。
- 前記停止信号生成回路は、
前記第1クロックに含まれる異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路からの異常検出信号の入力及び前記切替信号生成回路からの前記切替信号の入力に基づいて前記停止信号を出力する判定回路と、
を備えることを特徴とする請求項9記載のクロック生成回路。 - 切替信号の入力に基づいて第1クロック又は第2クロックを選択的に出力するセレクタと、
前記セレクタに入力される前記第2クロックで異常波形のパルスが検出されたとき、前記第2クロックに代えて前記第1クロックを出力させる切替信号を前記セレクタに出力する切替信号生成回路と、
前記セレクタが前記第2クロックから前記第1クロックに出力クロックを切り替えた後、異常波形の前記パルスが前記セレクタに入力されるように、前記セレクタに入力される前記第2クロックを遅延させる遅延回路と、
を備えるクロック選択回路。 - 前記切替信号生成回路は、
異常波形の前記パルスを検出する異常パルス検出回路と、
当該異常パルス検出回路から出力される異常検出信号を前記セレクタに前記切替信号として出力するタイミングを前記第1クロックの入力に基づいて制御するタイミング制御回路と、
を備えることを特徴とする請求項11記載のクロック選択回路。 - 前記異常パルス検出回路は、
前記第2クロックに含まれるパルスの第1レベルの状態を複数の時点で判定する第1レベル判定回路と、
前記第2クロックに含まれるパルスの第2レベルの状態を複数の時点で判定する第2レベル判定回路と、
を備えることを特徴とする請求項11記載のクロック選択回路。 - 前記遅延回路の遅延量は、異常波形の前記パルスの検出から前記セレクタによる前記第2クロックから前記第1クロックへの出力クロックの切替までに要する時間に基づいて設定されることを特徴とする請求項11記載のクロック生成回路。
- 前記遅延回路は、直列接続された複数のバッファを含むことを特徴とする請求項14記載のクロック選択回路。
- 複数の機能回路に加えて、請求項1記載のクロック生成回路又は請求項11記載のクロック選択回路を備える半導体集積回路。
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---|---|---|---|---|
US7498848B2 (en) * | 2006-10-03 | 2009-03-03 | Freescale Semiconductor, Inc. | System and method for monitoring clock signal in an integrated circuit |
GB0911046D0 (en) * | 2009-06-25 | 2009-08-12 | St Microelectronics Res & Dev | Detection of bad clock conditions |
US9653079B2 (en) * | 2015-02-12 | 2017-05-16 | Apple Inc. | Clock switching in always-on component |
JP2020010208A (ja) * | 2018-07-10 | 2020-01-16 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
JP2020010207A (ja) | 2018-07-10 | 2020-01-16 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
US11320888B2 (en) * | 2018-09-06 | 2022-05-03 | Intel Corporation | All-digital closed loop voltage generator |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63123216A (ja) * | 1986-11-12 | 1988-05-27 | Nec Miyagi Ltd | クロツク断検出回路 |
JPH0293854U (ja) * | 1989-01-13 | 1990-07-25 | ||
JPH08263436A (ja) * | 1995-03-20 | 1996-10-11 | Fujitsu Ltd | データ転送装置 |
JPH08286780A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 |
JPH0964703A (ja) * | 1995-08-24 | 1997-03-07 | Toshiba Corp | 無瞬断クロック切替回路 |
JPH09284362A (ja) * | 1996-04-19 | 1997-10-31 | Nec Eng Ltd | ディジタル信号伝送装置 |
JPH10240375A (ja) * | 1997-02-26 | 1998-09-11 | Mitsubishi Electric Corp | クロック無瞬断切替装置 |
JP2002158570A (ja) * | 2000-11-16 | 2002-05-31 | Nec Eng Ltd | クロック異常検出回路 |
JP2005513604A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | コンピューティングシステムの耐障害性とセキュリティを向上させるシステム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6141243A (ja) | 1984-08-02 | 1986-02-27 | Matsushita Electric Ind Co Ltd | クロツク異常検出装置 |
US5142247A (en) * | 1991-08-06 | 1992-08-25 | Compaq Computer Corporation | Multiple frequency phase-locked loop clock generator with stable transitions between frequencies |
JPH10124167A (ja) | 1996-10-17 | 1998-05-15 | Miyagi Oki Denki Kk | システムクロック切り換え装置 |
US5903748A (en) * | 1997-08-18 | 1999-05-11 | Motorola Inc. | Method and apparatus for managing failure of a system clock in a data processing system |
US6111442A (en) * | 1998-03-09 | 2000-08-29 | International Business Machines Corporation | Phase-locked loop circuit with dynamic backup |
KR100871205B1 (ko) * | 2002-07-23 | 2008-12-01 | 엘지노텔 주식회사 | 다중 클럭 위상 결정 시스템 |
US7288975B2 (en) * | 2005-10-27 | 2007-10-30 | International Business Machines Corporation | Method and apparatus for fail-safe and restartable system clock generation |
-
2007
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63123216A (ja) * | 1986-11-12 | 1988-05-27 | Nec Miyagi Ltd | クロツク断検出回路 |
JPH0293854U (ja) * | 1989-01-13 | 1990-07-25 | ||
JPH08263436A (ja) * | 1995-03-20 | 1996-10-11 | Fujitsu Ltd | データ転送装置 |
JPH08286780A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | クロック回路及びこれを用いたプロセッサ並びにプロセッサ動作方法 |
JPH0964703A (ja) * | 1995-08-24 | 1997-03-07 | Toshiba Corp | 無瞬断クロック切替回路 |
JPH09284362A (ja) * | 1996-04-19 | 1997-10-31 | Nec Eng Ltd | ディジタル信号伝送装置 |
JPH10240375A (ja) * | 1997-02-26 | 1998-09-11 | Mitsubishi Electric Corp | クロック無瞬断切替装置 |
JP2002158570A (ja) * | 2000-11-16 | 2002-05-31 | Nec Eng Ltd | クロック異常検出回路 |
JP2005513604A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | コンピューティングシステムの耐障害性とセキュリティを向上させるシステム |
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