KR101297413B1 - 적응형 클럭 생성 장치 및 방법 - Google Patents

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박종선
임우진
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고려대학교 산학협력단
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Abstract

본 발명은 동기 회로의 최대 지연 경로 시간(critical path delay)의 변화에 따라 주기가 변화하는 클럭을 생성하는 적응형 클럭 생성 장치에 있어, 기준 클럭을 입력받아, 상기 기준 클럭 주기의 정수배 주기를 갖는 클럭 신호를 출력하는 고정 주파수 분배기; 상기 고정 주파수 분배기가 출력한 클럭 신호를 입력받아, 상기 동기 회로의 최대 지연 경로 시간만큼 지연시킨 클럭 신호를 출력하는 리플리카; 상기 고정 주파수 분배기가 출력한 신호와 상기 리플리카가 출력한 신호를 기초로 생성된 활성화(enable) 신호 및 리셋(reset) 신호를 입력 받고, 상기 기준 클럭을 클럭 신호로 입력 받아, 활성화되어 있는 동안 상기 기준 클럭의 횟수를 세는 카운터; 및 상기 횟수에 기초하여, 상기 기준 클럭의 주기를 상기 횟수보다 1 큰 정수배한 클럭 신호를 생성하는 가변 주파수 분배기;를 포함하는 적응형 클럭 생성 장치를 제공한다.

Description

적응형 클럭 생성 장치 및 방법{ADAPTIVE CLOCK GENERATING APPARATUS AND METHOD THEREOF}
본 발명은 적응형 클럭 생성에 관한 것으로서, 보다 상세하게는 적응형 클럭 생성 장치 및 방법에 관한 것이다.
최근 배터리를 사용하는 휴대용 전자 기기 시장의 폭발적 성장으로 인해, 전력 소모가 적은 디지털 회로에 대한 필요가 매우 커지고 있다.
디지털 회로의 소모 전력은 공급 전압을 낮추어 감소시킬 수 있다. 사용시 공급 전압을 반도체의 문턱 전압(Threshold Voltage) 이하/또는 근방까지 낮추면 회로의 소모 전력이 최소화된다.
그러나 문제는 그럴 경우 제작 공정상의 변화(Process Variation), 공급 전압의 파동(Voltage Fluctuation) 및 온도 변화(Temperature Variation)에 의해 회로 성능이 매우 크게 변한다는 것이다. 회로 지연 시간의 변화로 인해, 인가되는 클럭 주기와의 시간 오차가 발생하여, 회로가 오작동하는 경우가 생기게 된다.
디지털 회로의 최대 동작 속도는 구성 요소인 각 조합 회로(Combinational Circuit)의 지연 시간 중 가장 긴 최대 지연 경로 시간(Critical Path Delay)에 의해 결정된다. 회로가 정상적으로 작동하기 위해 인가되는 클럭의 주기는 언제나 이 값보다 커야한다.
최대 지연 경로 시간과 클럭의 오차를 막는 가장 간단한 방법은 인가되는 클럭의 주기를 충분히 늘려주는 것이다. 클럭의 주기를 최대 지연 경로의 지연 시간이 가장 길 경우에 맞추어 주면 된다.
그러나 그런 접근법은 에너지 소비를 크게 증가시킨다. 클럭의 주기가 최악의 경우에 맞추어져 있기 때문에, 평소에는 회로가 필요한 동작을 끝내고 유휴 상태로 있게 되는 시간이 있게 된다. 클럭 주기와 실제 최대 지연 경로 시간의 차 만큼 시간이 남는 것이다.
그 남는 시간 동안에도 일정량의 에너지가 소비되므로, 이렇게 누설되는 에너지로 인해 저전력 회로를 설계한다는 목표를 충분히 만족시키지 못하게 된다. 회로가 잠재력만큼 고속으로 동작하지 못하므로, 시간 자원 낭비이기도 하다.
전술한 바와 같이, 이러한 회로의 오작동 문제나 낭비되는 에너지 문제는 온도 변화나 공급 전압의 변화 등으로 인해 회로의 동작 속도가 빨라질수록 더욱 심각해진다. 따라서, 클럭의 주기를 동작 상황에 따라 최적으로 조절하여, 오작동이 발생하지 않으면서도 소모 에너지는 줄어들 수 있도록, 회로가 유휴 상태에 있는 시간을 최소한으로 줄일 수 있게 해주는 적응형 클럭을 생성하는 회로 및 방법이 필요해진다.
클럭의 주기를 늘리는 지연 회로와 관련하여, 한국등록특허 제10-0514414호("지연 동기 루프")에는 외부 칩셋으로 부터 공급되는 클럭을 원하는 만큼 지연시키기 위한 지연부; 상기 지연부에서 지연된 클럭을 클럭 패쓰 및 데이터 패쓰의 지연량 만큼 지연시키기 위한 리플리카; 상기 외부 칩셋으로부터 공급되는 클럭과 상기 리플리카의 출력의 위상을 비교하여 상기 지연부의 지연량을 제어하는 신호를 생성하며, 상기 외부 칩셋으로부터 공급되는 클럭의 주파수의 변화를 검출하여 리셋 신호를 생성하는 위상 검출기를 포함하는 지연 동기 루프가 개시되어 있다.
또한, 한국등록특허 제10-0945793호("ＤＬＬ 회로 및 이를 포함하는 반도체 집적 회로")는 본 발명의 DLL(Delay Locked Loop) 회로는, 버퍼 출력 신호와 피드백 클럭을 입력 받아 리플리카 튜닝 신호를 생성하는 리플리카 튜닝 수단; 상기 리플리카 튜닝 신호에 응답하여 지연 클럭으로부터 상기 피드백 클럭을 생성하는 리플리카 지연 수단; 및 상기 피드백 클럭과 기준 클럭의 위상을 비교하여 상기 기준 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 수단;을 포함하는 구성이 개시되어 있다.
본 발명은 전술한 적응형 클럭 생성 문제를 해결하기 위한 것으로서, 그 목적은 회로의 클럭 동기 오류를 막으면서도 에너지 소비는 최소화할 수 있도록, 동기 회로의 최대 지연 경로 시간의 변화에 따라 클럭의 주기를 동적으로 제어하는 적응형 클럭 생성 장치 및 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 제 1 측면에 따른, 동기 회로의 최대 지연 경로 시간(critical path delay)의 변화에 따라 주기가 변화하는 클럭을 생성하는 적응형 클럭 생성 장치는 기준 클럭을 입력받아, 상기 기준 클럭 주기의 정수배 주기를 갖는 클럭 신호를 출력하는 고정 주파수 분배기; 상기 고정 주파수 분배기가 출력한 클럭 신호를 입력받아, 상기 동기 회로의 최대 지연 경로 시간만큼 지연시킨 클럭 신호를 출력하는 리플리카; 상기 고정 주파수 분배기가 출력한 신호와 상기 리플리카가 출력한 신호를 기초로 생성된 활성화(enable) 신호 및 리셋(reset) 신호를 입력 받고, 상기 기준 클럭을 클럭 신호로 입력 받아, 활성화되어 있는 동안 상기 기준 클럭의 횟수를 세는 카운터; 및 상기 횟수에 기초하여, 상기 기준 클럭의 주기를 상기 횟수보다 1 큰 정수배한 클럭 신호를 생성하는 가변 주파수 분배기;를 포함하는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 제 2 측면에 따른, 동기 회로의 최대 지연 경로 시간(critical path delay)의 변화에 따라 주기가 변화하는 클럭을 생성하는 적응형 클럭 생성 방법은 (a) 기준 클럭을 입력받아 상기 동기 회로의 최대 지연 경로 시간의 변화를 검출하는 단계; (b) 상기 최대 지연 경로 시간이 상기 기준 클럭 주기의 몇 정수배보다 긴지, 상기 최대 지연 경로 시간 동안 상기 기준 클럭의 횟수를 세는 단계; 및 (c) 상기 횟수에 기초하여, 상기 기준 클럭의 주기를 상기 횟수보다 1 큰 정수배한 클럭 신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 적응형 클럭 생성 장치 및 방법은 동기 회로의 최대 지연 경로 시간의 변화에 따라 클럭의 주기를 동적으로 제어함으로써, 회로의 클럭 동기 오류를 막으면서도 에너지 소비는 최소화하는 효과를 얻는다.
또한, 반도체 제작 공정 환경이 변화할 때에도 집적 회로 자체에 내장된 검출 회로 및 제어 회로를 통해 디지털 회로의 오동작을 방지시킬 수 있으므로 생산 효율을 높일 수 있다.
또한, 공급 전압 또는 동작 온도와 같은 제품의 동작 조건이 변할 때에도 효과적으로 대처할 수 있어 제품의 신뢰성이 높아진다.
또한, 카운터와 같은 간단한 소자를 이용하여 최적의 클럭 주기를 산출하므로, 생산 효율과 동작 효율이 모두 높다.
또한, 오작동이 일어나지 않는 범위 내에서 동기 회로가 최대한 고속으로 동작할 수 있게 한다.
도 1은 본 발명에 따른 적응형 클럭 생성 장치를 적용한 시스템의 실시예를 도시함.
도 2, 3은 본 발명에 따른 실시예의 타이밍 도를 도시함.
도 4는 본 발명에 따른 적응형 클럭 생성 장치의 구조를 도시함.
도 5, 6은 도 2, 3의 자세한 타이밍 도를 도시함.
도 7은 본 발명에 따른 가변 주파수 분배기에 사용된 플립 플롭의 구조를 도시함.
도 8은 본 발명에 따른 가변 주파수 분배기의 실시예의 타이밍 도를 도시함.
도 9는 본 발명에 따른 적응형 클럭 생성 방법의 흐름을 도시함.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 적응형 클럭 생성 장치(10)를 적용한 시스템의 실시예를 도시하고 있다.
본 발명에 따른 적응형 클럭 생성 장치(10)는 기준 클럭(1)을 입력 받아 적응형 클럭(7)을 출력하며, 적응형 클럭(7)은 기준 클럭(1) 대신 동기 회로(20)에 인가된다. 전술한 바와 같이, 에너지 소비는 최소한으로 줄이면서 클럭 동기 오류는 피할 수 있도록 최적의 주기를 갖도록 설정되어 생성된 적응형 클럭(7)을 기준 클럭(1) 대신 클럭 동기가 필요한 하나 이상의 동기 회로(20)에 인가하는 것이다. 이에 대해 도 2, 3을 통해 알아보자.
도 2, 3은 본 발명에 따른 실시예의 타이밍 도를 도시하고 있다.
먼저 도 2를 보면, 기준 클럭(1)의 주기는 T이며, 클럭의 상승 에지에서 동기가 이루어지고 있다. 동기 회로(20)의 현재 검출된 최대 지연 경로 시간이 1.8T일 때, 본 발명에 따른 적응형 클럭 생성 장치(10)는 주기가 2T인 적응형 클럭(7)을 생성한다.
본 실시예에서와 같이 동기 회로(20)의 최대 지연 경로 시간이 기준 클럭(1)의 주기 T를 넘어서는 경우, 동기 회로(20)에 여전히 기준 클럭(1)을 인가하면, 동기 오류로 인해 회로가 오작동을 일으키게 된다. 따라서, 최대 지연 경로 시간인 1.8T보다 긴 주기를 갖는 클럭을 인가해주어야 한다.
그러나 인가되는 클럭의 주기가 너무 긴 경우에는 에너지가 낭비되는 문제가 발생한다. 따라서, 최대 지연 경로 시간보다 긴 범위 내에서 가장 짧은 주기가 최적의 주기이다. 이때, 적응형 클럭(7)은 기준 클럭(1) 대신 동기 회로(20)에 인가되는 클럭이므로, 기준 클럭(1) 주기를 정수배한 주기를 가지는 것이 바람직할 것이다.
따라서 본 발명에 따른 적응형 클럭 생성 장치(10)는 현재 검출된 최대 지연 경로 시간보다 긴 범위 내에서 기준 클럭(1) 주기를 늘릴 수 있는 최소의 정수를 산출한다. 본 실시예의 최대 지연 경로 시간은 1.8T이고, 1.8보다 큰 최소의 정수는 2이므로, 2T의 주기를 갖는 적응형 클럭(7)이 생성된다.
도 3은 현재 검출된 최대 지연 경로 시간이 0.8T로, 기준 클럭(1)의 주기보다 짧을 때를 도시하고 있다.
최대 지연 경로 시간이 기준 클럭(1)의 주기보다 짧으므로, 이 경우에는 클럭의 주기를 늘릴 필요가 없다. 따라서 생성되는 적응형 클럭(7)은 기준 클럭(1)의 주기와 동일한 T를 주기로 갖는다. 그러나 본 발명에 따른 적응형 클럭 생성 장치(10)는 이러한 경우를 따로 계산하지 않고 전술한 규칙을 그대로 적용하므로, 회로 구성이 단순하다.
즉, 이 경우도 검출된 최대 지연 경로 시간보다 긴 범위 내에서 기준 클럭(1)의 주기를 최소의 정수배한 주기를 갖는 클럭을 생성한다는 규칙이 그대로 적용된다. 본 실시예에서 0.8보다 큰 범위내에서 가장 작은 정수는 1이므로, T를 1배한 T의 주기를 갖는 적응형 클럭(7)이 생성되는 것이다.
도 2, 3에 보인 실시예에서 알 수 있는 바와 같이, 본 발명에 따른 적응형 클럭 생성 장치(10)는 현재 검출된 최대 지연 경로 시간을 기준으로 하여 동적으로 최적의 주기를 산출한다. 만약 클럭의 주기를 최대 지연 경로 시간이 최악의 경우일 때에 맞춰 정적으로 유지할 경우, 전술한 바와 같이 시간과 에너지가 낭비된다. 예컨대, 최악의 경우일 때 최대 지연 경로 시간이 3.3T라면 고정시켜야 할 클럭의 주기는 최소 4T가 된다. 따라서 도 2의 실시예에서는 2T, 도 3의 실시예에서는 3T의 시간 동안 회로가 유휴 상태에 있게 되는 것이다.
반면, 본 발명에 따른 적응형 클럭 생성 장치(10)는 최악의 경우가 아닌 현재 검출된 최대 지연 경로 시간을 기준으로 하여 현재 동작 상황에서 최적인 주기를 산출해내므로, 에너지와 시간 낭비 없이 동기 회로(20)를 효율적으로 동작시킬 수 있다.
도 4는 본 발명에 따른 적응형 클럭 생성 장치(10)의 구조를 도시하고 있다.
고정 주파수 분배기(100)와 최대 지연 경로 리플리카(200)가 최대 지연 경로 시간의 변화를 검출하고, 카운터(300)가 기준 클럭(1) 주기와의 오차를 계산하며, 레지스터(400)를 통해 오차 값을 넘겨받은 가변 주파수 분배기(500)가 이를 기초로 적응형 클럭(7)을 생성한다.
고정 주파수 분배기(100)는 기준 클럭(1)을 입력받아, 기준 클럭(1) 주기의 정수배 주기를 갖는 클럭 신호인 분배된 클럭(2)을 출력한다. 도면에서 (÷n)의 의미는 입력 클럭 주기를 정수 n배한 주기를 갖는 클럭을 출력하는 주파수 분배기라는 의미이다. 예를 들어, ÷128은 출력 클럭의 주기가 입력 클럭 주기의 128배라는 뜻이다. 즉, 기준 클럭(1) 주기가 T일 때 분배된 클럭(2)의 주기는 nT이다. 여기에서 n 값은 그다지 중요하지 않다. 64 이상의 충분히 큰 수치이면 된다.
리플리카(200)는 분배된 클럭(2)을 입력받아, 동기 회로(20)의 최대 지연 경로 시간만큼 지연시킨 클럭 신호인 지연된 클럭(3)을 출력한다. 따라서 지연된 클럭(3)은 분배된 클럭(2)과 주기는 nT로 동일하지만 최대 지연 경로 시간만큼의 시간차를 가지고 있는 신호이다. 이 시간차를 통해 본 발명에 따른 적응형 클럭 생성 장치(10)는 최대 지연 경로 시간의 변화를 검출할 수 있다.
분배된 클럭(2)과 지연된 클럭(3)은 카운터(300)의 활성화(enable) 신호(4)와 리셋(reset) 신호를 생성하는 데 사용된다. 도시된 바와 같이, 활성화 신호(4)는 분배된 클럭(2)을 인버트(800)한 신호와 지연된 클럭(3)을 NOR 게이트(600)에 입력하여 생성되며, 리셋 신호는 분배된 클럭(2)을 인버트(800)한 신호와 지연된 클럭(3)을 AND 게이트(700)에 입력하여 생성된다.
물론, 동일한 결과를 출력한다면 활성화 신호와 리셋 신호를 생성하는 회로를 도면에 도시된 것과 다르게 구성하는 것도 가능하다. 예를 들어, 활성화 신호(4)는 NOR 게이트 대신 AND 게이트를 써서, 분배된 클럭(2)과 지연된 클럭(3)을 인버트(NOT)한 신호를 입력하여 만들어낼 수도 있다.
중요한 것은 카운터(300)가 분배된 클럭(2)과 지연된 클럭(3)의 시간차 동안, 즉, 동기 회로(20)의 최대 지연 경로 시간 동안 활성화된다는 것이다. 즉, 카운터(300)는 분배된 클럭(2)의 상승 에지에서 활성화되어, 최대 지연 경로 시간 동안 활성화된 상태를 유지한다. 카운터(300)는 기준 클럭(1)을 클럭으로 인가받으므로, 활성화되어 있는 동안 기준 클럭(1)의 횟수를 센다. 결국 카운터(300)는 최대 지연 경로 시간이 기준 클럭(1) 주기의 몇 정수배보다 길어졌는지 산출하게 된다.
예를 들어, 카운터(300)는 최대 지연 경로 시간이 1.8T인 도 2의 실시예에서는 1, 최대 지연 경로 시간이 0.8T인 도 3의 실시예에서는 0을 출력할 것이다.
카운터(300)가 리셋되는 시점은 분배된 클럭(2)의 하강 에지에서이다. 카운터(300)에 연결되어 있는 레지스터(400)는 분배된 클럭(2)을 인버트(800)한 신호를 클럭으로 입력받으므로, 이 시점에서 레지스터(400)는 카운터(300)가 산출한 값을 저장하며, 동시에 가변 주파수 분배기(500)에 출력한다.
도면을 보면, 가변 주파수 분배기(500)에 (÷D+1)이라는 표기가 있다. 이는 입력 값이 정수 D일 때 입력 클럭의 주기를 D+1배한 주기를 갖는 신호를 출력한다는 뜻이다. 본 발명의 구성에서, 입력 클럭이 기준 클럭(1)이고, 입력 값이 레지스터 출력(6), 즉, 카운터 출력(5)이므로, D+1은 카운터 출력(5)에 1을 더한 값이 된다.
예를 들어, 가변 주파수 분배기(500)는 최대 지연 경로 시간이 1.8T인 도 2의 실시예에서는 카운터 출력(5)이 1이므로 주기가 2T인 클럭을, 최대 지연 경로 시간이 0.8T인 도 3의 실시예에서는 카운터 출력(5)이 0이므로 주기가 T인 클럭을 출력할 것이다.
따라서 결국, 가변 주파수 분배기(500)가 출력하는 적응형 클럭(7)은 최대 지연 경로 시간보다 긴 범위 내에서 기준 클럭(1) 주기를 최소 정수배한 주기를 갖게 된다.
이렇게 카운터(300)를 사용함으로써, 본 발명에 따른 적응형 클럭 생성 장치(10)는 복잡한 회로 없이도 최대 지연 경로 시간의 변화에 따른 최적의 클럭 주기를 동적이면서도 매우 효율적으로 산출해낼 수 있다.
도 5, 6은 도 2, 3의 자세한 타이밍 도이다. 이를 통해 다시 한번 본 발명에 따른 적응형 클럭 생성 장치(10)가 동작 상황에 따라 최적의 클럭 주기를 갖는 적응형 클럭(7)을 산출하는 과정을 다시 한번 살펴보자.
먼저 동기 회로(20)의 최대 지연 경로 시간이 1.8T인 도 5를 보자.
주기 T를 갖는 기준 클럭(1)이 고정 주파수 분배기(100)에 입력된다. 고정 주파수 분배기(100)는 주기가 nT인 분배된 클럭(2)을 출력하고, 리플리카(200)는 이를 입력받아, 동기 회로(20)의 최대 지연 경로 시간에 해당하는 1.8T 후 출력한다. 이것이 지연된 클럭(3)이다. 따라서, 도시된 바와 같이 분배된 클럭(2)과 지연된 클럭(3)의 상승 에지에서 하강 에지까지의 시간은 nT/2로 동일하다.
전술한 바와 같이, 이 두 신호를 카운터의 활성화 신호를 생성하는 데 사용함으로써, 본 발명에 따른 적응형 클럭 생성 장치(10)는 동기 회로(20)의 최대 지연 경로 시간이 기준 클럭(1)의 몇 주기를 넘어서는지 셀 수 있다. 즉, 카운터 활성화 신호(4)는 최대 지연 경로 시간에 해당하는 1.8T 동안에만 카운터(300)가 카운팅 기능을 수행하게 한다. 이 시간 동안 기준 클럭(1)의 상승 에지, 즉 본 실시예에서 동기 시점은 2번 있으므로, 카운터는 0, 1을 차례로 저장하게 된다.
최대 지연 경로 시간이 지난 후, 즉 지연된 클럭(3)의 상승 에지에서 카운터 활성화 신호(4)가 0으로 떨어지면서 카운터(300)는 더 이상 입력받은 클럭의 상승 에지 수를 세지 않는다. 따라서 카운터(300)는 1을 유지한다.
그러다가 분배된 클럭(2)의 하강 에지에서 카운터(300)는 레지스터(400)에 1을 저장하고 나서 0으로 리셋된다.
따라서 가변 주파수 분배기(500)에 입력되는 분배기 입력(6)이 1이 되고, 가변 주파수 분배기(500)가 출력하는 적응형 클럭(7)의 주기는 2T가 된다.
동기 회로(20)의 최대 지연 경로 시간이 0.8T인 도 6도 동일하게 동작한다.
분배된 클럭(2)과 지연된 클럭(3)은 0.8T의 시간차를 두고 상승하고 하강한다. 이 0.8T 동안에만 카운터(300)가 활성화되므로, 카운터(300)는 계속 0을 저장하고 있게 되고, 따라서 카운터(300)의 리셋 시점에서 레지스터(400)에 저장되는 값도 0이 된다.
따라서 가변 주파수 분배기(500)에 입력되는 분배기 입력(6)이 0이 되고, 가변 주파수 분배기(500)가 출력하는 적응형 클럭(7)의 주기는 T가 된다.
도 7은 본 발명에 따른 가변 주파수 분배기(500)에 쓰인 플립 플롭의 구조를 도시하고 있다.
일반적으로 종래의 가변 주파수 분배기는 입력 클럭 주기를 홀수배한 클럭을 출력해야 할 때 50% 듀티 사이클(duty cycle)을 갖는 클럭을 출력하지 못하는 경우가 많다. 본 발명에서는 듀얼 에지 트리거(dual-edge triggered) 카운터를 사용하여 50% 듀티 사이클을 갖는 클럭을 출력한다. 즉, 본 발명에 따른 가변 주파수 분배기(500)는 듀얼 에지 트리거 D-타입 플립 플롭을 사용한다. 이는 공지 기술이므로 자세한 설명은 생략한다.
도 8은 본 발명에 따른 가변 주파수 분배기의 실시예의 타이밍 도를 도시하고 있다.
듀얼 에지 트리거 카운터이므로, 입력 클럭의 상승 에지와 하강 에지에서 모두 동기된다. 본 실시예에서는 입력 클럭이 기준 클럭(1)이므로, T/2 시간마다 동기된다.
입력 값 D가 2인 경우, 카운터 출력은 각 동기 시점마다 0, 1, 2, 0, 1, 2가 반복된다. 즉, D+1인 3으로 나누었을 때의 나머지 값들이 반복된다.
카운터 출력이 0으로 리셋되는 시점에서 상태가 반전되는 신호를 만들면, 출력 클럭은 도시된 바와 같이 50% 듀티 사이클의, 주기 3T인 신호가 된다.
도 9는 본 발명에 따른 적응형 클럭 생성 방법의 흐름을 도시하고 있다.
고정 주파수 분배기(100)와 최대 경로 지연 시간 리플리카(200)를 사용하여 최대 지연 경로 시간의 변화를 검출한다(S910).
상기 검출 단계(S910)에서 검출한 최대 지연 경로 시간의 변화를 카운터(300)의 활성화 신호로 사용하여 기준 클럭(1)과의 주기 오차를 산출한다(S920).
상기 산출 단계(S920)에서 산출한 주기 오차를 사용하여 가변 주파수 분배기(500)를 사용하여 주기가 보정된 적응형 클럭(7)을 생성한다(S930).
상기 단계들에 대한 자세한 설명은 전술하였으므로 생략한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 적응형 클럭 생성 장치
20: 동기 회로
100: 고정 주파수 분배기
200: 최대 지연 경로 리플리카
300: 카운터
400: 레지스터
500: 가변 주파수 분배기

Claims (12)

  1. 적응형 클럭 생성 장치에 있어,
    기준 클럭을 입력받아, 상기 기준 클럭 주기의 정수배 주기를 갖는 클럭 신호를 출력하는 고정 주파수 분배기;
    상기 고정 주파수 분배기가 출력한 클럭 신호를 입력받아, 동기 회로의 최대 지연 경로 시간만큼 지연시킨 클럭 신호를 출력하는 리플리카;
    상기 고정 주파수 분배기가 출력한 신호와 상기 리플리카가 출력한 신호를 기초로 생성된 활성화(enable) 신호 및 리셋(reset) 신호를 입력 받고, 상기 기준 클럭을 클럭 신호로 입력 받아, 자신이 활성화되어 있는 동안 상기 기준 클럭의 횟수를 세는 카운터; 및
    상기 기준 클럭의 횟수에 기초하여, 상기 기준 클럭 주기의 정수배 주기를 갖는 클럭 신호를 생성하되, 상기 정수는 상기 기준 클럭의 횟수보다 1 큰 것인 가변 주파수 분배기;를 포함하되,
    상기 적응형 클럭 생성 장치는 상기 동기 회로의 최대 지연 경로 시간(critical path delay)의 변화에 따라 주기가 변화하는 클럭을 생성하는 것인 적응형 클럭 생성 장치.
  2. 제 1 항에 있어서,
    상기 적응형 클럭 생성 장치가 생성한 클럭은 상기 최대 지연 경로 시간보다 긴 범위 내에서 상기 기준 클럭 주기를 최소 정수배한 주기를 갖는 것이며,
    상기 기준 클럭 대신 상기 동기 회로의 클럭으로 입력되는 것인 적응형 클럭 생성 장치.
  3. 제 1 항에 있어서,
    상기 카운터는 상기 기준 클럭의 상승 에지 및 하강 에지 중 어느 하나를 기초로 상기 최대 지연 경로 시간 동안 상기 기준 클럭의 횟수를 세는 것인 적응형 클럭 생성 장치.
  4. 제 1 항에 있어서,
    상기 카운터의 활성화 신호는 상기 고정 주파수 분배기 출력을 반전시킨 신호와 상기 리플리카가 출력한 신호를 부정 논리합(NOR)시킨 적응형 클럭 생성 장치.
  5. 제 1 항에 있어서,
    상기 카운터의 리셋 신호는 상기 고정 주파수 분배기 출력을 반전시킨 신호와 상기 리플리카가 출력한 신호를 논리곱(AND)시킨 출력값인 적응형 클럭 생성 장치.
  6. 제 1 항에 있어서,
    상기 카운터는 상기 고정 주파수 분배기가 출력한 신호의 상승 에지에서 활성화되어, 상기 최대 지연 경로 시간 동안 활성화된 상태를 유지하는 적응형 클럭 생성 장치.
  7. 제 1 항에 있어서,
    상기 카운터는 상기 고정 주파수 분배기가 출력한 신호의 하강 에지에서 리셋되는 적응형 클럭 생성 장치.
  8. 제 1 항에 있어서,
    상기 가변 주파수 분배기는 듀얼 에지 트리거(dual-edge triggered) 카운터를 포함하는 적응형 클럭 생성 장치.
  9. 제 1 항에 있어서,
    상기 적응형 클럭 생성 장치는 상기 카운터가 출력한 횟수 값을 저장하는 레지스터를 더 포함하는 적응형 클럭 생성 장치.
  10. 적응형 클럭 생성 장치를 이용한 클럭 생성 방법에 있어,
    (a) 기준 클럭을 입력받아 동기 회로의 최대 지연 경로 시간의 변화를 검출하는 단계;
    (b) 상기 최대 지연 경로 시간이 상기 기준 클럭의 몇 주기보다 길어졌는지, 상기 최대 지연 경로 시간 동안 상기 기준 클럭의 횟수를 세는 단계; 및
    (c) 상기 기준 클럭의 횟수에 기초하여, 상기 기준 클럭 주기의 정수배 주기를 갖는 클럭 신호를 생성하되, 상기 정수는 상기 기준 클럭의 횟수보다 1 큰 것인 단계;를 포함하되,
    상기 적응형 클럭 생성 방법은 상기 동기 회로의 최대 지연 경로 시간(critical path delay)의 변화에 따라 주기가 변화하는 클럭을 생성하는 것인 적응형 클럭 생성 방법.
  11. 제 10 항에 있어서,
    상기 적응형 클럭 생성 방법은 생성된 클럭을 상기 동기 회로의 클럭으로 입력하는 단계를 더 포함하는 적응형 클럭 생성 방법.
  12. 제 10 항에 있어서,
    상기 적응형 클럭 생성 방법에 의해 생성된 클럭은 상기 최대 지연 경로 시간보다 긴 범위 내에서 상기 기준 클럭 주기를 최소 정수배한 주기를 갖는 것인 적응형 클럭 생성 방법.
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