JP3267401B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】論理ＶＬＳＩ等のＬＳＩのテスト
技術に関し、特に、ＬＳＩ内部の回路ブロック等のＡＣ
動作性能の高精度な評価技術において、ＭＯＳ素子の直
列接続を利用して２個の信号が同時に変化する時のみ過
渡電流が流れる或いは電圧が変動するといった簡単な回
路手段を用いて、この電流または電圧を観測することに
より、ＡＣ性能評価対象の回路ブロックの入力及び出力
レジスタにそれぞれ直接供給されるクロック信号を正確
に一致検出し、また、クロック信号間の位相差をそのま
まＬＳＩ外部に出力できるようにして、外部からクロッ
ク信号同士の位相差を調べることにより、外部でのクロ
ック信号の位相差と内部のクロック信号の位相差との正
確な評価を可能とした半導体集積回路に関する。
【０００２】
【従来の技術】従来より、ＬＳＩのシステムクロックエ
ッジとは異なるタイミングにおいて、そのＬＳＩ内部の
回路ブロックの出力を観測、ないしそれらへの入力信号
を供給して前記出力を観測し、詳細なＡＣ動作性能（ア
クセス時間等）評価や不良解析を行ないたいという要求
は強くあったが、近年、ＶＬＳＩ及びこれらを含むＬＳ
Ｉを集積したＡＳＩＣ（Application Specific IC ）の
出現及び動作速度の著しい向上に伴い、その要求は切実
なものとなりつつある。
【０００３】従来、ＬＳＩ内部の回路ブロックのＡＣ動
作性能の評価及び解析のため行なわれていた方式として
は、（１）対象となる回路ブロックの入力または出力を
直接ＬＳＩチップの外部端子（以下、ピンと略称）に接
続してしまう強引な方式、（２） 回路ブロックの出力
レジスタ等、評価結果を格納できるレジスタまたはフリ
ップフロップ（以下、Ｆ／Ｆと表記）をシステムクロッ
クと異なる外部からのテストクロックで動作させ、これ
らクロック信号間の相対的なタイミングを変化させて上
記レジスタやＦ／Ｆにテスト結果がうまく格納できるか
どうか観測する方式、（３） ＥＢＴ（Electron Beam
Tester：電子ビームテスタ）を用いて実チップの信号を
直接評価する方式、がある。
【０００４】先ず（１）の方式は、例えばＬＳＩ内部の
メモリ回路ブロックを直接的にテストしたいような場合
に用いられる。図８にこの方式（第１の従来例）のブロ
ック図を示す。評価対象の回路ブロック１０２へのテス
トデータの供給は、ＬＳＩチップ１０１の入力ピン１１
１からマルチプレクサ１０３を介してなされる。また、
これらの入力データに対する評価対象回路ブロック１０
２の出力は、マルチプレクサ１０４を介してＬＳＩチッ
プ１０１の出力ピン１１２から外部に出力されるように
なっている。簡単のため、評価対象回路ブロック１０２
以外の通常動作用ロジック１０５とＬＳＩチップ１０１
のピンとの接続については記載を省略した。
【０００５】上記マルチプレクサ１０３及び１０４のも
う一方の入力は、通常動作用ロジック１０５からの出力
である。図８では、評価対象回路ブロック１０２の出力
は通常動作用ロジック１０５のそれとマルチプレクスさ
れて外部に出力されるようになっているが、ピン数に余
裕があれば、評価対象回路ブロック１０２からの出力を
直接ＬＳＩチップ１０１の出力ピン１１２に接続するこ
とも可能である。但し、大抵の場合、ピン数の制約は厳
しく、図８のようにマルチプレクサを用いた構成にな
る。
【０００６】実際に評価対象回路ブロック１０２をテス
トする場合、マルチプレクサ１０３及び１０４の選択信
号となっているテストモード信号ＴＭＤを”１”とし、
各マルチプレクサ１０３及び１０４が評価対象回路ブロ
ック１０２のテストに関わるデータ経路を選択するよう
にした上で、外部からテスト入力データを印加し、所定
の時間後、評価対象回路ブロック１０２が出力するテス
ト結果出力データを外部で読取り、期待値と比較すれば
よい。
【０００７】但し、このマルチプレクサ１０３及び１０
４を使用した方式は、もともと単に評価対象回路ブロッ
ク１０２の出力を外部で観測したり、外部からこの回路
ブロック１０２を直接テストすることを目的としてお
り、評価対象回路ブロック１０２のＡＣ動作性能の評価
に関しては、その概略値の推測はできるが、真の値を正
確に評価することは困難で、近い将来にも要求される精
度をほとんど満たせなくなると考えられる。
【０００８】実際、ＡＳＩＣ等で主流になっている現状
の自動レイアウトツールでは、特定の信号のディレイ
（delay ：遅延）をある目標値に合わせるようにマルチ
プレクサ等の基本セルの配置や配線経路を決定するのは
難しく、基本的には最大のディレイ( または配線長）を
許容範囲内に抑えることができるだけであり、最終的に
どのようなレイアウトがなされ、評価対象の回路ブロッ
ク１０２のテストに使用するデータ経路上の信号ディレ
イがどの程度になるかを予め制御することは極めて困難
である。
【０００９】結局、（１）の方式におけるＡＣ動作性能
の推定は、レイアウト後のＬＳＩから付加容量等を精度
良く抽出して回路シミュレーションを実行することによ
って行なうことになるが、大規模なＬＳＩであればＣＰ
Ｕ時間が必要となる上、シミュレーション誤差がつきま
とい、また、現実問題として様々な測定条件下での高精
度なシミュレーション用基礎データ（トランジスタのＶ
DD−ＩDD特性等）を用意するのは極めて困難である、と
いう問題がある。上記のように、この方式では、内部の
回路ブロックのＡＣ動作性能についての概略評価は可能
で、測定条件の確定した出荷テストで選別に利用するこ
ともできるが、正確なＡＣ動作性能の評価は困難である
ため、以下では特に触れない。
【００１０】次に、（２）の方式について図９（第２の
従来例）を用いて説明する。ＬＳＩチップ１０１’の内
部にＡＣ動作性能評価対象回路ブロック２がある。回路
ブロック２への入力データは、入力レジスタ３から供給
され、前記データに対する回路ブロック２の出力は、出
力レジスタ４に取り込まれる。図９では、ＬＳＩチップ
１０１’が本来の動作を行なう通常動作モードと、前記
回路ブロック２のＡＣ動作性能評価を実施するテスト動
作モードとは、それぞれテストモード信号ＴＭＤの値”
０”及び”１”によって区別されている。
【００１１】通常動作モード（ＴＭＤ＝”０”）におい
ては、ＬＳＩチップ１０１’の外部からピン５を介して
供給されるシステムクロックＳＣＬＫが、まず強いドラ
イブ力のクロック幹線（図中、バッファ９の出力から下
側に伸びている配線）駆動用バッファ９で駆動された
後、小さいクロック支線駆動用バッファ１０で駆動さ
れ、前記入力レジスタ３へのクロック信号として供給さ
れる。また、出力レジスタ４には、システムクロックＳ
ＣＬＫがバッファ９で駆動された後、クロック切換え用
マルチプレクサ８を介してクロック支線駆動用バッファ
１１に入力され、それによって駆動され、クロック信号
として供給される。
【００１２】一方、テスト動作モード（ＴＭＤ＝”
１”）においては、出力レジスタ４に供給されるクロッ
ク信号が変化する。即ち、マルチプレクサ８が入力とし
てテストクロックＴＣＬＫを選択するため、この信号が
クロック支線駆動用バッファ１１で駆動され、出力レジ
スタ４にクロック信号として供給される。厳密には、出
力レジスタ４へのクロック信号入力は、マルチプレクサ
８による余分なディレイが入るため、入力レジスタ３と
出力レジスタ４との間にクロックスキューが生じてしま
う可能性もあり、これを許容限度内に抑えるために、バ
ッファの段数や数を調整するといった設計上の配慮が必
要となる。また、図９と全く異なるクロック構成がなさ
れる場合もある。但し、こうしたことは後述する本発明
の本質にはあまり関係ない。
【００１３】入力レジスタ３及び出力レジスタ４で挟ま
れた回路ブロック２のＡＣ動作性能評価は、テスト動作
モードにおいて、外部からレジスタ３に印加するシステ
ムクロックＳＣＬＫと、これと同一の周波数でレジスタ
４に印加するテストクロックＴＣＬＫの位相差を制御し
て、レジスタ３に新しいテストデータを取込ませる各タ
イミングと、前記テストデータに対する回路ブロック２
の出力をレジスタ４に取込ませる各タイミングの時間間
隔を狭めていきながら、適当なテストを実行していくこ
とによってなされる。上述のようにして行った結果、出
力レジスタ４に正常動作時に格納されるべき値が格納さ
れなくなった時の上記時間間隔が、回路ブロック２のＡ
Ｃ動作性能または最大動作周波数（ｆmax ）であるとい
うことになる。
【００１４】入力レジスタ３へのテスト入力データの書
き込みや出力レジスタ４に格納された値の読取りは、そ
れらがＬＳＩ外部と直接インタフェース可能であればそ
れを利用すれば良く、そうでない場合は、出力レジスタ
４をスキャン動作可能な構造として、スキャン動作モー
ドの下で実施するのが最も回路上のオーバーヘッドも小
さく、一般によく行なわれている（本発明の本質には関
わりないので、ここでは特に触れない）。
【００１５】尚、上記の手法は、最も簡単なインプリメ
ントとして、図９のように出力レジスタ４に対しシステ
ムクロックＳＣＬＫかテストクロックＴＣＬＫの何れか
をマルチプレクスして供給することをせず、単にシステ
ムクロックＳＣＬＫ（の支線出力）を直接出力レジスタ
４に供給するという、通常動作だけに対応した構成を用
い、単にシステムクロックＳＣＬＫの周波数を上げてい
くことによってＡＣ動作性能評価を試みることも考えら
れ、それがうまくいく場合もある。しかしながら、全て
のＬＳＩには全体としての最大動作周波数ｆmax を決定
するクリティカルパス（律速パスまたは最遅パス）とな
るロジック部分が存在しており、ＡＣ動作性能を評価し
たい回路ブロックの最大動作周波数ｆmax がこうしたパ
スに相当していない限り、求めたい最大動作周波数ｆma
x が検出される前にそのロジック部分がエラーを発生し
てしまう。こうなると、殆どの場合、ＬＳＩチップはも
はや正常な通常動作を行なわず、評価対象回路ブロック
の性能評価も不可能となる。ただし、通常動作中の任意
の１クロックサイクルの周期のみが短くなり、他は全体
が正常に動作できる周期（周波数）に保持されるように
ＬＳＩテスタからシステムクロック信号を供給するとい
うやり方ができる場合があり、この時は上記１クロック
サイクル毎に目的とする回路ブロックのＡＣ動作性能を
知ることが可能である。しかしながら、一般に多くのテ
ストデータが必要となる回路ブロックのｆmax 評価にと
って、このやり方は極めて非効率的なものである。
【００１６】また一方、より深刻な問題として、普及タ
イプのＬＳＩテスタでは、発生可能なクロック周波数の
上限は、最近のＬＳＩ内部の高速な回路ブロックのＡＣ
動作性能評価の立場から見て必ずしも十分とは言えな
い、ということがある。以上から、（２）の方式として
は、外部からシステムクロックＳＣＬＫとは独立に制御
可能なテストクロックＴＣＬＫを利用することが最も適
切であると考えられ、実際一般にも普及している。
【００１７】また、回路ブロック２のＡＣ動作性能を評
価するという目的だけのためには、必ずしもテスト結果
格納用レジスタとして通常動作用の出力レジスタ４を用
いる必要はなく、テストクロックＴＣＬＫだけで動作す
る専用のテスト結果格納レジスタを配置する場合もあ
る。この場合は、出力レジスタ４に対するクロック信号
は、入力レジスタ３に対するものと全く同様にできるた
め、クロック系の設計は容易となる。
【００１８】また、マイクロプロセッサ等のように、多
くの回路ブロックが共通バスに出力可能な場合、そのバ
スに対して専用のテスト結果格納用レジスタを用意する
こともある。この場合も、このレジスタに対しては外部
から制御可能なテストクロックＴＣＬＫを直接供給する
形にでき、通常動作用のレジスタへはシステムクロック
ＳＣＬＫを直接供給する形にすることができる。何れに
しても、後述する本発明はこうした違いに拘らず適用可
能なものであるため、（２）の方式の例としては、図９
のようなもののみを詳細に説明した。
【００１９】上述した（２）の方式では、従来、外部か
ら印加するシステムクロックＳＣＬＫ及びテストクロッ
クＴＣＬＫの位相差と、これら信号の内部での位相差と
がそれほど大きく異なることはないであろうという憶測
のもとに、これらを正確に較正することはなされていな
かった。行なわれていたとしても、レイアウトから回路
データを抽出して限られた条件下でのシミュレーション
を実施して計算値から推測する所までであった。しかし
ながら、これらは、（１）の方式の説明でも触れたよう
に内部のレイアウト、使用するバッファ等の論理ゲート
に大きく影響されるものであり、実際の最近の高速なＬ
ＳＩにおいては、本発明の実施例で後述するような特別
な手法で上記のような位相差の相違を正確に較正するこ
となしには、ＡＣ動作性能の高精度な評価は実現できな
い状況になりつつある。
【００２０】即ち、（２）の方式も、外部から入力する
システムクロックＳＣＬＫまたはテストクロックＴＣＬ
Ｋと、内部の対象となる回路ブロック２付近でのこれら
クロックとのタイミング関係を高精度に較正する手段を
欠いているため、（１）の方式と同様、近い将来にも上
記ＡＣ動作性能評価に要求されると見られる精度を殆ど
満たせなくなるという深刻な問題をかかえていると判断
される。
【００２１】更に、従来の（３）の方式では、見たい信
号を直接観測できることから、実チップデータとシミュ
レーションデータの誤差に煩わされることもなく、タイ
ミングの較正という意味だけでは最も確実である。しか
しながら、ＥＢＴ装置は高価で一般への普及が遅れてお
り、信号が表面に出ていないと信号のＳ／Ｎ比が著しく
劣化するという欠点があり、また、評価対象のＬＳＩを
真空中に置かねばならないため、ＬＳＩチップのセッテ
ィングに時間がかかり、熱したり冷やしたりするのも容
易ではなく、さらに、測定も通常のＬＳＩテスタと別に
実施しなければならないため、スループットも低くな
り、回路ブロックのＡＣ動作性能を多数のＬＳＩチップ
を回路ブロックに評価して統計的な処理を施すことによ
り、信頼性の高い結果を得ることは非現実的である、と
いう問題がある。
【００２２】
【発明が解決しようとする課題】上述のように、従来の
半導体集積回路では、ＬＳＩ内部多くの回路ブロックの
ＡＣ動作性能評価を実現しようとする場合、外部からの
位相差を制御可能な２種類のクロック信号を用いていた
が、これらのクロック信号の外部での位相差と内部での
位相差を正確に評価する低コストな回路レベルの方法が
なかったため、ＬＳＩ内部の回路ブロックの信頼できる
ＡＣ動作性能評価が難しいという問題があった。
【００２３】本発明は、ＭＯＳ素子の直列接続を利用し
て２個の信号が同時に変化する時のみ過渡電流が流れる
或いは電圧が変動するといった簡単な回路手段を用い
て、この電流または電圧を観測することにより、ＡＣ性
能評価対象の回路ブロックの入力レジスタと出力レジス
タに直接供給されるクロック信号を正確に一致検出し、
また、クロック信号間の位相差をそのままＬＳＩ外部に
出力できるようにして、外部からクロック信号同士の位
相差を調べることにより、外部でのクロック信号の位相
差と内部のクロック信号の位相差との正確な評価を可能
とした半導体集積回路を提供するものである。
【００２４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、当該半導
体集積回路１内部の第１の信号ＳＣＬＫＤ（ＳＧ１）及
び第２の信号ＴＣＬＫＤ（ＳＧ２）の２つの信号を入力
とし、前記２つの信号が同時に変化する時に第３の信号
ＭＳ１（ＶＩ）に過渡電流を流す第１の回路手段１４を
具備し、前記第１の回路手段１４の第３の信号ＭＳ１
は、当該半導体集積回路１の外部端子１８（ＴＶＤＤ）
に接続されることである。
【００２５】また、本発明の第２の特徴は、請求項１に
記載の半導体集積回路において、図３に示す如く、前記
第１の回路手段１４は、２個のＰ型ＭＯＳトランジスタ
Ｑ１及びＱ２と２個のＮ型ＭＯＳトランジスタＱ３及び
Ｑ４を直列接続してなる回路を具備し、前記回路のＮ型
ＭＯＳトランジスタＱ４のソースよりなる一端が接地さ
れ、前記回路のＰ型ＭＯＳトランジスタＱ１のソースよ
りなるもう一端が当該半導体集積回路１の前記外部端子
１８（ＴＶＤＤ）に接続され、前記第１の信号ＳＣＬＫ
Ｄ（ＳＧ１）は前記各１個のＰ型ＭＯＳトランジスタＱ
１及びＮ型ＭＯＳトランジスタＱ３に接続され、前記第
２の信号ＴＣＬＫＤ（ＳＧ２）は、前記残りのＰ型ＭＯ
ＳトランジスタＱ２及びＮ型ＭＯＳトランジスタＱ４に
接続されることである。なお、ここで、図５（ａ）に示
すごとく、前記直列接続してなる回路の前記Ｎ型ＭＯＳ
トランジスタＱ４のソースよりなる一端が前記外部端子
１８に接続され、前記Ｐ型ＭＯＳトランジスタＱ１のソ
ースよりなるもう一端が電源に接続されるという構成も
可能である。
【００２６】また、本発明の第３の特徴は、図５（ｂ）
および（ｃ）に示すごとく、前記第１の回路手段１４
は、前記２個のＰ型ＭＯＳトランジスタＱ１およびＱ２
と２個のＮ型ＭＯＳトラジスタＱ３およびＱ４を直列接
続してなる回路（Ａとする）と、抵抗として機能する回
路要素（Ｂとする）とを直列に接続してなる回路（Ｃと
する）を具備し、前記回路Ａと前記回路要素Ｂとの接続
ノードの電位を参照し、一端が前記外部端子１８に接続
され、前記回路Ｃに過渡電流が流れていない場合はオフ
状態となり、過渡電流が流れている場合はオン状態とな
る回路要素（ＭＯＳトランジスタ）を具備することであ
る。
【００２７】また、本発明の第４の特徴は、図１に示す
如く、当該半導体集積回路１内部の第１の信号ＳＣＬＫ
Ｄ（ＳＧ１）及び第２の信号ＴＣＬＫＤ（ＳＧ２）の２
つの信号を入力とし、前記２つの信号が同時に変化する
時に第３の信号ＭＳ１（ＶＩ）の電圧を変化させる第２
の回路手段１４を具備し、前記第２の回路手段１４の第
３の信号ＭＳ１は、当該半導体集積回路１の外部端子１
８（ＴＶＤＤ）に接続されることである。
【００２８】また、本発明の第５の特徴は、請求項８に
記載の半導体集積回路において、図６（ａ）に示す如
く、前記第２の回路手段１４ｅは、２個のＰ型ＭＯＳト
ランジスタＱ１及びＱ２及び２個のＮ型ＭＯＳトランジ
スタＱ３及びＱ４と、１個のゲートを接地したＰ型ＭＯ
ＳトランジスタＱ１５とを直列接続してなる回路を具備
し、前記回路のＮ型ＭＯＳトランジスタＱ４のソースよ
りなる一端が接地され、前記回路のゲート接地のＰ型Ｍ
ＯＳトランジスタＱ１５のソースよりなるもう一端が電
源ＶDDに接続され、前記ゲート接地のＰ型ＭＯＳトラン
ジスタＱ１５のドレインと前記１個のＰ型ＭＯＳトラン
ジスタＱ１のソースとの接続点に、当該半導体集積回路
１の前記外部端子１８（ＴＶＤＤ）が接続され、前記第
１の信号ＳＣＬＫＤ（ＳＧ１）は前記各１個のＰ型ＭＯ
ＳトランジスタＱ１及びＮ型ＭＯＳトランジスタＱ３に
接続され、前記第２の信号ＴＣＬＫＤ（ＳＧ２）は、前
記残りのＰ型ＭＯＳトランジスタＱ２及びＮ型ＭＯＳト
ランジスタＱ４に接続されることである。
【００２９】また、本発明の第６の特徴は、請求項３に
記載の半導体集積回路において、図６（ｂ）に示す如
く、前記第２の回路手段１４ｆは、２個のＰ型ＭＯＳト
ランジスタＱ１及びＱ２及び２個のＮ型ＭＯＳトランジ
スタＱ３及びＱ４と、１個のゲートを電源ＶDDに接続し
たＮ型ＭＯＳトランジスタＱ１６とを直列接続してなる
回路を具備し、前記回路のゲートを電源に接続したＮ型
ＭＯＳトランジスタＱ１６のソースよりなる一端が接地
され、前記回路のＰ型ＭＯＳトランジスタＱ１のソース
よりなるもう一端が電源ＶDDに接続され、前記ゲートを
電源に接続したＮ型ＭＯＳトランジスタＱ１６のドレイ
ンと前記１個のＮ型ＭＯＳトランジスタＱ４のソースと
の接続点に、当該半導体集積回路１の前記外部端子１８
（ＴＶＤＤ）が接続され、前記第１の信号ＳＣＬＫＤ
（ＳＧ１）は前記各１個のＰ型ＭＯＳトランジスタＱ１
及びＮ型ＭＯＳトランジスタＱ３に接続され、前記第２
の信号ＴＣＬＫＤ（ＳＧ２）は、前記残りのＰ型ＭＯＳ
トランジスタＱ２及びＮ型ＭＯＳトランジスタＱ４に接
続されることである。
【００３０】また、本発明の第７の特徴は、請求項１、
２、３、４、５、６、７、８、９、または１０に記載の
半導体集積回路において、図１に示す如く、前記半導体
集積回路１は、前記第１の信号ＳＣＬＫＤ（ＳＧ１）、
前記第２の信号ＴＣＬＫＤ（ＳＧ２）、及び前記第１ま
たは第２の回路手段１４、１４ａ、１４ｂ、１４ｃ、１
４ｄ、１４ｅ、または１４ｆからなる組を複数個備え、
前記複数の組の第１または第２の回路手段１４、１４
ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、または１４ｆか
らの第３の信号ＶＩ（ＭＳ０、ＭＳ１、ＭＳ２、または
ＭＳ３）の１つを選択する選択手段１５を具備すること
である。
【００３１】また、本発明の第８の特徴は、請求項１、
２、３、４、５、６、７、８、９、１０、または１１に
記載の半導体集積回路において、前記第１の信号ＳＣＬ
ＫＤ及び前記第２の信号ＴＣＬＫＤのサンプリング場所
から前記第１または第２の回路手段１４、１４ａ、１４
ｂ、１４ｃ、１４ｄ、１４ｅ、または１４ｆの入力に至
るまでの回路要素が同一であることである。
【００３２】また、本発明の第９の特徴は、請求項７に
記載の半導体集積回路において、図１に示す如く、前記
第１の信号ＳＣＬＫＤ及び前記第２の信号ＴＣＬＫＤの
サンプリング場所から前記第１または第２の回路手段１
４、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、または
１４ｆの入力に至るまでの回路要素は、前記第１の信号
ＳＣＬＫＤ及び前記第２の信号ＴＣＬＫＤをそれぞれサ
ンプリングする第１及び第２のサンプリング手段１２及
び１３と、前記第１及び第２のサンプリング手段１２及
び１３から前記第１または第２の回路手段１４、１４
ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、または１４ｆの
入力ＳＧ１及びＳＧ２に至るまでの第１及び第２の配線
１２ ｌ及び１３ ｌを具備し、第１及び第２のサンプ
リング手段１２及び１３は同一の信号駆動力を持つよう
に構成され、前記第１及び第２の配線１２ ｌ及び１３
ｌは同一の負荷容量および抵抗値を持つことである。
【００３３】また、本発明の第１０の特徴は、図７に示
す如く、当該半導体集積回路１’内部の第１の信号ＳＣ
ＬＫＤ及び第２の信号ＴＣＬＫＤの２つの信号を遅延特
性が等価なデータ経路（１２，５２，及び１２ ｌ）並
びに（１３，５３，及び１３ｌ）を介して当該半導体集
積回路１’の外部端子ＳＧＯ１及びＳＧＯ２に出力する
第３の回路手段を具備することである。
【００３４】また、本発明の第１１の特徴は、請求項１
４に記載の半導体集積回路において、前記半導体集積回
路は、前記第１の信号ＳＣＬＫＤ、前記第２の信号ＴＣ
ＬＫＤ、及び前記第３の回路手段からなる組を複数個備
え、前記複数の組の第３の回路手段からの前記第１の信
号ＳＣＬＫＤ及び前記第２の信号ＴＣＬＫＤの１組を選
択する第２の選択手段５１を具備することである。
【００３５】更に、本発明の第１２の特徴は、請求項１
４または１５に記載の半導体集積回路において、前記第
３の回路手段は、前記第１の信号ＳＣＬＫＤ及び前記第
２の信号ＴＣＬＫＤをそれぞれサンプリングする第１及
び第２のサンプリング手段１２及び１３と、前記第１及
び第２のサンプリング手段１２及び１３の出力を駆動す
る第１及び第２の駆動手段５２及び５３と、前記第１及
び第２の駆動手段５２及び５３から当該半導体集積回路
１’の外部端子ＳＧＯ１及びＳＧＯ２または前記第２の
選択手段５１の入力に至るまでの第３及び第４の配線１
２ ｌ及び１３ｌを具備し、第１及び第２のサンプリン
グ手段１２及び１３、並びに前記第１及び第２の駆動手
段５２及び５３はそれぞれ同一の駆動力を持つようにで
構成され、前記第３及び第４の配線１２ ｌ及び１３
ｌは同一の負荷容量および抵抗値を持つことである。
【００３６】
【作用】本発明の第１、第２、及び第３の特徴の半導体
集積回路では、図１に示す如く、第１の回路手段１４に
おいて、第１の信号ＳＣＬＫＤ（ＳＧ１）及び第２の信
号ＴＣＬＫＤ（ＳＧ２）の２つの信号が同時に変化する
時に、当該半導体集積回路１の外部端子１８（ＴＶＤ
Ｄ）に接続される第３の信号ＭＳ１（ＶＩ）に過渡電流
を流すようにしている。ここで第１の回路手段１４は、
例えば図３に示す如く、２個のＰ型ＭＯＳトランジスタ
Ｑ１及びＱ２と２個のＮ型ＭＯＳトランジスタＱ３及び
Ｑ４を直列接続して構成されている。
【００３７】これにより、第１の信号ＳＣＬＫＤ（ＳＧ
１）及び第２の信号ＴＣＬＫＤ（ＳＧ２）が同時に変化
する時に、端子ＶＩからＧＮＤへの電流経路（第３の信
号ＭＳ１）が過渡的に活性化されてパルス状の電流が流
れることになる。この電流を観測することにより、ＡＣ
性能評価対象の回路ブロックの入力レジスタと出力レジ
スタに直接供給されるクロック信号を正確に一致検出で
き、外部でのクロック信号の位相差と内部のクロック信
号のそれとの正確な評価が可能になる。
【００３８】また、本発明の第４、第５、及び第６の特
徴の半導体集積回路では、図１に示す如く、第２の回路
手段１４（１４ｅまたは１４ｆ）において、第１の信号
ＳＣＬＫＤ（ＳＧ１）及び第２の信号ＴＣＬＫＤ（ＳＧ
２）の２つの信号が同時に変化する時に、当該半導体集
積回路１の外部端子１８（ＴＶＤＤ）に接続される第３
の信号ＭＳ１（ＶＩ）の電圧を変化させるようにしてい
る。ここで第２の回路手段１４ｅまたは１４ｆは、例え
ば図６（ａ）または図６（ｂ）に示す如く、２個のＰ型
ＭＯＳトランジスタＱ１及びＱ２と２個のＮ型ＭＯＳト
ランジスタＱ３及びＱ４と、１個のゲートを接地したＰ
型ＭＯＳトランジスタＱ１５または１個のゲートを電源
ＶDDに接続したＮ型ＭＯＳトランジスタＱ１６とを直列
接続して構成されている。
【００３９】これにより、第１の信号ＳＣＬＫＤ（ＳＧ
１）及び第２の信号ＴＣＬＫＤ（ＳＧ２）が同時に変化
する時に、端子ＶＩ（第３の信号ＭＳ１）の電位がパル
ス状に変化する。この電圧変化を観測することにより、
ＡＣ性能評価対象の回路ブロックの入力レジスタと出力
レジスタに直接供給されるクロック信号を正確に一致検
出でき、正確な評価が可能となる。
【００４０】また、本発明の第７の特徴の半導体集積回
路では、図１に示す如く、半導体集積回路１内の複数の
組の第１または第２の回路手段１４、１４ａ、１４ｂ、
１４ｃ、１４ｄ、１４ｅ、または１４ｆからの第３の信
号ＶＩ（ＭＳ０、ＭＳ１、ＭＳ２、またはＭＳ３）の１
つを選択手段１５によって選択することとし、選択信号
ＭＳＩ０及びＭＳＩ１により評価対象の回路ブロック切
り替えを行うことができるので、効率的な評価が可能と
なる。
【００４１】また、本発明の第８及び第９の特徴の半導
体集積回路では、第１の信号ＳＣＬＫＤ及び第２の信号
ＴＣＬＫＤのサンプリング場所から第１または第２の回
路手段１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４
ｅ、または１４ｆの入力に至るまでの回路要素を同一
に、即ち、回路を同一の信号駆動力（同一のトランジス
タゲート幅）で構成し、配線が同一の負荷容量および抵
抗となるよう構成することにより、更に正確な評価を実
現できる。
【００４２】また、本発明の第１０の特徴の半導体集積
回路では、図７に示す如く、半導体集積回路１’内部の
第１の信号ＳＣＬＫＤ及び第２の信号ＴＣＬＫＤの２つ
の信号を、遅延特性が等価なデータ経路（１２，５２，
及び１２ ｌ）並びに（１３，５３，及び１３ ｌ）を
介して外部端子ＳＧＯ１及びＳＧＯ２に出力するので、
ＡＣ性能評価対象の回路ブロックの入力レジスタと出力
レジスタに直接供給されるクロック信号間の位相差がそ
のままＬＳＩ外部に出力でき、外部からクロック信号同
士の位相差を調べることにより、外部でのクロック信号
の位相差と内部のクロック信号のそれとの正確な評価が
可能になる。
【００４３】また、本発明の第１１の特徴の半導体集積
回路では、図７に示す如く、複数の組の第３の回路手段
からの第１の信号ＳＣＬＫＤ及び第２の信号ＴＣＬＫＤ
の１組を第２の選択手段５１によって選択することと
し、選択信号ＭＳＩ０及びＭＳＩ１により評価対象の回
路ブロック切り替えを行うことができるので、効率的な
評価が可能となる。
【００４４】更に、本発明の第１２の特徴の半導体集積
回路では、図７に示す如く、第１の信号ＳＣＬＫＤ及び
第２の信号ＴＣＬＫＤのサンプリング場所から第２の選
択手段５１の入力に至るまでの回路要素を同一に、即
ち、回路を同一の駆動力で構成し、配線が同一の負荷容
量および抵抗となるよう構成することにより、更に正確
な評価を実現できる。
【００４５】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
【００４６】従来技術の問題点として何度も指摘したよ
うに、評価対象の回路ブロック２のＡＣ動作性能の評価
が正確にできない原因は、その入力レジスタ３に直接的
に供給されているシステムクロックＳＣＬＫと出力レジ
スタ４に直接的に供給されているテストクロックＴＣＬ
Ｋの位相差をＬＳＩチップ１の外部で正確に観測できな
いという点にあった。本発明の半導体集積回路では、こ
の点を簡単な回路的方法で克服し、結果的に回路ブロッ
ク２のＡＣ動作性能が高精度に評価できるようにするも
のである。
【００４７】図１に本発明の第１の実施例に係る半導体
集積回路の回路構成図を示す。図中、第２の従来例（図
９）と重複する部分には同一の符号を附して、繰り返し
説明しない。また、説明は第２の従来例と異なっている
部分を中心に行なっていく。
【００４８】先ず、評価対象の回路ブロック２の正確な
ＡＣ性能動作評価のために較正したいクロック信号は、
その入力レジスタ３に直接供給される内部システムクロ
ックＳＣＬＫＤと、テストモード信号ＴＭＤ＝”１”の
条件下でその出力レジスタ４に直接供給される内部テス
トクロックＴＣＬＫＤである。これらは、ＬＳＩチップ
１の外部からそれぞれピン５及び６を介して、システム
クロックＳＣＬＫ及びテストクロックＴＣＬＫとして供
給される。
【００４９】本実施例の半導体集積回路では、内部シス
テムクロックＳＣＬＫＤと内部テストクロックＴＣＬＫ
Ｄとの一致を高精度に検出した時のシステムクロックＳ
ＣＬＫ及びテストクロックＴＣＬＫの位相差を基準と
し、内部システムクロックＳＣＬＫＤ及び内部テストク
ロックＴＣＬＫＤの位相差を外部から供給されるシステ
ムクロックＳＣＬＫ及びテストクロックＴＣＬＫの位相
差に高精度に変換することにより、回路ブロック２の正
確なＡＣ性能動作評価を実現することを目的としてい
る。
【００５０】本実施例に特徴的な回路及び回路要素は、
較正したい信号、即ち内部システムクロックＳＣＬＫＤ
及び内部テストクロックＴＣＬＫＤをサンプリングする
回路（第１及び第２のサンプリング手段１２及び１
３）、信号一致検出回路（第１または第２の回路手段１
４、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、または
１４ｆ）、これら回路間の配線（第１及び第２の配線１
２ ｌ及び１３ ｌ）、並びに、評価したい回路ブロッ
ク（の近傍のクロック信号の一致検出による較正）を選
択する信号一致検出選択回路（選択手段１５）である。
以下、これらについて順に説明していく。
【００５１】先ず、較正したい内部クロック信号（内部
システムクロックＳＣＬＫＤ及び内部テストクロックＴ
ＣＬＫＤ）は、それぞれインバータ（第１及び第２のサ
ンプリング手段）１２及び１３を用いてサンプリングさ
れ、各々第１及び第２の配線１２１及び１３１を介して
信号一致検出回路１４の入力端子ＳＧ１及びＳＧ２に入
力される。インバータ１２及び１３は、通常動作時のク
ロック信号への影響をなくすため、最小サイズのものを
用いるのが適当である（別の理由もあり、後述する）。
また、サンプリングされた２つの信号が全く同じディレ
イで信号一致検出回路１４に入力されることを保証する
ため、インバータ１２及び１３のゲート幅（さらに厳密
にレイアウト形状）、及び配線１２１及び１３１の長さ
は同一にすることが必要である。配線長に関しては、例
えば、上記２つの信号のサンプリングポイントから等距
離の場所に信号一致検出回路１４を配置すれば、前記条
件を満たし易い。
【００５２】次に、信号一致検出回路１４は、端子ＳＧ
１及びＳＧ２に入力される信号が同時に変化すると端子
ＶＩを介して電流が流れることにより、それら信号の一
致を検出できるようになっている（詳細については後
述）。このため、２つの信号が“１”から“０”に同時
に変化するタイミングも、“０”から“１”に同時に変
化するタイミングも検出して較正することができる。さ
らに、２つの信号が互いに逆方向に変化するタイミング
も一致検出により較正することが可能である。なお、過
渡電流によって２つの信号の一致を検出して較正すると
いう本発明の効果を、与えられた規模の信号一致検出回
路１４において最大にするため、例えば２つのクロック
信号が、全てのエッジ（論理値が変化するタイミング）
で一致しうるようにすることが望ましい。このために
は、２つの信号を同じ方向の変化タイミングによって較
正したい場合は、両信号のデューティ比（High状態の時
間間隔とLow 状態の時間間隔の比）を同一にし、逆の方
向の変化タイミングで較正したい場合は、両信号のデュ
ーティ比を逆にして外部から供給するようにすれば良
い。
【００５３】また、信号一致検出選択回路１５は、ＡＣ
動作性能評価したい回路ブロック（の近傍のクロック信
号の一致検出による較正）を選択するものである。図１
では、デコード入力は２ビット（ＭＳＩ０及びＭＳＩ
１）となっており、ＡＣ動作性能の高精度評価を実現し
たい回路ブロックを４個まで選択できる。
【００５４】図２に信号一致検出選択回路１５の構成を
示す。ＬＳＩチップ１の外部から入力ピン１６及び１７
を介して入力されるデコード入力信号ＭＳ１０及びＭＳ
Ｉ１は、２ビットデコーダＤＥＣに入力される。デコー
ダＤＥＣは正論理（High Active ）であり、選択された
出力だけが”１”その他が”０”となる構成になってい
る。これらの出力は、各々２入力ＮＡＮＤゲートＧ１〜
Ｇ４の一方の入力に接続される。これら２入力ＮＡＮＤ
ゲートＧ１〜Ｇ４のもう一方の入力には、外部からのテ
スト動作モード信号ＴＭＤが接続されている。
【００５５】一方、外部から電流を供給するための端子
ＴＶＤＤは、外部の電流供給源（例えばＬＳＩテスタの
出力ドライバ）からＧＮＤ（接地電位）より高い電位
（通常はＬＳＩチップ１の電源に供給される電位ＶDD）
を与えられ、一方内部ではＰＭＯＳトランジスタＱ６〜
Ｑ９のソースに接続されている。各ＰＭＯＳトランジス
タＱ６〜Ｑ９のゲートへは、上記各２入力ＮＡＮＤゲー
トＧ１〜Ｇ４の出力が接続される。これらＰＭＯＳトラ
ンジスタＱ６〜Ｑ９のドレインが最終出力ＭＳ０〜ＭＳ
３となっている。
【００５６】上記の構成により、テスト動作モード信号
ＴＭＤ＝”１”の時、デコード信号ＭＳＩ０及びＭＳＩ
１の値に従ってＰＭＯＳトランジスタＱ６〜Ｑ９の何れ
か１つがオン状態となり、入力ピン１８（ＴＶＤＤ）か
ら信号ＭＳ０〜ＭＳ３の何れかを介してこれら信号の各
々が接続される信号一致検出回路１４の端子ＶＩに電流
を供給できるようになるため、ピン１８（ＴＶＤＤ）を
介して流れる電流の観測により、希望する回路ブロック
近傍でのクロック信号の較正ができることとなる。尚、
テスト動作モード信号ＴＭＤ＝”０”の通常動作モード
時には、全てのＰＭＯＳトランジスタＱ６〜Ｑ９はオフ
状態となり、入力ピン１８（ＴＶＤＤ）から電流が流れ
込むことはない。
【００５７】なお、上記信号一致検出選択回路１５にお
いて、前記２入力ＮＡＮＤゲートＧ１〜Ｇ４をＡＮＤゲ
ートに置換え、前記ＰＭＯＳトランジスタＱ６〜Ｑ９を
ＮＭＯＳトランジスタに置換えても同様の動作をさせる
ことができる。一般に、完全にオンした状態では、同じ
サイズ（ゲート幅）のＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとでは、後者の方がより多く電流を流せる
ため、後者を用いた方が小さい面積で構成できる可能性
が大きい。
【００５８】次に、図３に信号一致検出回路１４の構成
を示す。端子ＶＩは、外部（ＬＳＩチップ１内）では上
記の信号一致検出選択回路１５の出力信号ＭＳ０〜ＭＳ
３の何れか（図１では信号ＭＳ１）に接続され、当該回
路内部では、各２個のＰＭＯＳトランジスタＱ１及びＱ
２、並びにＮＭＯＳトランジスタＱ３及びＱ４よりなる
直列接続の一端に接続されている。前記直列接続のもう
一端はＧＮＤ（ＶSS)に接続（接地）されている。一致
検出したい信号ＳＧ１またはＳＧ２は、それぞれ前記直
列接続の１個のＰＭＯＳトランジスタＱ１またはＱ２及
びＮＭＯＳトランジスタＱ３またはＱ４のゲートに接続
されている（ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタ間の配置については、図３以外のものも可能で
ある）。
【００５９】上記構成により、クロック信号の較正を行
ないたい回路ブロック（２）を信号一致検出選択回路１
５によって選択し、テスト動作モード信号ＴＭＤ＝
“１”とした状態において、信号ＳＧ１（図１の内部シ
ステムクロックＳＣＬＫＤ）及びＳＧ２（図１の内部テ
ストクロックＴＣＬＫＤ）が同時に変化しつつある時の
み、端子ＶＩからＧＮＤへの電流経路が過渡的に活性化
され、電流が流れることとなる。この様子を図４に示
す。
【００６０】図４（１）は、ＬＳＩチップ１外部から供
給するシステムクロックＳＣＬＫ及びテストクロックＴ
ＣＬＫが同じ位相で印加された場合のタイミングチャー
トである。システムクロックＳＣＬＫ及びテストクロッ
クＴＣＬＫのデューティ比（High状態とLow 状態の時間
間隔の比）は同じである（１：１）。ＬＳＩチップ１内
部のクロック信号のディレイは異なっており、一般に
は、（システムクロックＳＣＬＫのディレイＤS ）＞
（テストクロックＴＣＬＫのディレイＤT ）であり、同
図においてもそのようになっている。この時、内部で較
正の対象となっている内部システムクロックＳＣＬＫＤ
及び内部テストクロックＴＣＬＫＤの位相は完全にずれ
ているため、端子ＶＩからＧＮＤへの電流経路は切断さ
れたままであり、電流ＩTVDDは流れない。
【００６１】次に図４（２）は、システムクロックＳＣ
ＬＫに対しテストクロックＴＣＬＫの位相を順次ずらし
ていき、内部システムクロックＳＣＬＫＤ及び内部テス
トクロックＴＣＬＫＤが完全に一致した場合である。こ
の場合、これらの信号が変化する時、端子ＶＩからＧＮ
Ｄへの電流経路は過渡的にオン状態となり、同図に示す
ように電流ＩTVDDはパルス状に流れることになる。
【００６２】更に図４（３）は、図４（２）の場合より
テストクロックＴＣＬＫの位相を更にずらした場合で、
再び内部システムクロックＳＣＬＫＤと内部テストクロ
ックＴＣＬＫＤの位相はずれてしまい、図４（１）の場
合と同様に、電流ＩTVDDは流れない。
【００６３】尚、本実施例では、較正する信号同士が１
／２サイクルずれても同様な電流が観測されることにな
るが、予め簡単な計算またはシミュレーションの実行に
よりＬＳＩチップ１内部の信号のずれの概略値を推定し
ておけば、こうした誤認が発生する余地はなく、また、
実際の評価での信号一致検出作業も効率的に実施でき
る。
【００６４】ここで、設計ルールが１．０［μｍ］の平
均的なＣＭＯＳプロセスを例に取り、図４（２）の場合
にどの程度の電流値を観測できるかを適当な仮定の下に
見積もってみる。
【００６５】先ず、個々の電流パルスに対応する電荷量
を計算する。一致検出の対象になっているどちらのクロ
ック信号も０Ｖから５Ｖまでの立上りに２［ｎｓ］（２
×１０-9［ｓ］）かかるとする。クロック信号が完全に
一致した場合、理想的には２［ｎｓ］で電流は”０”か
らピーク値に達し、次の２［ｎｓ］で再び”０”にな
る。信号一致検出回路１４においてゲート幅１０［μ
ｍ］のＰＭＯＳトランジスタ及びゲート幅５［μｍ］の
ＮＭＯＳトランジスタを用いたとすると、オン抵抗はそ
れぞれ２．５［ｋΩ］，２．５［ｋΩ］程度であるた
め、電流のピーク値は、５［Ｖ］／（２×２．５＋２×
２．５）［ｋΩ］＝０．５０［ｍＡ］である。電流パル
スはこのピーク値を高さとし、底辺が４ｎｓの三角形で
近似されるので、電荷量は、（０．５０［ｍＡ］×４
［ｎｓ］）／２＝１．０［ｐＣ］となる。
【００６６】更にこの時、周波数２０［ＭＨZ ］で動作
させているとすると、クロック信号の立上がりと立下り
で電流パルスが発生するため、１［ｓｅｃ］当たりのパ
ルス数は２×２×１０7 ［個］となる。従って、ピン１
８（ＴＶＤＤ）から供給される電流は、１．０［ｐＣ］
×４×１０7 ／１［ｓ］＝４０［μＡ］となる。
【００６７】一方、信号の一致がない図４（１）及び
（３）の場合、上記直列接続の回路は直流パスが切断さ
れたことになるため、電流値は、殆ど”０”（室温で１
００［ｎＡ］程度）となる。これらの電流の違いは、現
在の普及タイプのＬＳＩテスタ（アドバンテスト社製論
理ＬＳＩテスタＴ３３４０クラス）でも十分な分解能を
もって測定可能な値である。
【００６８】従って、上記のような過渡電流の観測に基
づいたクロック信号同士のタイミング的な一致判定は問
題なく利用できることとなる。但し、低温の条件等で
は、入力波形が急峻となり、電流ピークが観測されるタ
イミング領域が狭くなるため、うまくピークを観測でき
なくなるという可能性もあり得るが、上記のようなＬＳ
Ｉテスタでも通常最小１００［ｐｓ］（＝０．１［ｎ
ｓ］）程度までのタイミング分解能を有しているので、
相対的なタイミングを変化させるきざみ幅を測定条件に
応じて変化させるようにすれば、上記問題は回避できる
と見られる（但し、一致検出までの時間は長くなるの
で、トレードオフをよく考えて分解能を決める必要があ
る）。
【００６９】この問題に対するより確実な対処法として
は、較正したい入力信号を適度になまらせ、最もピーク
が鋭くなった場合でも、ＬＳＩテスタ側のタイミング測
定分解能を格別小さくしないでも電流ピークを検出でき
るようなインプリメントをＬＳＩチップ１上に行なって
おくことが考えられる。
【００７０】信号の変化速度を緩和する最も簡便な方法
としては、配線１２ ｌ，１３ ｌに多結晶シリコンを
用いるものがある。この配線のシート抵抗は５０〜１０
０［Ω／□］であるため、０．１〜０．２［ｍｍ］の配
線によりＲ＝１０［ｋΩ］程度の抵抗値を得るのは容易
である。この時、容量がＣ＝０．１［ｐＦ］程度あれ
ば、いわゆるＲＣディレイにより、１０［ｋΩ］×０．
１［ｐＦ］＝１［ｎｓ］程度のなまりを生じさせること
ができることになる。
【００７１】また、回路によってこうした遅れを生じさ
せることもできる。例えば、端子ＳＧ１及びＳＧ２と上
記ＭＯＳトランジスタＱ１〜Ｑ４の直列接続のゲート入
力までの間にトランスミッションゲート（transmission
gate ）を配したり、ＭＯＳトランジスタで構成される
負荷容量を付加したりすることが考えられる。こうした
処置は、較正したい信号同士が近傍にあり、サンプリン
グ用インバータ１２及び１３から信号一致検出回路１４
までの配線長をそれ程長くできない場合に必要になる可
能性がある。
【００７２】また、上記と異なる回路構成によって、も
っと電流が流れやすいように工夫することも容易である
（２〜３の実施例については後述する）が、そうしたこ
とは本発明の範囲内に含まれるものである。 また、信
号一致検出選択回路１５のＰＭＯＳトランジスタＱ６〜
Ｑ９を信号一致検出回路１４の直列接続の電源側に接続
する構成を採ることも可能だが、本実施例と比較する
と、ＡＣ動作性能評価したい回路ブロックを選択するデ
コード信号をＬＳＩチップ内部に配る必要があり、配線
領域が増加する。
【００７３】信号一致検出回路１４の種々の変形例を図
５及び図６に示す。
【００７４】図５（ａ）に示す信号一致検出回路１４ａ
（第１の変形例）は、図３の信号一致回路１４におい
て、ＰＭＯＳトランジスタＱ１およびＱ２、ならびにＮ
ＭＯＳトランジスタＱ３およびＱ４による前記直列接続
の接地された一端を端子ＶＩに接続し、端子ＶＩに接続
されていたもう一端をＬＳＩチップ１の電源ＶDDに接続
したものである。この構成では、図１のＬＳＩチップ１
のピン１８には、ＬＳＩテスタ等の外部電流供給源から
電位ＶDDより低い電位（通常ＶSS）を与えるようにす
る。今、ある回路ブロックで２つの信号を信号一致検出
回路１４ａにより較正しようとする場合、端子ＶＩがピ
ン１８と信号一致検出選択回路１５を介して通常状態に
なるようにしておく。前記２つの信号ＳＧ１およびＳＧ
２の変化タイミングが一致していない場合は、電源ＶDD
と端子ＶＩの間は常にオフ状態で電流は流れないが、こ
れらが一致した場合には、電源ＶDDと端子ＶＩの間に過
渡電流が流れる。ＬＳＩチップ１外部では、ピン１８
（端子ＴＶＤＤ）からＬＳＩチップ１外部に過渡電流が
流れ出てくるよう観測される。
【００７５】図５（ｂ）に示す信号一致検出回路１４ｂ
（第２の変形例）は、ＰＭＯＳトランジスタＱ１及びＱ
２、並びにＮＭＯＳトランジスタＱ３及びＱ４による直
列接続回路に対して、一端を接地（ＶSS）し、他端にＰ
ＭＯＳトランジスタＱ１１のドレイン及びＱ１２のゲー
トを接続し、ＰＭＯＳトランジスタＱ１１のゲート及び
Ｑ１２のドレインは接地し、ＰＭＯＳトランジスタＱ１
１及びＱ１２のソースを端子ＶＩとして、信号一致検出
選択回路１５の出力信号ＭＳ０〜ＭＳ３の何れかに接続
する構成である。
【００７６】本変形例では、ＰＭＯＳトランジスタＱ１
１は抵抗として作用し、直列接続回路に過渡電流が流れ
るとノードｄの電位が低下し、ＰＭＯＳトランジスタＱ
１２がオン状態となる。従って、ノードｄから接地（Ｖ
SS）までのパスを流れる過渡電流は減少するが、ＰＭＯ
ＳトランジスタＱ１２は単一であるため、端子ＶＩから
ＰＭＯＳトランジスタＱ２を介してＶSSまでのパスには
より多くの過渡電流が流れる可能性がある。なお、前記
ＰＭＯＳトランジスタＱ１１をＮＭＯＳトランジスタに
置換え、そのゲートを電源ＶDDに接続する構成も可能で
ある。さらに、こうしたトランジスタを単なる抵抗で置
換えてもよい。
【００７７】図５（ｃ）に示す信号一致検出回路１４ｃ
（第３の変形例）は、ＰＭＯＳトランジスタＱ１及びＱ
２、並びにＮＭＯＳトランジスタＱ３及びＱ４による直
列接続回路に対して、一端を端子ＶＩとして信号一致検
出選択回路１５の出力信号ＭＳ０〜ＭＳ３の何れかに接
続し、他端にＮＭＯＳトランジスタＱ１３のドレイン及
びＱ１４のゲートを接続し、ＮＭＯＳトランジスタＱ１
３のゲートは電源ＶDDに接続し、ＮＭＯＳトランジスタ
Ｑ１４のドレインは端子ＶＩに接続し、ＮＭＯＳトラン
ジスタＱ１３及びＱ１４のソースを接地（ＶSS）した構
成である。本変形例においても、第２の変形例と同様に
ＮＭＯＳトランジスタＱ１３が抵抗として作用し、より
多くの過渡電流を流し得る構成である。なお、ＮＭＯＳ
トランジスタＱ１３をＰＭＯＳトランジスタに置換え、
そのゲートを接地する構成も可能であり、こうしたトラ
ンジスタを単なる抵抗に置換えることも可能である。
【００７８】図５（ｄ）に示す信号一致検出回路１４ｄ
（第４の変形例）は、図５（ｂ）の第２の変形例のＰＭ
ＯＳトランジスタＱ１およびＱ２、ならびにＮＭＯＳト
ランジスタＱ３およびＱ４による前記直列接続の接地さ
れていた一端およびＰＭＯＳトランジスタＱ１２の接地
されていたドレインを端子ＶＩに接続し、端子ＶＩに接
続されていたＰＭＯＳトランジスタＱ１１およびＱ１２
のソースを電源ＶDDに接続したものである。テスト動作
モード（ＴＭＤ＝“１”）下で信号ＳＧ１およびＳＧ２
の一致検出は、前記第１の変形例と同様に行なうことが
できる。この変形例においても、第２の変形例の場合同
様、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置
換え、そのゲートを電源ＶDDに接続する構成にしたり、
こうしてトランジスタを単なる抵抗で置換えることが可
能である。また、ＰＭＯＳトランジスタＱ１２のドレイ
ンだけを端子ＶＩに接続し、端子ＶＩに接続した前記直
列接続の一端は接地したままにしておく、という構成も
可能である。
【００７９】なお、特に説明はしないが、図５（ｃ）の
第３の変形例も、第２の変形例から第４の変形例を得た
のと同様な変更を加え、別の構成の一致検出回路にする
ことが可能である。
【００８０】また、以上説明した本実施例並びに第１及
び第２の変形例では、信号一致検出回路として、較正す
べき内部システムクロックＳＣＬＫＤ（ＳＧ１）及び内
部テストクロックＴＣＬＫＤ（ＳＧ２）の２つの信号が
同時に変化する時に第３の信号ＭＳ１（端子ＶＩ）に過
渡電流を流す構成としていたが、前記２つの信号が同時
に変化する時に第３の信号ＭＳ１（端子ＶＩ）の電圧を
変化させる構成とすることも考えられる。以下に、電圧
の変化によって信号の一致を検出する２つの変形例を示
す。
【００８１】図６（ａ）に示す信号一致検出回路１４ｅ
（第５の変形例）は、ＰＭＯＳトランジスタＱ１及びＱ
２、ＮＭＯＳトランジスタＱ３及びＱ４、並びにゲート
接地のＰＭＯＳトランジスタＱ１５を直列接続した回路
で構成され、一端を接地（ＶSS）し、ＰＭＯＳトランジ
スタＱ１５のドレインとＰＭＯＳトランジスタＱ１のソ
ースとの接続点を端子ＶＩとして、信号一致検出選択回
路１５の出力信号ＭＳ０〜ＭＳ３の何れかに接続する構
成である。
【００８２】本変形例では、図６（ｃ）に示すように、
内部システムクロックＳＣＬＫＤ（ＳＧ１）及び内部テ
ストクロックＴＣＬＫＤ（ＳＧ２）の２つの信号が同時
に変化する時に、端子ＶＩ（ＴＶＤＤ）の電位は電源Ｖ
DDに対してパルス的に変化するので、この変化をＬＳＩ
テスタやサンプリングオシロスコープを用いて観測する
ことにより、内部システムクロックＳＣＬＫＤ及び内部
テストクロックＴＣＬＫＤの一致を検出することができ
る。なお、ＰＭＯＳトランジスタＱ１５をＮＭＯＳトラ
ンジスタに置換え、そのゲートを電源ＶDDに接続する構
成も可能であり、さらに、こうしたトランジスタを単な
る抵抗に置換えることも可能である。
【００８３】また、図６（ｂ）に示す信号一致検出回路
１４ｆ（第６の変形例）は、ＰＭＯＳトランジスタＱ１
及びＱ２、ＮＭＯＳトランジスタＱ３及びＱ４、並び
に、ゲートを電源ＶDDに接続したＮＭＯＳトランジスタ
Ｑ１６を直列接続した回路で構成され、一端を電源ＶDD
に接続し、ＮＭＯＳトランジスタＱ１６のドレインとＮ
ＭＯＳトランジスタＱ４のソースとの接続点を端子ＶＩ
として、信号一致検出選択回路１５の出力信号ＭＳ０〜
ＭＳ３の何れかに接続する構成である。
【００８４】本変形例においても、第６の変形例と同様
に、図６（ｄ）に示すように、内部システムクロックＳ
ＣＬＫＤ及び内部テストクロックＴＣＬＫＤの２つの信
号が同時に変化する時の端子ＶＩ（ＴＶＤＤ）の電圧変
化を観測して、これら２つの信号の一致を検出すること
ができる。また、ＮＭＯＳトランジスタＱ１６をＰＭＯ
Ｓトランジスタに置換え、そのゲートを接地する構成も
可能であり、こうしたトランジスタを単なる抵抗に置換
えた構成も可能である。
【００８５】次に、図７に本発明の第２の実施例に係る
半導体集積回路の回路構成図を示す。
【００８６】本実施例の半導体集積回路は、第１の実施
例において、較正したい信号をサンプリングする回路
（インバータ１２及び１３）から信号一致検出回路１４
までのデータ経路に課せられた条件を、更にＬＳＩチッ
プ１’の出力ピンまでのデータ経路にも適用されるよう
に拡張したものである。
【００８７】即ち、ＡＣ動作性能評価の対象回路ブロッ
ク２の入力レジスタ３及び出力レジスタ４に供給される
クロック信号を全く同じディレイを特性を有するデータ
経路を介してＬＳＩチップ１’の外部で観測できるよう
にして、正確に配線を引き回すことにより、ＡＣ動作性
能を評価したい回路ブロック付近での信号の位相差をそ
のままＬＳＩチップ１’の外部で観測できるようにする
ものである。
【００８８】回路ブロック２に関しては、内部システム
クロックＳＣＬＫＤのサンプリングポイントからインバ
ータ１２〜信号駆動用インバータバッファ５２〜配線１
２ｌ’の先端までのディレイと、内部テストクロックＴ
ＣＬＫＤのサンプリングポイントからインバータ１３〜
信号駆動用インバータバッファ５３〜配線１３ ｌ’の
先端までのディレイとが正確に同一になるよう、各々の
サイズ（ゲート幅）または長さ（負荷容量および抵抗）
が全く同じに構成されており、更に、配線１２ ｌ’の
先端と配線１３ ｌ’の先端とは配線ペア５４を介して
２重の枠で示したマルチプレクサ５１に接続されている
（ただし、配線１２ ｌ’，１３ ｌ’の長さに比べて
無視できる程度の配線１２ ｌ’および１３ ｌ’の長
さの相違は差支えない）。マルチプレクサ５１は、各回
路ブロックからのクロック観測用配線ペアを同一ディレ
イで出力ピンＳＧＯ１及びＳＧＯ２に出力するものであ
る。
【００８９】このようにして、ＡＣ動作性能を評価した
い回路ブロック２付近での信号の位相差を、そのままＬ
ＳＩチップ１’の外部で観測できるようにしている。但
し、本実施例では、電気的な信号をＬＳＩチップ１’の
外部まで伝搬させるため、比較的駆動力のあるバッファ
（図中、信号駆動用インバータバッファ５２及び５３）
が必要となる。
【００９０】また、配線５４を２本平行に引き回す必要
があるため、レイアウト上のオーバーヘッドも大きく、
ＬＳＩチップ１’の内部にＡＣ性能を評価したい回路ブ
ロックが多く存在する場合は、インプリメント上のオー
バーヘッドがかなり大きくなるため、ＬＳＩチップ１’
の内部にＡＣ動作性能評価したい回路ブロックが特に多
く存在しない場合（高々数個〜１０個）に適当な方法で
あると判断される。
【００９１】以上の第１及び第２の実施例の説明から当
然理解されるように、本発明はクロック信号の較正のみ
に止まらず、ＬＳＩチップ１または１’の内部の較正し
たい信号一般に適用できる。ここで、第１の実施例では
信号の一致による過渡電流の観測を基本としているた
め、較正したい信号がある程度頻繁に変化することが必
要となるが、第２の実施例は直接観測を基本とするた
め、いかなる場合にも適用可能である。尚、以上の第１
及び第２の実施例に対し、信号の極性、回路の細部の構
成を変更等して得られる類いのものは、全て本発明の範
囲内に含まれる。
【００９２】
【発明の効果】以上のように本発明によれば、第１の回
路手段において、第１の信号及び第２の信号の２つの信
号が同時に変化する時に、当該半導体集積回路の外部端
子に接続される第３の信号に過渡電流を流し、この電流
を観測することとしたので、ＡＣ性能評価対象の回路ブ
ロックの入力レジスタと出力レジスタに直接供給される
クロック信号を正確に一致検出でき、正確な評価が可能
な半導体集積回路を提供することができる。
【００９３】また本発明によれば、第３の回路手段にお
いて、第１の信号及び第２の信号の２つの信号が同時に
変化する時に、当該半導体集積回路の外部端子に接続さ
れる第３の信号の電圧を変化させ、この電圧変化を観測
することとしたので、ＡＣ性能評価対象の回路ブロック
の入力レジスタと出力レジスタに直接供給されるクロッ
ク信号を正確に一致検出でき、正確な評価が可能な半導
体集積回路を提供することができる。
【００９４】また本発明によれば、第３の回路手段にお
いて半導体集積回路内部の第１の信号及び第２の信号
を、遅延特性が等価なデータ経路を介して外部端子に出
力するので、ＡＣ性能評価対象の回路ブロックの入力レ
ジスタと出力レジスタに直接供給されるクロック信号間
の位相差がそのままＬＳＩ外部に出力でき、外部からク
ロック信号同士の位相差を調べることにより、外部での
クロック信号の位相差と内部のクロック信号のそれとの
正確な評価を可能とした半導体集積回路を提供すること
ができる。
【００９５】また、複数の組の第１または第２の回路手
段からの第３の信号の１つを選択手段によって選択す
る、或いは、複数の組の第３の回路手段からの第１の信
号及び第２の信号の１組を第２の選択手段によって選択
することとし、選択信号により評価対象の回路ブロック
を切り替えることとしたので、より効率的な評価が可能
となる。
【００９６】更に、第１の信号及び第２の信号のサンプ
リング場所から第１または第２の回路手段の入力に至る
までの回路要素を同一に、或いは、第１の信号及び第２
の信号のサンプリング場所から第２の選択手段の入力に
至るまでの回路要素を同一に、即ち、回路を同一形状で
構成し、配線が同一の遅延となるよう構成することによ
り、更に正確な評価を実現できる。
【００９７】以上まとめると、本発明によれば、特にＣ
ＭＯＳ回路で構成される同期式ＬＳＩ等の半導体集積回
路内部の回路ブロックのＡＣ動作性能評価において、基
準となるべき回路ブロックに直接的に供給されている内
部のクロック信号を、ごく簡単な回路手段を付加して較
正する、或いは、これらクロック信号の位相差を保存し
つつ半導体集積回路外部に出力できるようにしたので、
これら回路ブロックのＡＣ動作性能を、使用するＬＳＩ
テスタのタイミング精度と同じ精度で評価できることと
なり、必要に応じて高いタイミング精度をもったＬＳＩ
テスタを使用することにより、回路ブロックのＡＣ動作
性能の高精度かつ効率的な評価が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例（過渡電流または過渡電
圧の観測により信号を一致検出して較正する方式）の半
導体集積回路の回路構成図である。
【図２】本発明の第１の実施例の信号一致検出選択回路
の回路構成図である。
【図３】本発明の第１の実施例の信号一致検出回路の回
路構成図である。
【図４】本発明の第１の実施例の動作を説明するタイミ
ングチャートである。
【図５】第１の実施例の変形例における信号一致検出回
路の回路構成図である。
【図６】図６（ａ）は本発明の第１の実施例の他の変形
例における信号一致検出回路の回路構成図、図６（ｃ）
は信号の電圧変動を説明するタイミングチャート、図６
（ｂ）は本発明の第１の実施例の他の変形例における信
号一致検出回路の回路構成図、図６（ｄ）は信号の電圧
変動を説明するタイミングチャートである。
【図７】本発明の第２の実施例（ディレイが等しい信号
経路を用いて較正する方式）の半導体集積回路の回路構
成図である。
【図８】第１の従来例（マルチプレクサを用いる方式）
の半導体集積回路の回路構成図である。
【図９】第２の従来例（システムクロックと異なる外部
からのテストクロックでデータをラッチする方式）の半
導体集積回路の回路構成図である。
【符号の説明】
１，１’，１０１，１０１’ ＬＳＩチップ，半導体集
積回路 ２ ＡＣ動作性能評価対象の回路ブロック ３ 入力レジスタ ４ 出力レジスタ ５〜７，１６，１７ ＬＳＩの外部入力端子（入力ピ
ン） ＳＣＬＫ システムクロック ＴＣＬＫ テストクロック ＳＣＬＫＤ 内部システムクロック ＴＣＬＫＤ 内部テストクロック ＳＣＬＫＤ（ＳＧ１） 第１の信号 ＴＣＬＫＤ（ＳＧ２） 第２の信号 ＴＭＤ テストモード信号 １８ＴＶＤＤ 信号一致検出観測用端子 ＭＳＩ０，ＭＳＩ１回路 回路ブロック選択用入力信号 ＭＳ１（ＶＩ） 第３の信号 ＭＳ０〜ＭＳ３ 個別回路ブロックに関わる２信号の一
致検出情報伝搬用ノード ８ ２入力１出力マルチプレクサ ９ クロック幹線駆動用バッファ １０，１１ クロック支線駆動用バッファ ａ，ｂ クロック幹線と支線との接続部 １２，１３ 信号のサンプリングポイントを入力端子と
するインバータ １２，１３ 第１，第２のサンプリング手段 １２１ インバータ１２から信号一致検出回路１４まで
の配線，（第１の配線） １３１ インバータ１３から信号一致検出回路１４まで
の配線，（第２の配線） １４，１４ａ，１４ｂ，１４ｃ，１４ｄ 信号一致検出
回路，（第１の回路手段） ＳＧ１，ＳＧ２ 信号一致検出回路の入力 ＶＩ 信号一致検出回路の出力 １５ 信号一致検出選択回路，（選択手段） ＤＥＣ ２ビットデコーダ Ｇ１〜Ｇ４ ２入力ＮＡＮＤゲート Ｑ１，Ｑ２，Ｑ６〜Ｑ９，Ｑ１１，Ｑ１２，Ｑ１５ Ｐ
型ＭＯＳトランジスタ Ｑ３，Ｑ４，Ｑ１３，Ｑ１４，Ｑ１６ Ｎ型ＭＯＳトラ
ンジスタ ＩTVDD 観測信号の電流値 ＤS システムクロックのディレイ ＤT テストクロックのディレイ １４ｅ，１４ｆ 第２の回路手段 ＶDD 電源電位 ＧＮＤ（ＶSS） グランド（接地電位） ５１ ２ビット並列４入力１出力マルチプレクサ，（第
２の選択手段） ５２，５３ 配線駆動用インバータ，（第１，第２の駆
動手段） １２ ｌ’，１３ ｌ’ 第３及び第４の配線 ５４ 平行に引かれた配線 ＳＧＯ１，ＳＧＯ２ 外部出力（観測信号） ６１，６２ ＬＳＩ１’の外部出力端子（出力ピン） １０２ 評価対象回路ブロック １０３，１０４ マルチプレクサ １０５ 通常動作用ロジック部 １１１ 外部入力端子（入力ピン） １１２ 外部出力端子（出力ピン）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−176963（ＪＰ，Ａ) 特開 昭61−294932（ＪＰ，Ａ) 特開 平４−34383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3187 H01L 21/822 H01L 27/04

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の端子に過渡電流を流す第
    １の回路手段を有し、 前記第１の回路手段の第３の信号の端子は、当該半導体
    集積回路の外部端子に接続され、 前記第１の回路手段は、２個のＰ型ＭＯＳトランジスタ
    と２個のＮ型ＭＯＳトランジスタを直列接続してなる回
    路を有し、 前記回路のＮ型ＭＯＳトランジスタのソースよりなる一
    端が接地され、 前記回路のＰ型ＭＯＳトランジスタのソースよりなるも
    う一端が前記第３の信号の端子として当該半導体集積回
    路の前記外部端子に接続されることを特徴とする半導体
    集積回路。
  2. 【請求項２】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の端子に過渡電流を流す第
    １の回路手段を有し、 前記第１の回路手段の第３の信号の端子は、当該半導体
    集積回路の外部端子に接続され、 前記第１の信号は前記各１個のＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続され、 前記第２の信号は、前記残りのＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続され、 前記第１の回路手段において、前記直列接続してなる回
    路の前記Ｎ型ＭＯＳトランジスタのソースよりなる一端
    が前記第３の信号の端子として当該半導体集積回路の前
    記外部端子に接続され、 前記Ｐ型ＭＯＳトランジスタのソースよりなるもう一端
    が電源に接続されることを特徴とする半導体集積回路。
  3. 【請求項３】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の端子に過渡電流を流す第
    １の回路手段を有し、 前記第１の回路手段の第３の信号の端子は、当該半導体
    集積回路の外部端子に接続され、 前記第１の回路手段は、２個のＰ型ＭＯＳトランジスタ
    と２個のＮ型ＭＯＳトランジスタを直列接続してなる回
    路を有し、 前記回路のＮ型ＭＯＳトランジスタのソースよりなる一
    端が接地され、 前記回路のＰ型ＭＯＳトランジスタのソースよりなるも
    う一端が当該半導体集積回路の前記外部端子に接続さ
    れ、 前記第１の回路手段は、抵抗として機能する回路要素を
    有し、前記抵抗として機能する回路要素の一端は、電源
    または当該半導体集積回路の前記外部端子に接続され、 前記外部端子は、ドレインが接地された第３のＰ型ＭＯ
    Ｓトランジスタのソースに接続され、 前記抵抗として機能する回路要素のもう一端は、前記直
    列接続してなる回路のＰ型ＭＯＳトランジスタのソース
    よりなる一端および前記第３のＰ型ＭＯＳトランジスタ
    のゲートに接続され、 前記第１の信号は前記直列接続してなる回路の各１個の
    Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタ
    に接続され、 前記第２の信号は前記直列接続してなる回路の残りのＰ
    型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタに
    接続されることを特徴とする半導体集積回路。
  4. 【請求項４】 前記第１の回路手段において、 当該半導体集積回路の前記外部端子が前記第３のＰ型Ｍ
    ＯＳトランジスタのドレインのみに接続され、 前記第３のＰ型ＭＯＳトランジスタのソースは電源に接
    続されたものであることを特徴とする請求項３記載の半
    導体集積回路。
  5. 【請求項５】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の端子に過渡電流を流す第
    １の回路手段を有し、 前記第１の回路手段の第３の信号の端子は、当該半導体
    集積回路の外部端子に接続され、 前記第１の回路手段は、２個のＰ型ＭＯＳトランジスタ
    と２個のＮ型ＭＯＳトランジスタを直列接続してなる回
    路を有し、 前記回路のＮ型ＭＯＳトランジスタのソースよりなる一
    端が接地され、 前記回路のＰ型ＭＯＳトランジスタのソースよりなるも
    う一端が当該半導体集積回路の前記外部端子に接続さ
    れ、 前記第１の回路手段は、抵抗として機能する回路要素を
    有し、 前記抵抗として機能する回路要素の一端は接地され、 当該半導体集積回路の前記外部端子は、ソースが接地さ
    れた第３のＮ型ＭＯＳトランジスタのドレインに接続さ
    れ、 前記抵抗として機能する回路要素のもう一端は、前記直
    列接続してなる回路のＮ型ＭＯＳトランジスタのソース
    よりなる一端および前記第３のＮ型ＭＯＳトランジスタ
    のゲートに接続され、 前記直列接続してなる回路のＰ型ＭＯＳトランジスタの
    ソースよりなる一端は、前記外部端子または電源に接続
    され、 前記抵抗として機能する回路要素もう一端は、前記直列
    接続してなる回路のＰ型ＭＯＳトランジスタのソースよ
    りなる一端および前記第３のＰ型ＭＯＳトランジスタの
    ゲートに接続され、 前記第１の信号は前記直列接続してなる回路の各１個の
    Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタ
    に接続され、 前記第２の信号は前記直列接続してなる回路の残りのＰ
    型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタに
    接続されることを特徴とする半導体集積回路。
  6. 【請求項６】 前記第１の回路手段において、 当該半導体集積回路の前記外部端子が前記第３のＮ型Ｍ
    ＯＳトランジスタのソースまたは前記抵抗として機能す
    る回路要素に接続され、 前記第３のＮ型ＭＯＳトランジスタのドレインおよび前
    記直列接続してなる回路のＰ型ＭＯＳトランジスタのソ
    ースよりなる一端が電源に接続されたものであることを
    特徴とする請求項５記載の半導体集積回路。
  7. 【請求項７】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の電圧を変化させる第２の
    回路手段を有し、 前記第２の回路手段の第３の信号は、当該半導体集積回
    路の外部端子に接続され、 前記第２の回路手段は、２個のＰ型ＭＯＳトランジスタ
    及び２個のＮ型ＭＯＳトランジスタと、１個のゲートを
    接地したＰ型ＭＯＳトランジスタとを直列接続してなる
    回路を有し、 前記回路のＮ型ＭＯＳトランジスタのソースよりなる一
    端が接地され、 前記回路のゲート接地のＰ型ＭＯＳトランジスタのソー
    スよりなるもう一端が電源に接続され、 前記ゲート接地のＰ型ＭＯＳトランジスタのドレインと
    前記１個のＰ型ＭＯＳトランジスタのソースとの接続点
    に、当該半導体集積回路の前記外部端子が接続され、 前記第１の信号は前記各１個のＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続され、 前記第２の信号は、前記残りのＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続されることを特徴と
    する半導体集積回路。
  8. 【請求項８】 半導体集積回路内部の第１の信号及び第
    ２の信号の２つの信号を入力とし、前記２つの信号が同
    時に変化する時に第３の信号の電圧を変化させる第２の
    回路手段を有し、 前記第２の回路手段の第３の信号は、当該半導体集積回
    路の外部端子に接続され、 前記第２の回路手段は、２個のＰ型ＭＯＳトランジスタ
    及び２個のＮ型ＭＯＳトランジスタと、１個のゲートを
    電源に接続したＮ型ＭＯＳトランジスタとを直列接続し
    てなる回路を有し、 前記回路のゲートを電源に接続したＮ型ＭＯＳトランジ
    スタのソースよりなる一端が接地され、 前記回路のＰ型ＭＯＳトランジスタのソースよりなるも
    う一端が電源に接続され、 前記ゲートを電源に接続したＮ型ＭＯＳトランジスタの
    ドレインと前記１個のＮ型ＭＯＳトランジスタのソース
    との接続点に、当該半導体集積回路の前記外部端子が接
    続され、 前記第１の信号は前記各１個のＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続され、 前記第２の信号は、前記残りのＰ型ＭＯＳトランジスタ
    及びＮ型ＭＯＳトランジスタに接続されることを特徴と
    する半導体集積回路。
  9. 【請求項９】 前記半導体集積回路は、 前記第１の信号、前記第２の信号、及び前記第１または
    第２の回路手段からなる組を複数個備え、 前記複数の組の第１または第２の回路手段からの第３の
    信号の１つを選択する選択手段を有することを特徴とす
    る請求項１、２、３、４、５、６、７または８に記載の
    半導体集積回路。
  10. 【請求項１０】 前記半導体回路内部の前記第１の信号
    及び前記第２の信号のサンプリング場所から前記第１ま
    たは第２の回路手段の入力に至るまでの信号の遅延に影
    響を与える回路要素が同一であることを特徴とする請求
    項１、２、３、４、５、６、７、８または９に記載の半
    導体集積回路。
  11. 【請求項１１】 前記半導体回路内部の前記第１の信号
    及び前記第２の信号のサンプリング場所から前記第１ま
    たは第２の回路手段の入力に至るまでの回路要素は、 前記第１の信号及び前記第２の信号をそれぞれサンプリ
    ングする第１及び第２のサンプリング手段と、 前記第１及び第２のサンプリング手段から前記第１また
    は第２の回路手段の入力に至るまでの第１及び第２の配
    線を有し、 第１及び第２のサンプリング手段は同一の信号駆動力を
    持つように構成され、前記第１及び第２の配線は同一の
    負荷容量および抵抗値を持つことを特徴とする請求項１
    ０に記載の半導体集積回路。
  12. 【請求項１２】 半導体集積回路内部の第１の信号及び
    第２の信号をそれぞれサンプリングする第１および第２
    のサンプリングポイントからの前記第１および第２の信
    号の遅延特性が等価なデータ経路を介して半導体集積回
    路の外部端子に出力する第３の回路手段を有することを
    特徴とする半導体集積回路。
  13. 【請求項１３】 前記半導体集積回路は、 前記第１の信号、前記第２の信号、及び前記第３の回路
    手段からなる組を複数個備え、 前記複数の組の第３の回路手段からの前記第１の信号及
    び前記第２の信号の１組を選択する第２の選択手段を有
    することを特徴とする請求項１２に記載の半導体集積回
    路。
  14. 【請求項１４】 前記第３の回路手段は、 前記第１の信号及び前記第２の信号をそれぞれ前記第１
    および第２のサンプリングポイントにおいてサンプリン
    グする第１及び第２のサンプリング手段と、 前記第１及び第２のサンプリング手段の出力を駆動する
    第１及び第２の駆動手段と、 前記第１及び第２の駆動手段から当該半導体集積回路の
    外部端子または前記第２の選択手段の入力に至るまでの
    第３及び第４の配線を有し、 第１及び第２のサンプリング手段、並びに前記第１及び
    第２の駆動手段はそれぞれ同一の駆動力で構成され、 前記第３及び第４の配線は同一の負荷容量および抵抗値
    を持つことを特徴とする請求項１２または１３に記載の
    半導体集積回路。
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