DE10321467A1 - Prüfverfahren, Schaltkreisanordnung und Prüfanordnung für Ausgangsschaltkreise von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen - Google Patents

Abstract

Zur Prüfung bzw. zur Charakterisierung von Ausgangstreibern von Ausgangsschaltkreisen (14) von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen (1) unter applikationsnahen Bedingungen werden an den Eingängen der Ausgangsschaltkreise (14) Scanelemente (41, 42) vorgesehen, die jeweils eine Registerfunktion aufweisen und zu einer Scankette (4) hintereinander geschaltet sind. Über die Scankette (4) werden die Eingänge der Ausgangsschaltkreise (14) unter Umgehung eines Speicherzellenfeldes der Halbleiterspeichereinrichtungen (1) mit Testdatensignalen beaufschlagt. Die Charakterisierung von von den Ausgangsschaltkreisen (14) ausgegebenen Datensignalen (DQ) der Hochgeschwindigkeits-Halbleiterspeichereinrichtungen (1) erfordert lediglich eine nicht mit den Datensignalanschlüssen (13) verbundene Prüf-Speichersteuereinheit (21) und eine passive Lastnachbildung (22, 23) der Applikations-Speichersteuereinheit.

Description

• Die Erfindung betrifft ein Prüfverfahren für jeweils mit mindestens einer Speicherzelle verbundene Ausgangsschaltkreise einer Halbleiterspeichereinrichtung, bei dem jeweils ein mit einem Ausgang des Ausgangsschaltkreises verbundener Datensignalanschluss der Halbleiterspeichereinrichtung mit einer Prüfbeschaltung verbunden wird, Eingänge des Ausgangsschaltkreises mit Testdatensignalen beaufschlagt werden und jeweils ein am Datensignalanschluss durch den Ausgangsschaltkreis ausgegebenes Datensignal durch eine Prüfdatenauswerteeinrichtung ausgewertet wird. Die Erfindung betrifft ferner eine Schaltkreisanordnung und eine Prüfanordnung zum Prüfen von Ausgangsschaltkreisen von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen.
• In Datenverarbeitungsvorrichtungen, wie PCs, Server, Grafikkarten und Mobiltelefonen werden Daten in Halbleiterspeichereinrichtungen abgelegt und von einer Speichersteuereinheit (controller) verarbeitet. Eine Übertragung der Daten zwischen der Speichersteuereinheit und den der Speichersteuereinheit zugeordneten Halbleiterspeichereinrichtungen erfolgt über eine Mehrzahl von Datensignalleitungen, die zu einem Datenbus angeordnet sind. Eine Steuerung der Datenübertragung durch die Speichersteuereinheit erfolgt mittels Steuer- und Adressensignalleitungen, die einen Steuerbus bzw. einen Adressenbus ausbilden. Die Leistungsfähigkeit einer Datenverarbeitungsvorrichtung wird wesentlich durch eine Übertragungsgeschwindigkeit bzw. Datenübertragungsrate bestimmt, mit der die Daten auf dem Datenbus übertragen werden.
• Mit höheren Datenübertragungsraten steigen die Anforderungen an die Ausbildung der Datensignalleitungen und an Ausgangstreiber (off chip driver, OCDs) von Ausgangsschaltkreisen der Halbleiterspeichereinrichtungen, die die Daten als Datensignale auf dem Datenbus ausgeben, bzw. treiben. Da parasitäre Kapazitäten, Induktivitäten und Widerstände, sowie im Zuge der Datensignalleitungen ausgebildete Reflexionsstellen und am Datenbus angeschlossenen Schaltkreise insbesondere Verzögerungs- und Ansprechzeiten, Flankensteilheit und Pegel der Datensignale beeinflussen, erfolgt eine Charakterisierung der Ausgangsschaltkreise in einer Prüfumgebung, die eine spätere Applikation möglichst genau nachbildet. Zum Betrieb der Halbleiterspeichereinrichtung in der Prüfumgebung ist üblicherweise eine Speichersteuereinheit notwendig.
• Die Entwicklung von Halbleiterspeichereinrichtungen und der die Halbleiterspeichereinrichtungen steuernden Speichersteuereinheiten erfolgt weitgehend parallel. Daher stehen die Speichersteuereinheiten, mit denen die Halbleiterspeichereinrichtungen in der Anwendung zu betreiben sind, während einer Charakterisierungsphase der Ausgangstreiber bzw. Ausgangsschaltkreise der Halbleiterspeichereinrichtung teilweise nicht zur Verfügung. Andererseits erfordert aber gerade ein applikationsnaher Test der Ausgangstreiber der Halbleiterspeichereinrichtungen eine Prüfumgebung mit einer Speichersteuereinheit, die die Halbleitereinrichtungen im applikationsnahen Umfeld zu betreiben vermag.
• Bei üblichen Verfahren zur Charakterisierung von Ausgangstreiben von Halbleiterspeichereinrichtungen in einem applikationsnahen Umfeld, werden daher, wie es im Folgenden anhand der 2 erläutert wird, die Halbleiterspeichereinrichtungen durch eine Prüf-Speichersteuereinheit betrieben, während eine Applikations-Speichersteuereinheit lediglich passiv nachgebildet wird.
• Die 2 zeigt zwei Halbleiterspeichereinrichtungen 1, deren Ausgangsschaltkreise 14 zu charakterisieren sind. Die Halbleiterspeichereinrichtungen 1 sind jeweils über einen Steuerbus CMD und einen Adressenbus ADR mit einer Prüf-Speichersteuereinheit 21 verbunden. Die Ausgangsschaltkreise 14 sind jeweils mit einem Datensignalanschluss 13 verbunden. An den Datensignalanschlüssen 13 ist der Datenbus DQ angeschlossen. In einer Schalterstellung A einer Schalteinrichtung 24 ist der Datenbus DQ der Halbleiterspeichereinrichtungen 1, von dem ein einzelnes Datensignal DQ dargestellt ist, mit der Speichersteuereinheit 21 verbunden. In einer Schalterstellung B der Schalteinrichtung 24 ist die Prüf-Speichersteuereinheit 21 vom Datenbus DQ der Halbleiterspeichereinrichtungen 1 abgetrennt. Stattdessen ist der Datenbus DQ über eine Verbindungsleitung 22 an eine Lastnachbildung 23 angeschlossen. Dabei entsprechen die Verbindungsleitung 22 und die Lastnachbildung 23 in ihren Lasteigenschaften denen einer Applikations-Speichersteuereinheit in einer Anwendung.
• Für Tests, bzw. für die Charakterisierung der Ausgangsschaltkreise 14 werden zunächst in der Schalterstellung A der Schalteinrichtung 24 Prüfdaten mittels der Prüf-Speichersteuereinheit 21 in die Speicherzellen 11, 12 der Halbleiterspeichereinrichtungen 1 geschrieben. Die Schalteinrichtung 24 wird auf Stellung B umgeschaltet und über den Steuerbus CMD bzw. den Adressenbus ADR die Halbleiterspeichereinrichtung 1 zur Ausgabe der Prüfdaten an den Datensignalanschlüssen 13 angeregt. Dabei wird durch eine Prüfbeschaltung, bestehend aus der Verbindungsleitung 22 und der Lastnachbildung 23, eine spätere Applikation mit einer noch nicht verfügbaren oder aufwendig programmierbaren Applikations-Speichersteuereinheit nachgebildet. Über einen Messkopf 25 werden aus den von den Ausgangsschaltkreisen 14 getriebenen Datensignalen DQ Messsignale ausgekoppelt und an eine Prüfdatenauswerteeinrichtung 26 übertragen.
• Eine solche Charakterisierung von Ausgangsschaltkreisen ist insbesondere für Halbleiterspeichereinrichtung mit double data rate Interface (DDR-IF) notwendig. Bei Halbleiterspeichereinrichtungen mit DDR-IF erfolgt ein Datentransfer sowohl bei der steigenden als auch bei der fallenden Flanke eines Taktsignals. Es ergibt sich bei gleicher Taktfrequenz eine Verdopplung der Datenübertragungsrate.
• Wie in der 1 vereinfacht dargestellt, wird einem Ausgangsschaltkreis 14 einer Halbleiterspeichereinrichtung mit DDR-IF am Eingang gleichzeitig ein erstes Datensignal RDATA aus einer ersten Speicherzelle 11 und ein zweites Datensignal FDATA aus einer zweiten Speicherzelle 12 zugeführt. Das Auslesen der Daten RDATA und FDATA aus den Speicherzellen 11, 12 erfolgt synchron zu einem Taktsignal CLK der Halbleiterspeichereinrichtung. Aus dem Taktsignal CLK ist ferner ein Strobesignal STR abgeleitet. Im Wesentlichen synchron zu jeder Flanke an CLK wird ein Strobepuls an STR erzeugt. Ausgangssignal des Ausgangsschaltkreises 14 ist ein Datensignal DQ, das an einem Datensignalanschluss 13 der Halbleiterspeichereinrichtung ausgegeben wird. Mit jedem Strobepuls an STR wechselt die Zuordnung des Datensignals DQ zu einem der beiden Eingangssignale RDATA oder FDATA.
• Nachteilig an dem in der 2 dargestellten Prüfaufbau ist insbesondere der Umstand, dass zunächst ein schreibender Zugriff auf ein Speicherzellenfeld mit den Speicherzellen 11, 12 der Halbleiterspeichereinrichtung 1 notwendig ist. Dies erfordert immer einen mindestens temporären Anschluss der Prüf-Speichersteuereinheit 21 an den Datenbus DQ, wodurch aber ein Ergebnis einer Charakterisierungsmessung verfälscht wird. Auch die Schaltvorrichtung 24 zum Abschalten der Prüf-Speichersteuereinheit 21 bzw. zum Anschalten einer Lastnachbildung 23 einer Applikations-Speichersteuereinheit verändert bereits wesentlich das Ergebnis der Charakterisierungsmessung.
• Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Prüfverfahren zur Verfügung zu stellen, das eine Charakterisierung von Ausgangsschaltkreisen von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen ohne schreibenden Zugriff auf ein Speicherzellenfeld der Halbleiterspeichereinrichtungen ermöglicht. Die Aufgabe umfasst ferner eine Prüfanordnung und eine Schaltkreisanordnung in einer Halbleiterspeichereinrichtung, die ein solches Verfahren ermöglichen.
• Diese Aufgabe wird bei einem Prüfverfahren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Eine die Aufgabe lösende Schaltkreisanordnung ist im Patentanspruch 6 und eine der Lösung der Aufgabe zugeordnete Prüfanordnung im Patentanspruch 12 angegeben. Vorteilhafte Weiterbildungen ergeben sich jeweils aus den Unteransprüchen.
• Beim erfindungsgemäßen Prüfverfahren für Ausgangsschaltkreise von Halbleiterspeichereinrichtungen wird also ein Datensignalanschluss der Halbleiterspeichereinrichtung, der mit einem Ausgang des Ausgangsschaltkreises verbunden ist, mit einer Prüfbeschaltung verbunden. An Eingängen des Ausgangsschaltkreises wird jeweils ein binäres Testdatensignal angelegt und ein vom Ausgangsschaltkreis erzeugtes Datensignal durch eine Prüfdatenauswerteeinrichtung ausgewertet.
• Erfindungsgemäß werden dabei für die Dauer der Prüfung die Eingänge der Ausgangsschaltkreise von den Speicherzellen abgetrennt. Stattdessen werden die Eingänge der Ausgangsschaltkreise jeweils mit Scanelementen verbunden, die ihrerseits mit einer Prüfdatenquelle verbunden sind. In der Folge werden die Testdatensignale von der Prüfdatenquelle zur Verfügung gestellt und über die Scanelemente zu den Eingängen der Ausgangsschaltkreise geführt.
• Es entfällt also die Notwendigkeit, die Testdatensignale aus dem Speicherzellenfeld zur Verfügung zu stellen und damit auch die Notwendigkeit, das Speicherzellenfeld zur Charakterisierung der Ausgangsschaltkreise, bzw. der den Ausgangsschaltkreisen zugeordneten Ausgangstreibern zu beschreiben. Es erübrigt sich ferner eine auch nur temporäre Verbindung zwischen einer Prüf-Speichersteuereinheit und den zu prüfenden Halbleiterspeichereinrichtungen über den Datenbus. Der Datenbus wird in vorteilhafter Weise unverfälscht entsprechend der Applikation ausgebildet und enthält keine applikationsfremde Zusatzelemente, die einen Test bzw. eine Charakterisierung der Ausgangsschaltkreise verfälschen. Der Prüfablauf ist vereinfacht.
• Ferner erfolgt eine Anpassung eines Prüfaufbaus an eine Mehrzahl von für eine spätere Anwendung vorgesehenen Applikations-Speichersteuereinheiten in einfacher Weise allein durch Vorsehen von deren Lastnachbildungen. Ein aufwendiges Programmieren der jeweiligen Applikations-Speichersteuereinheiten zu Prüfzwecken bzw. zur Charakterisierung der Ausgangstreiber der Halbleiterspeichereinrichtungen entfällt. Unabhängig vom Typ der Applikations-Speichersteuereinheit ist zur Prüfung lediglich die Prüf-Speichersteuereinheit nötig, die unabhängig von der Applikations-Speichersteuereinheit gewählt werden kann.
• In bevorzugter Weise werden die zu prüfenden Halbleiterspeichereinrichtungen in der zu prüfenden Konfiguration über einen Steuerbus und einen Adressenbus zur Übertragung von Steuer- bzw. Adressensignalen mit der Prüf-Speichersteuereinheit verbunden. Ein Datenbus zur Übertragung von Datensignalen wird jeweils an eine Prüfbeschaltung angeschlossen, die eine Applikations-Speichersteuereinheit bezüglich der Belastung eines Datensignals sowie ein Leitungsstück zwischen der Halbleiterspeichereinrichtung und der Applikations-Speichersteuereinheit nachbildet. Zur Prüfung wird die Halbleiterspeichereinrichtung bzw. eine Mehrzahl von zu einer zu prüfenden Konfiguration zusammengeschlossenen Halbleiterspeichereinrichtungen mittels der Prüf-Speichersteuereinheit in einem Testmodus betrieben.
• Alternativ dazu erfolgt ein Einlesen der Testdatensignale, sowie eine Steuerung eines Testmodus über zusätzliche Anschlüsse der Halbleiterspeichereinrichtung. In bevorzugter Weise wird zu diesem Zweck eine bereits zu anderen Testzwecken vorgesehene Prüfschnittstelle (TAP, test access port) benutzt.
• In bevorzugter Weise werden die Testdatensignale seriell in eine Scankette eingelesen, die aus mindestens zwei hintereinander geschalteten Scanelementen mit Registerfunktion gebildet wird. Die Ausgänge der Scanelemente sind dann während der Charakterisierung der Ausgangsschaltkreise mit den Eingängen der Ausgangsschaltkreise verbunden.
• Eine Auswertung der Datensignale erfolgt etwa durch das Aufzeichnen eines Datenauges. Dazu werden beispielsweise an den Eingängen der Lastnachbildung mittels eines Messkopfes Messsignale rückwirkungsfrei ausgekoppelt und der Prüfdatenauswerteeinrichtung zugeführt.
• Weiter erfolgt in der Prüfdatenauswerteeinrichtung eine Auswertung der Datensignale durch Ermitteln einer Bitfehlerrate mittels einer Bitfehlerzählers.
• Zur Durchführung des erfindungsgemäßen Verfahrens ist eine Modifikation einer Schaltungsanordnung zur Ausgabe der Daten signale in den Halbleiterspeichereinrichtungen notwendig. Die für das erfindungsgemäße Prüfverfahren erforderliche erfindungsgemäße Schaltkreisanordnung zur Selektion und Ausgabe eines Datensignals einer Halbleiterspeichereinrichtung umfasst einen Ausgangsschaltkreis, der in zunächst bekannter Weise ausgangsseitig mit einem Datensignalanschluss der Halbleiterspeichereinrichtung und eingangsseitig mit zwei Speicherzellen der Halbleiterspeichereinrichtung verbunden ist. In Abhängigkeit eines Strobesignals an einem Strobeeingang des Ausgangsschaltkreises wird durch den Ausgangsschaltkreis ein von der ersten Speicherzelle ausgegebenes Speicherdatensignal oder ein von der zweiten Speicherzelle ausgegebenes Speicherdatensignal auf den Datensignalanschluss durchgeschaltet. Erfindungsgemäß umfasst die Schaltkreisanordnung zusätzlich zwei jeweils einem der Eingänge des Ausgangsschaltkreises zugeordnete Scanelemente. Mittels der Scanelemente wird jeweils einem der Eingänge des Ausgangsschaltkreises in einem Testmodus ein Scandatensignal, das von einer Prüfdatenquelle zur Verfügung gestellt wird, und in einem Applikationsmodus das Speicherdatensignal einer der Speicherzellen zugeführt.
• Die erfindungsgemäße Schaltkreisanordnung ermöglicht es, die von den Ausgangsschaltkreisen ausgegebenen Datensignale auszumessen, ohne dass dazu ein schreibender Zugriff auf die Halbleiterspeichereinrichtung über die Datensignalanschlüsse notwendig ist. In der Folge kann eine Halbleiterspeichereinrichtung, die die erfindungsgemäße Schaltkreisanordnung aufweist, in einer Prüfumgebung geprüft werden, in der eine Belastung der Ausgangstreiber des Ausgangsschaltkreises in einer Anwendung in einfacher Weise authentisch nachgebildet werden kann.
• Zur Beaufschlagung der Scanelemente mit einem Scandatensignal sind die Scanelemente mit jeweils einer Registerfunktion vor gesehen und seriell zu einer Scankette verschaltet. Die Scanelemente der Scankette nehmen ein Scandatensignal seriell auf und geben es parallel zu den Eingängen des bzw. der Ausgangsschaltkreise als jeweiliges Testdatensignal aus.
• Nach einer ersten bevorzugten Ausführungsform der erfindungsgemäßen Schaltkreisanordnung umfassen die Scanelemente jeweils ein Registerelement und einen Datenselektor. Die Registerelemente, etwa D-Flip-Flops, der die Scankette bildenden Scanelemente sind seriell hintereinander geschaltet. Das Scandatensignal wird seriell in die Registerelemente eingelesen und die jeweils einem Eingang zugeordneten Testdatensignale von den Ausgängen der Registerelemente parallel zu den Datenselektoren geführt. Daneben werden auch die von den Speicherzellen erzeugten Speicherdatensignale jeweils an einen der Eingänge eines der Datenselektoren geführt. In Abhängigkeit eines Testmodussignals wird entweder das jeweils zugeordnete Speicherdatensignal oder das jeweils zugeordnete Testdatensignal einem der Eingänge des Ausgangsschaltkreises zugeordnet.
• Nach einer zweiten bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsanordnung sind die Scanelemente als Multiplex-Registerelemente ausgeführt. Jedes Multiplex-Registerelement weist zwei durch ein Testmodussignal der Prüfdatenquelle selektierbare Dateneingänge auf. An einem ersten Dateneingang der Multiplex-Registerelemente wird ein Speicherdatensignal einer Speicherzelle und am zweiten Dateneingang ein aus dem seriell durch die Scankette geschleiften Scandatensignal abgeleitetes Testdatensignal der Prüfdatenquelle geführt.
• Nach einer dritten bevorzugten Ausführungsform der erfindungsgemäßen Schaltkreisanordnung sind die Scanelemente jeweils als zweifach gesteuerte Registerelemente ausgebildet.
• Dabei wird durch ein erstes, üblicherweise gepulstes, Taktsignal an einem ersten Eingang ein an einem ersten Dateneingang des Scanelements geführtes Speicherdatensignal einer der Speicherzellen oder, durch ein zweites üblicherweise gepulstes Taktsignal am zweiten Takteingang, ein an einem zweiten Dateneingang anliegendes Testdatensignal der Prüfdatenquelle an einen Datenausgang des Scanelements und damit an den zugeordneten Eingang des Ausgangsschaltkreises geschaltet.
• Als Prüfdatenquelle, die sowohl die Scandatensignale als auch ein Testmodussignal und bei Bedarf ein Scantaktsignal zum Takten der Scankette ausgibt, kommt sowohl ein Prüfdatengenerator in Betracht, der als Bestandteil einer in Halbleiterspeichereinrichtung üblicherweise vorgesehene Selbsttestvorrichtung vorgesehen ist. Eine weitere Ausbildung der Prüfdatenquelle ist eine serielle Prüfschnittstelle der zu prüfenden Halbleiterspeichereinrichtung. Alternativ ist die serielle Prüfschnittstelle als standardisierte serielle Prüfschnittstelle für auf Leiterplatten bestückte Halbleiterspeichereinrichtungen (boundary scan) ausgebildet.
• Mit einer Halbleiterspeichereinrichtung, die die erfindungsgemäße Schaltkreisanordnung zur Selektion und Ausgabe von Datensignalen aufweist, ist eine Prüfung der Halbleiterspeichereinrichtungen an einer erfindungsgemäßen Prüfanordnung möglich.
• Die erfindungsgemäße Prüfanordnung zum Prüfen von jeweils mindestens einer Speicherzelle zugeordneten Ausgangsschaltkreisen einer Halbleiterspeichereinrichtung umfasst eine jeweils an einen mit einem Ausgang des Ausgangsschaltkreises verbundenen Datensignalanschluss der Halbleiterspeichereinrichtung angeschlossene Prüfbeschaltung und eine Prüf-Speichersteuereinheit, die einen Betrieb der Halbleiterspeichereinrichtung mindestens in einem Testmodus steuert und da zu mindestens mit Steuer- und Adressensignalanschlüssen der zu prüfenden Halbleiterspeichereinrichtung verbunden ist.
• Erfindungsgemäß weisen nun die zu prüfenden Halbleiterspeichereinrichtungen Scanelemente wie oben beschrieben auf. Die Datensignalanschlüsse der einen oder mehreren zu prüfenden Halbleiterspeichereinrichtungen sind jeweils ausschließlich mit einer Prüfbeschaltung verbunden, die eine Lastnachbildung einer Applikations-Speichersteuereinheit und eine Verbindungsleitung zur Lastnachbildung aufweist, die einem Leitungsstück zwischen der Applikations-Speichersteuereinheit und der Halbleiterspeichereinrichtung entspricht.
• Mit einer solchen Prüfanordnung ist es möglich, die Ausgangstreiber der Ausgangsschaltkreise in ihrem Zeitverhalten ohne Zugriff auf ein Speicherzellenfeld der Halbleiterspeichereinrichtungen zu prüfen. Es entfällt die Notwendigkeit, die Datensignalanschlüsse der zu prüfenden Halbleiterspeichereinrichtungen auch nur temporär mit einer Prüf-Speichersteuereinheit zu verbinden und die Verbindung nach dem Einlesen von Prüfdaten in das Speicherzellenfeld der Halbleiterspeichereinrichtungen wieder zu lösen. Es entfällt ferner die Notwendigkeit an den Datensignalanschlüssen eine Vorrichtung vorzusehen, die ein temporäres Verbinden des Datensignalanschlusses mit einer Prüf-Speichersteuereinheit zum Beschreiben des Speicherzellenfeldes der Halbleiterspeichereinrichtungen ermöglicht.
• In einer bevorzugten Ausführungsform der erfindungsgemäßen Prüfanordnung werden die Datensignalanschlüsse der Halbleiterspeichereinrichtungen durch eine Verteilereinrichtung jeweils einer von mehreren unterschiedlichen Prüfbeschaltungen zugeordnet. Die Prüfanordnung ist insbesondere zur Prüfung von Halbleiterspeichereinrichtungen geeignet, an die ver gleichsweise hohe Anforderungen bezüglich ihrer Ausgangsschaltkreise gestellt werden.
• Nachfolgend wird die Erfindung anhand der Figuren näher erläutert, wobei für einander entsprechende Komponenten und Bauteile die selben Bezugszeichen Verwendung finden. Es zeigen:
• 1 eine vereinfachte, schematische Darstellung einer Schaltungsanordnung mit einem Ausgangsschaltkreis einer Halbleiterspeichereinrichtung bekannter Art,
• 2 eine schematische Darstellung einer Prüfanordnung bekannter Art für Ausgangsschaltkreise von Halbleiterspeichereinrichtungen,
• 3 eine vereinfachte, schematische Darstellung der erfindungsgemäßen Prüfanordnung nach einem ersten Ausführungsbeispiel,
• 4 eine schematische Darstellung einer erfindungsgemäßen Schaltkreisanordnung nach einem ersten Ausführungsbeispiel mit Registerelementen und Datenselektoren,
• 5 eine schematische Darstellung einer erfindungsgemäßen Schaltkreisanordnung nach einem zweiten Ausführungsbeispiel mit Multiplex-Scanelementen,
• 6 eine schematische Darstellung einer erfindungsgemäßen Schaltkreisanordnung nach einem dritten Ausführungsbeispiel mit zweifach getakteten Registerelementen und
• 7 eine schematische Darstellung eines Ausschnitts einer erfindungsgemäßen Prüfanordnung nach einem zweiten Ausführungsbeispiel.
• Die 1 und 2 wurden bereits eingangs erläutert.
• Bei der in der 3 dargestellten erfindungsgemäßen Prüfanordnung für Halbleiterspeichereinrichtungen 1 werden je eine oder mehrere Halbleiterspeichereinrichtungen 1 über eine Prüf-Speichersteuereinheit 21 in einem Testmodus betrieben. In diesem Ausführungsbeispiel wird eine innerhalb der Halbleiterspeichereinrichtung 1 vorgesehene Prüfdatenquelle 3 über einen Steuerbus CMD und einen Adressenbus ADR gesteuert. Unter Umgehung eines Speicherzellenfeldes mit Speicherzellen 11, 12 speist im Testmodus die Prüfdatenquelle 3 über eine Scankette 4 Eingänge der Ausgangsschaltkreise 14. Der Ausgang der Ausgangsschaltkreise 14 ist jeweils auf einen Datensignalanschluss 13 der Halbleiterspeichereinrichtung 1 geführt. Am Datensignalanschluss 13 ist eine aus einem Verbindungsstück 22 und einer Lastnachbildung einer Applikations-Speichersteuereinheit 23 gebildete Prüfbeschaltung angeschlossen. Ein am Datensignalanschluss 13 ausgegebenes Datensignal DQ wird üblicherweise am Eingang der Lastnachbildung 23 über einen Messkopf 25 ausgekoppelt und einer Prüfauswerteeinrichtung 26 zugeführt. Die Prüfdatenauswerteeinrichtung 26 kann als Oszilloskop, als ein Gerät zur Aufzeichnung eines Datenauges oder als eine Bitfehlerratenzählereinrichtung ausgeführt sein. Zur applikationsgetreuen Nachbildung einer Last am Datensignalanschluss 13, bzw. am Datenbus, ist auch der Anschluss weiterer Halbleiterspeichereinrichtungen 1 auf derselben Datensignalleitung DQ möglich.
• Die 4 zeigt ein erstes Ausführungsbeispiel für die erfindungsgemäße Schaltkreisanordnung zur Selektion und Ausgabe von Datensignalen einer Halbleiterspeichereinrichtung. Ein Ausgangsschaltkreis 14, der Ausgangstreiber aufweist, ist dabei in einer Art ausgebildet, wie sie für DRAMs mit DDR-IF üblich ist. Gesteuert von Pulsen eines Strobesignals STR an einem Strobeeingang des Ausgangsschaltkreises 14 wird jeweils eines von zwei Eingangssignalen des Ausgangsschaltkreises 14 auf einen mit dem Datensignalanschluss 13 verbundenen Ausgang des Ausgangsschaltkreises 14 geführt. Aus Speicherzellen 11, 12 der Halbleiterspeichereinrichtung werden mit einem Taktsignal bzw. Speichertakt CLK Speicherdatensignale RDATA, FDATA ausgelesen. Die Scankette 4 weist in dieser Darstellung zwei Scanelemente 41, 42 auf. Jedes Scanelement 41, 42 besteht in diesem Ausführungsbeispiel aus jeweils D-Flip-Flop ähnlichen Registerelementen 51, 52 und Datenselektoren 61, 62. Ein Dateneingang des ersten Registerelements 51 ist mit einer Prüfdatenquelle 3 verbunden, die ein Scandatensignal SCANIN ausgibt. Die Registerelemente 51, 52 sind hintereinander in Serie geschaltet, wobei ein Datenausgang des ersten Registerelements 51 auf den Dateneingang des zweiten Registerelements 52 geführt ist. Die Scankette 4 wird in einfacher Weise zum Test weiterer Ausgangsschaltkreise 14 der Halbleiterspeichereinrichtung erweitert, indem der Ausgang des zweiten Registerelements 52 mit dem Eingang des Registerelements eines weiteren Scanelements 41 verbunden wird, das einem weiteren Ausgangsschaltkreis 14 der Halbleiterspeichereinrichtung 1 zugeordnet ist. Die Registerelemente 51 werden durch ein von der Prüfquelle 3 erzeugtes Scantaktsignal SCLK getaktet. Jeweils der Datenausgang eines Registerelementes 51, 52 und ein Ausgang einer der Speicherzellen 11, 12 werden an die beiden Eingänge eines Datenselektors 61, 62 geführt. In Abhängigkeit eines ebenfalls von der Prüfquelle 3 gesteuerten Testmodussignals TEST wird nun jeweils entweder ein aus dem Scandatensignal SCANIN abgeleitetes Testdatensignal oder das am selben Datenselektor 61, 62 anliegende Speicherdatensignal RDATA, FDATA an den Ausgang des Datenselektors 61, 62 und damit an den Eingang des Ausgangsschaltkreises 14 geführt.
• Die in der 5 dargestellte Scankette 4 nach einem zweiten Ausführungsbeispiel der erfindungsgemäßen Schaltkreisanordnung unterscheidet sich von der in der 4 beschriebenen Scankette dadurch, dass durch das Testmodussignal TEST der Eingang einer Registerfunktion der Scanelemente 41, 42 selektiert wird.
• Bei der Ausbildung der Scankette 4 nach dem in der 6 dargestellten Ausführungsbeispiel weist jedes Scanelement 41, 42 zwei Takteingänge auf, wobei ein Taktsignal CLK an einem ersten Takteingang ein an einem ersten Eingang anliegendes Speicherdatensignal RDATA, FDATA und ein zweites Taktsignal TEST am zweiten Takteingang ein am zweiten Eingang anliegendes Testdatensignal an den Ausgang des Scanelements 41, 42 durchschaltet.
• Die 7 zeigt schematisch einen Ausschnitt aus einer Prüfanordnung nach einem zweiten Ausführungsbeispiel. Ein Datensignalanschluss 13 einer Halbleitereinrichtung, an dem ein Datensignal DQ ausgegeben wird, ist mit einer Verteilereinrichtung 27 verbunden. Über die Verteilereinrichtung 27 wird das Datensignal DQ an eine von mehreren Prüfbeschaltungen 22n, 23n geführt. Jede Prüfbeschaltung 22n, 23n stellt dabei eine einer späteren Applikation der Halbleiterspeichereinrichtung entsprechende Last mit einer Verbindungsleitung 22 und einer Lastnachbildung 23 eines Eingangs der in der Applikation benutzten Applikations-Speichersteuereinheit dar. Eine Nachbildung eines Eingangs einer Applikations-Speichersteuereinheit umfasst in diesem Beispiel jeweils einen Widerstand Rn sowie eine Kapazität Cn.

1

Halbleiterspeichereinrichtung

11

Speicherzelle

12

Speicherzelle

13

Datensignalanschluss

14

Ausgangsschaltkreis

21

Prüf-Speichersteuereinheit

22

Verbindungsleitung

23

Lastnachbildung

24

Schalteinrichtung

25

Messkopf

26

Prüfdatenauswerteeinrichtung

27

Verteilereinrichtung

3

Prüfdatenquelle

4

Scankette

41

Scanelement

42

Scanelement

51

Registerelement

52

Registerelement

61

Datenselektor

62

Datenselektor

STR

Strobesignal

DQ

Datensignal

RDATA

Speicherdatensignal

FDATA

Speicherdatensignal

CLK

Taktsignal

CMD

Steuerbus

ADR

Adressenbus

TEST

Testmodussignal

SCANIN

Scandatensignal

SCANOUT

Scandatensignal

SCLK

Scantaktsignal

Claims (13)

1. Prüfverfahren für jeweils mit mindestens einer Speicherzelle (11, 12) verbundene Ausgangsschaltkreise (14) einer Halbleiterspeichereinrichtung (1), bei dem – jeweils ein mit einem Ausgang des Ausgangsschaltkreises (14) verbundener Datensignalanschluss (3) der Halbleiterspeichereinrichtung (1) mit einer Prüfbeschaltung (22, 23) verbunden wird, – Eingänge des Ausgangsschaltkreises (14) mit Testdatensignalen beaufschlagt werden und – jeweils ein am Datensignalanschluss (13) durch den Ausgangsschaltkreis (14) ausgegebenes Datensignal (DQ) durch eine Prüfdatenauswerteeinrichtung (26) ausgewertet wird, dadurch gekennzeichnet, dass – für die Dauer der Prüfung jeweils die Eingänge der Ausgangsschaltkreise (14) von den Speicherzellen (11, 12) abgetrennt werden, – die Eingänge des Ausgangsschaltkreises (2) jeweils mit Ausgängen von von einer Prüfdatenquelle (3) gesteuerten Scanelementen (41, 42) verbunden werden und – die Testdatensignale von der Prüfdatenquelle (3) erzeugt und über die Scanelemente (41, 42) zu den Eingängen des Ausgangsschaltkreises (14) geführt werden.
2. Prüfverfahren nach Anspruch 1, dadurch gekennzeichnet, dass – ein Steuerbus (CMD) und ein Adressenbus (ADA) zur Übertragung von Steuer- und Adressensignalen der Halbleiterspeichereinrichtung (1) mit einer Prüf-Speichersteuereinheit (21 ) verbunden und – die Prüfdatenquelle (3) mittels der Prüf-Speichersteuereinheit (21) gesteuert wird.
3. Prüfverfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Testdatensignale seriell in eine durch mindestens zwei hintereinander geschaltete Scanelemente (41, 42) gebildete Scankette (4) eingelesen und parallel zu den Eingängen der Ausgangsschaltkreise (14) ausgegeben werden.
4. Prüfverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mit der Prüfdatenauswerteeinrichtung (26) Datenaugen der Datensignale (DQ) aufgezeichnet werden.
5. Prüfverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass mit der Prüfdatenauswerteeinrichtung (26) Bitfehlerraten der Datensignale (DQ) bezüglich des jeweils zugeordneten Testdatensignals erfasst werden.
6. Schaltkreisanordnung zur Selektion und Ausgabe eines Datensignals (DQ) einer Halbleiterspeichereinrichtung (1), bestehend aus einem Ausgangsschaltkreis (14), – der mit einem Datensignalanschluss (13) der Halbleiterspeichereinrichtung (1) und mit zwei Speicherzellen (11, 12) verbunden ist und – durch den in Abhängigkeit eines Datenstrobesignals (STR) ein von der einen Speicherzelle (11) ausgegebenes Speicherdatensignal (RDATA) oder ein von der zweiten Speicherzelle (12) ausgegebenes Speicherdatensignal (FDATA) auf den Datensignalanschluss (13) getrieben wird, gekennzeichnet durch mindestens zwei jeweils einen der Eingänge des Ausgangsschaltkreises (14) in einem Testmodus mit einem von einer Prüfdatenquelle (3) erzeugten Scandatensignal (SCANIN) und in einem Applikationsmodus mit einem der Speicherdatensignale (FDATA, RDATA) der Speicherzellen (11, 12) verbindende Scanelemente (41, 42).
7. Schaltkreisanordnung nach Anspruch 6, gekennzeichnet durch eine aus mindestens zwei seriell hintereinander geschalteten Scanelementen (41, 42) gebildete und das Testdatensignal (SCANIN) seriell aufnehmende und parallel zu den Eingängen der Ausgangsschaltkreise (14) ausgebende Scankette (4).
8. Schaltkreisanordnung nach Anspruch 7, gekennzeichnet durch jeweils ein Registerelement (51, 52) und einen Datenselektor (61, 62) umfassende Scanelemente (41, 42), wobei – die Registerelemente (51, 52) der Scankette (4) seriell hintereinander geschaltet sind und Ausgänge der Registerelemente (51, 52) jeweils zu den Datenselektoren (61, 62) geführt sind und – über die Datenselektoren (61, 62) in Abhängigkeit eines Testmodussignals (TEST) jeweils entweder das jeweils zugeordnete Speicherdatensignal (FDATA, RDATA) oder das jeweils über das zugeordnete Registerelement (51, 52) zugeführte Testdatensignal (SCANIN) einem der Eingänge des Ausgangsschaltkreises (14) zuzuordnen ist.
9. Schaltkreisanordnung nach Anspruch 7, gekennzeichnet durch jeweils als Multiplex-Registerelement mit zwei durch ein von der Prüfdatenquelle (3) generiertes Testmodesignal (TEST) selektierbaren Dateneingängen ausgebildete Scanelemente (41, 42), wobei jeweils – an einen ersten Dateneingang des Multiplex-Registerelements ein Speicherdatensignal (RDATA, FDATA) einer der Speicherzellen (11, 12) und – an den zweiten Dateneingang jeweils ein seriell durch die Scankette (4) geführtes Scandatensignal (SCANIN) der Prüfdatenquelle (3) geführt ist.
10. Schaltkreisanordnung nach Anspruch 7, gekennzeichnet durch jeweils als zweifach gesteuerte Registerelemente ausgebildete Scanelemente (41, 42), wobei – durch ein erstes Taktsignal (CLK) ein an einem ersten Dateneingang des Scanelements (41, 42) geführtes Speicherdatensignal (RDATA, FDATA) einer der Speicherzellen (11, 12) und – durch ein zweites Taktsignal (TEST) ein an einem zweiten Dateneingang anliegendes Prüfdatensignal (SCANIN) der Prüfdatenquelle (3) an einen Datenausgang des Scanelements (41, 42) schaltbar ist.
11. Schaltkreisanordnung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass die Prüfdatenquelle (3) als Bestandteil einer internen Selbsttesteinrichtung der Halbleiterspeichereinrichtung (1) ausgebildet wird.
12. Prüfanordnung zum Prüfen von jeweils mindestens einer Speicherzelle (11, 12) zugeordneten Ausgangsschaltkreisen (14) einer Halbleiterspeichereinrichtung (1), umfassend – eine jeweils an einen mit einem Ausgang des Ausgangsschaltkreises (14) verbundenen Datensignalanschluss (13) der Halbleiterspeichereinrichtung (1) angeschlossene Prüfbeschaltung (22, 23) und – eine einen Betrieb der Halbleiterspeichereinrichtung (1) mindestens in einem Testmodus steuernde und mindestens mit Steuersignalanschlüssen der Halbleiterspeichereinrichtung (1) verbundenen Prüf-Speichersteuereinheit (21), dadurch gekennzeichnet, dass – die Halbleiterspeichereinrichtung (1) Scanelemente (41, 42) gemäß einem der Ansprüche 6 bis 11 aufweist und – die Datensignalanschlüsse (13) der Halbleiterspeichereinrichtung (1) jeweils ausschließlich mit einer Prüfbeschaltung (22, 23) verbunden sind, die eine Lastnachbildung (23) einer Applikations-Speichersteuereinheit und eine zu einem Leitungsstück zwischen der Applikations-Speichersteuereinheit und der Halbleiterspeichereinrichtung (1) korrespondierende Verbindungsleitung (22) umfasst.
13. Prüfanordnung nach Anspruch 12, gekennzeichnet durch eine Verteilereinrichtung (27), mittels der ein Datensignalanschluss (13) jeweils einer von mehreren unterschiedlichen Prüfbeschaltungen (22, 23) zuzuordnen ist.