DE102006007439B4

DE102006007439B4 - Halbleitereinzelchip, System und Verfahren zum Testen von Halbleitern unter Verwendung von Einzelchips mit integrierten Schaltungen

Info

Publication number: DE102006007439B4
Application number: DE102006007439A
Authority: DE
Inventors: Jens Haetty
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-18
Filing date: 2006-02-17
Publication date: 2010-09-02
Anticipated expiration: 2026-02-18
Also published as: US20060186907A1; CN1855412A; DE102006007439A1; US7259579B2

Abstract

Halbleitereinzelchip (4), mit:
einer Vielzahl von Kontaktbereichen (6, 8, 10, 11), wobei zumindest ein erster Kontaktbereich (6) und ein zweiter Kontaktbereich (8) während eines elektrischen Testens des Halbleitereinzelchips (4) nicht verwendet werden;
einer integrierten Schaltung (32), die zwischen den ersten Kontaktbereich (6), den zweiten Kontaktbereich (8), einen dritten Kontaktbereich (11) und eine Spannung (VR) geschaltet ist,
wobei der Halbleitereinzelchip (4) konfiguriert ist, um während des Testens derselben an dem dritten Kontaktbereich (11) ein Auslösesignal zu empfangen, und
wobei die integrierte Schaltung (32) konfiguriert ist, um ansprechend auf einen vorbestimmten Pegel des Auslösesignals den ersten Kontaktbereich (6) und den zweiten Kontaktbereich (8) mit der Spannung (VR) zu koppeln.

Description

Erfindungsgebiet
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum elektrischen Testen von Halbleiterwafern.
Allgemeiner Stand der Technik
Bei der Herstellung von Halbleiterbauelementen wird ein Halbleiterwafer durch Ritzrahmen in mehrere Einzelchips unterteilt. Die Einzelchips umfassen integrierte Schaltungen mit identischem Typ, und nach geeignetem Testen zum Verifizieren der Betriebsfähigkeit und Reparaturfähigkeit der individuellen Einzelchips werden sie von dem Wafer abgesägt und danach als Chips bezeichnet. Jeder Chip wird geeignet gekapselt, damit man das fertig gestellte Halbleiterbauelement erhält.
Jeder Einzelchip weist eine Vielzahl von Kontaktbereichen auf, die in der Regel als Pads bezeichnet werden. Bei dem fertig gestellten Halbleiterbauelement werden solche Pads mit Zuleitungen verbunden, die über das Gehäuse des Bauelements zugänglich sind. Beim elektrischen Testen des Wafers werden individuelle Kontaktbereiche von jeweiligen Prüfsonden einer Sondenkarte kontaktiert. Solche Sonden sind in der Regel auf einer Sondenkartenstruktur montierte nadelartige Elemente, die vor der Herstellung des eigentlichen Kontakts auf die Kontaktbereiche ausgerichtet werden. Die nadelartigen Einrichtungen dringen geringfügig in die Kontaktbereiche ein, um einen elektrischen Kontakt herzustellen. Es gibt andere Sondenarten als die nadelartigen Einrichtungen, die mit ver schiedenen Arten von Padstrukturen verwendet werden können, doch hängt die vorliegende Erfindung nicht von der bestimmten Art des Kontaktbereichs oder der Sonde ab, die verwendet wird.
Zur Funktionsprüfung wird eine dedizidierte automatisierte Prüfapparatur (im Weiteren als ”IC-Prüfsystem” bezeichnet) mit der Sondenkarte verbunden und Spannungen durch die Sonden an verschiedene Kontaktbereiche des Wafers angelegt. Der grundlegende Chipbetrieb erfordert üblicherweise mindestens drei Arten von Pads: (1) Pads, durch die eine globale Versorgungsspannung VS angelegt wird, (2) Pads, mit denen die Befehlslogik der integrierten Schaltung gesteuert wird, und (3) Pads, die dazu verwendet werden, Datenbits an den Chip zu liefern und Datenbits von ihm zu empfangen. Diese Rücksignale von dem Wafer verlaufen ebenfalls durch vorgesehene Sonden und werden an das elektrische Prüfgerät zurückgeschickt. Der Ort der Prüfausfälle wird in einem Ausfallspeicher gespeichert, so dass Reparaturen verfolgt werden können, und die Prüfsequenz wird automatisch gesteuert.
Eine Sondenkarte kann so ausgelegt sein, dass ihre Sonden mehrere Einzelchips abdecken, damit die Anzahl der Einzelchips maximiert werden kann, die gleichzeitig geprüft werden können. Der Grad, in dem mehrere Einzelchips gleichzeitig geprüft werden können, wird als Parallelität bezeichnet. Jede Sonde ist letztendlich mit dem elektrischen Prüfer verbunden und entspricht einem Kanal des Prüfsystems. Da die die Parallelität begrenzenden Faktoren die Kapazität des Ausfallspeichers und die Anzahl verfügbarer Prüfkanäle pro zu prüfendem Bauelement sind, ist es wünschenswert, die Anzahl der Kanäle zu maximieren, die für das Prüfen zur Verfügung stehen.
In der Regel werden weniger als alle der Kontaktbereiche auf den Einzelchips für das Prüfen verwendet, und es kann eine Anforderung der Prüfung sein, dass einer oder mehrere der Kontaktbereiche, die nicht geprüft werden, während der Prüfung auf einem vorbestimmten Spannungswert gehalten werden. Gemäss einem vorherigen Weg dies zu erzielen wurde der vorbestimmte Spannungswert durch die Sondenkarte erhalten, und da jede der zum Erhalten eines derartigen Werts verwendeten Sonden für das Prüfen nicht verwendet werden konnten, kam es zu einer Begrenzung der Anzahl der Prüfkanäle.
Die US 59 69 538 A beschreibt einen Halbleiterwafer mit einer Mehrzahl von Chips mit integrierten Schaltungen, die wahlweise einen Bypass-Modus zur Durchleitung von angelegten Signalen an weitere Chips oder einen Funktions-Modus zum Weiterleiten der angelegten Signale an eine Chip-interne Logikschaltung aufweist.
Die US 50 59 899 A beschreibt einen Wafer mit einer Mehrzahl von Chips, wobei in einer Sägelinie des Wafers Anschlussflächen und Testschaltungselemente angeordnet sind, über die beim Testen entsprechende Signale an mehrerer Chips ggf. parallel bereitgestellt werden können.
Die US 48 94 605 A beschreibt eine integrierte Schaltung mit einer auf dem Chip angeordneten Schaltung zum Kontinuitätstesten.
Die DE 103 19 119 A1 beschreibt eine integrierte Schaltung, die abhängig von einem Testsignal ein externes Referenzsignal oder ein internes Referenzsignal verwendet.
Kurze Darstellung der Erfindung
Es ist die Aufgabe der Erfindung, einen Ansatz zu schaffen, der es ermöglicht, beim Testen von Halbleiterwafern, die mehrere Einzelchips enthalten, die Anzahl der verfügbaren Prüfkanäle ohne Modifizierung der Anzahl der verfügbaren Anschlüsse zu erhöhen.
Diese Aufgabe wird durch einen Halbleitereinzelchip nach Anspruch 1, ein System nach Anspruch 6 und ein Verfahren nach Anspruch 7 gelöst.
Kurze Beschreibung der Zeichnungen
Ein besseres Verständnis der Erfindung ergibt sich unter Bezugnahme auf die beiliegenden Zeichnungen. Es zeigen:
1 eine Draufsicht auf einen Halbleiterwafer,
2 ein Schemadiagramm eines Systems nach dem Stand der Technik zum elektrischen Prüfen eines Halbleiterwafers,
3 ein Schemadiagramm eines bisherigen Systems zum elektrischen Prüfen eines Halbleiterwafers,
4 eine Draufsicht auf einen Halbleitereinzelchip, der eine Ausführungsform der vorliegenden Erfindung enthält,
5 ein elektrisches Schaltbild einer integrierten Schaltung, die eine Ausführungsform der vorliegenden Erfindung umfasst, und
6 ein Schemadiagramm eines elektrischen Prüfsystems für einen Halbleiterwafer, der eine Ausführungsform der Erfindung enthalten kann.
Beschreibung der bevorzugten Ausführungsformen
1 ist eine Draufsicht auf einen Halbleiterwafer 2, der durch Ritzrahmen in eine Anzahl von Einzelchips 4 unterteilt ist. Jeder Einzelchip 4 ist eine vollständige integrierte Schaltung, die nach dem Abschneiden der individuellen Einzelchips von dem Wafer als ein Chip bekannt sind.
Die Einzelchips werden vor dem Abschneiden von dem Wafer e lektrisch auf Defekte hin geprüft. Ein System zum Durchführen einer derartigen elektrischen Prüfung ist in 2 schematisch dargestellt. Der Wafer 2 ist zu Darstellungszwecken nur zusammen mit einem einzelnen der vielen Einzelchips 4 gezeigt. Jeder Einzelchip 4 weist in der Regel viele Kontaktbereiche auf, an denen Leitungen in dem fertig gestellten Halbleiterbauelement angebracht werden können. Zu Darstellungszwecken sind in 2 nur drei derartige Kontaktbereiche 6, 8 und 10 gezeigt.
Die Sondenkarte ist mit einem IC-Prüfsystem 22 verbunden, und eine derartige Verbindung kann durch einen Prüfkopf 20 hergestellt werden. Das Prüfsystem 22 ist automatisiert und legt nacheinander Prüfspannungen an die Kontaktbereiche an und empfängt Rücksignale. Der Ort von Defekten kann in dedizierten Ausfallspeicherbaugruppen in dem IC-Prüfsystem als Bestanden-/Durchgefallen-Information gespeichert werden; anhand dieser Informationen wird dann üblicherweise der Chip nach dem Abschluss der Funktionsprüfung repariert.
Bei der Prüfprozedur werden in der Regel nicht alle Kontaktbereiche verwendet, und es kann eine Anforderung sein, dass ein oder mehrere derartiger Bereiche, die nicht verwendet werden, während der Prüfung an einen vorbestimmten Spannungswert angebunden werden. Der Ausdruck ”Wert” wird hier in einem umfassenden Sinne verwendet und beinhaltet eine Spannung fester Größe, Massepotential sowie ein zeitlich variierendes Spannungsmuster.
Bei einem bisherigen System war es eine Anforderung, dass sich zwei der Kontaktbereiche während der Prüfung auf dem gleichen festgelegten Spannungswert befinden, der der Versorgungsspannungswert ist, der für den normalen Chipbetrieb an einen der zwei Kontaktbereiche angelegt wird. Damit sich diese beiden Kontaktbereiche auf diesem Spannungswert befinden, wurden die zwei Kontaktbereiche durch die Sondenkarte dadurch miteinander gekoppelt, dass die entsprechenden Sonden in der Sondenkartenstruktur selbst elektrisch gekoppelt waren. 3 zeigt im Wesentlichen das gleiche System wie 2, wobei der elektrische Prüfer 30, beide Blöcke 20 und 22 von 2 enthält. In 3 sind es die Kontaktbereiche 6 und 8, die durch die Sondenkarte miteinander gekoppelt sind, und dies ist in 3 durch einen Leiter 29 dargestellt. Wenn der erforderliche Spannungswert wie beim normalen Betrieb an den Kontaktbereich 6 angelegt würde, würden somit beide Kontaktbereiche 6 und 8 auf diesem Wert sein. Offensichtlich besteht ein Nachteil des in 3 gezeigten Systems darin, dass ein Prüfkanal verwendet wird, um einen erforderlichen Spannungswert anzulegen, und somit dieser Kanal nicht zu Prüfzwecken verwendet werden kann.
Eine Ausführungsform der Erfindung ist in den 4 und 5 gezeigt. 4 ist eine Draufsicht auf einen Einzelchip, der zu Darstellungszwecken weniger als alle der Kontaktbereiche zeigt, die wahrscheinlich auf einem tatsächlichen Einzelchip vorliegen würden. Die Kontaktbereiche 6, 8 und 11 sind wie auch die integrierte Schaltung 32, die Teil des Einzelchips ist, dargestellt. Die Eingänge zu der integrierten Schaltung 32 sind Kontaktbereich 6, Kontaktbereich 8, Kontaktbereich 11 und durch Leiter 40 und 41 angelegte Spannung VS.
5 kann als ein elektrisches Schaltbild der integrierten Schaltung 32 dienen, das von einem Fachmann leicht implementiert werden kann. Die Schaltung besteht aus einem Spannungsteiler, der aus Widerständen 44 und 46 besteht, und einem Schalter 48. Eine Versorgungsspannung vom Wert VS ist über Leiter 40 und 41 an den Spannungsteiler angelegt. Sofern die Widerstände 44 und 46 einen gleichen Widerstandswert aufweisen, steht an der Verbindung der Widerstände eine gewünschte Spannung VR zur Verfügung. Die Eingänge zum Schalter 48 sind die Spannung VR und die Kontaktbereiche 6, 8 und 11. Der Auslöser für den Schalter 48 ist ein vorbestimmtes Signal am Kontaktbereich 11, wodurch beispielsweise der Kontaktbereich 11 durch eine Prüfsonde auf Massepotential gezwungen wird. Der Schalter ist so konfiguriert, dass bei Empfang des Auslösers die Leiter 43, 47 und 49 miteinander verbunden werden, wodurch Kontaktbereiche 6 und 8 miteinander und mit der Spannung VR gekoppelt werden. Somit wird das gleiche Ergebnis erzielt wie in der vorausgegangenen Anordnung von 3, doch wird ein Prüfkanal eingespart. Dies ist in 6 dargestellt, die ähnlich ist wie 3, wo aber zu sehen ist, dass der Koppler 29 nicht vorliegt, und Prüfsonden nicht über den Kontaktbereichen 6 und 8 vorliegen. Somit können Prüfkanäle 24' und 26' mit Sonden, die unterschiedliche Stellen auf dem Einzelchip aufweisen, verbunden werden. Beispielsweise können sie sich über Kontaktstellen auf einem anderen Einzelchip befinden, wodurch die Parallelität erhöht wird, mit der das Prüfen durchgeführt werden kann. Dies führt bei dem Prüfen von Wafern zu einem Kostenvorteil. Alternativ können die zusätzlichen Kanäle dazu verwendet werden, zusätzliche Kontaktstellen auf dem gleichen Einzelchip zu prüfen, wodurch die verfügbaren Prüfinformationen vermehrt werden. Da die Sondenkarten in der Regel für spezifische Chips speziell ausgelegt sind, kann eine neue Sondenkarte mit einer neuen Sondenkonfiguration implementiert werden. Wenn die Sondenkarte von einem Typ ist, bei dem die Sonden beweglich sind, ist es möglich, dass dieselbe Sondenkarte rekonfiguriert werden kann. Falls in der Ausführungsform von 3 jeder Kanal 24 und 26 unabhängig an die Sonden 14 bzw. 16 angeschlossen worden wäre, um die Spannung anzulegen (kein Koppler 29), würden zwei Kanäle anstelle eines Kanals eingespart werden.
Die Widerstände 44 und 46 können dedizidierte Widerstandsabschnitte der integrierten Schaltung sein, oder sie können Teil von anderen Komponenten sein. Ein Spannungsteiler vom Widerstandstyp ist dargestellt, da er der häufigste ist, doch jede andere Art von Spannungsteiler kann verwendet werden und liegt innerhalb des Schutzbereichs der Erfindung. Die Funktion der Schaltung von 5 könnte auch durch eine Schaltung ausgeführt werden, die zwei Schalter verwendet, wobei einer den Kontaktbereich 6 als Eingang aufweist, er andere den Kontaktbereich 8 als Eingang aufweist und beide Schalter als Eingang die Spannung VR und den Kontaktbereich 11 aufweisen. Ein derartiger Schalter würde jeden des Kontaktbereichs 6 und des Kontaktbereichs 8 an eine Spannung VR anschließen und liegt innerhalb des Schutzbereichs der vorliegenden Erfindung. Die Schaltung wäre jedoch nicht so erwünscht wie die in 5 gezeigte, da sie auf dem Einzelchip mehr Platz verbrauchen würde. Außerdem versteht sich, dass die 4 und 5 zwar eine Ausführungsform zeigen, bei der zwei Kontaktbereiche an einen zum Prüfen erforderlichen Spannungswert angeschlossen sind, die Erfindung jedoch das Anschließen einer beliebigen Anzahl von Kontaktbereichen an einen Spannungswert umfasst, einschließlich nur eine einzelne Kontaktstelle. Um mehr als zwei Kontaktstellen miteinander zu koppeln, kann der in 5 gezeigte Spannungsteiler mit einer größeren Anzahl von zweigen konfiguriert werden. Während in der dargestellten Ausführungsform der gleiche Spannungswert an beide Kontaktbereiche angelegt wird, kann die Schaltung so ausgelegt sein, dass die Werte der Spannungen verschieden sind.
Die Erfindung kann beim Prüfen vieler verschiedener Arten integrierter Schaltungen eingesetzt werden. Ein Beispiel ist ein DDR-(engl. ”double data rate”, doppelte Datenrate – enthält DDR1, DDR2 und gegebenenfalls nachfolgende Generationen)-SDRAM (statischer dynamischer Direktzugriffsspeicher). Bei einem derartigen Bauelement werden bei dem Prüfen auf Waferebene die Pads BLCK und VREF nicht verwendet, müssen aber während des Prüfens lediglich auf VDD/2 gehalten werden, wobei VDD die (zuvor als ”VS” bezeichnete) Chipversorgungsspannung ist. Der Chip weist auch einen BIST-(engl. ”Built-in Self Test” – eingebauter Selbsttest)-Pad auf. Somit würde die vorliegende Erfindung dazu verwendet, VREF und BCLK durch die integrierte Schaltung miteinander und beide mit VDD/2 zu verbinden, wenn das BIST-Pad auf Masse gezwungen wird.
Dies kann auch der Auslöser für andere kanaleinsparende Implementierungen sein. Möglicherweise wird ein Prüfmodus nicht verwendet, da dies verursachen würde, dass VREF und BCLK mit möglicherweise abträglichen Effekten für die Chipfunktionalität zwischen Einschalten und Prüfmoduseinstellung potentialfrei sind. Das VREF-Pad ist ein Pad, das bei normalem Betrieb ein Referenzpotential erhält, das BCLK-Pad erhält während des normalen Betriebs ein Taktsignal.

Claims

Halbleitereinzelchip (4), mit: einer Vielzahl von Kontaktbereichen (6, 8, 10, 11), wobei zumindest ein erster Kontaktbereich (6) und ein zweiter Kontaktbereich (8) während eines elektrischen Testens des Halbleitereinzelchips (4) nicht verwendet werden; einer integrierten Schaltung (32), die zwischen den ersten Kontaktbereich (6), den zweiten Kontaktbereich (8), einen dritten Kontaktbereich (11) und eine Spannung (VR) geschaltet ist, wobei der Halbleitereinzelchip (4) konfiguriert ist, um während des Testens derselben an dem dritten Kontaktbereich (11) ein Auslösesignal zu empfangen, und wobei die integrierte Schaltung (32) konfiguriert ist, um ansprechend auf einen vorbestimmten Pegel des Auslösesignals den ersten Kontaktbereich (6) und den zweiten Kontaktbereich (8) mit der Spannung (VR) zu koppeln.
Halbleitereinzelchip (4) nach Anspruch 1, bei dem die integrierte Schaltung (32) einen elektrischen Schalter (48) und einen Spannungsteiler (44, 46) umfasst.
Halbleitereinzelchip (4) nach Anspruch 2, bei dem der Spannungsteiler (44, 46) ein widerstandsbehafteter Spannungsteiler ist.
Halbleitereinzelchip (4) nach Anspruch 3, bei dem der Spannungsteiler (44, 46) derart konfiguriert ist, dass der Wert der an den ersten und zweiten Kontaktbereich (6, 8) angelegten Spannung gleich ist.
Halbleitereinzelchip (4) nach Anspruch 4, bei dem der Einzelchip ein SDRAM mit doppelter Datenrate (DDR) ist.
System zum elektrischen Prüfen eines Halbleiterwafers (2), mit: – einem Halbleiterwafer (2) mit mehreren Einzelchips (4) nach einem der Ansprüche 1 bis 5; – einer Sondenkarte (12') mit einer Vielzahl von Sonden (18'), die mit Ausnahme der jeweiligen ersten und zweiten Kontaktbereiche (6, 8) jeweilige Kontaktbereiche (10, 11) der Vielzahl von Einzelchips (4) auf dem Halbleiterwafer (2) kontaktieren und an die jeweiligen dritten Kontaktbereiche (11) das Auslösesignal mit einem jeweils vorbestimmten Pegel anlegen; und – einem elektrischen Prüfer (30'), der mit der Sondenkarte (12') verbunden ist, zum Senden von Prüfsignalen zu der Sondenkarte (12') und Empfangen von Signalen von dort.
Verfahren zum elektrischen Prüfen eines Halbleiterwafers (2), der mehrere Einzelchips (4) nach einem der Ansprüche 1 bis 5 umfasst, mit folgenden Schritten: Kontaktieren jeweiliger Kontaktbereiche (10, 11) der Vielzahl von Einzelchips (4) auf dem Halbleiterwafer (2) mit Ausnahme der jeweiligen ersten und zweiten Kontaktbereiche (6, 8) mittels einer Sondenkarte (12'); Anlegen des Auslösesignals mit einem jeweils vorbestimmten Pegel an die jeweiligen dritten Kontaktbereiche (11) der Vielzahl von Einzelchips (4) auf dem Halbleiterwafer (2); und Senden von Prüfsignalen zu der Sondenkarte (12') und Empfangen von Signalen von dort.