DE102006030360A1

DE102006030360A1 - Verfahren und Vorrichtung zum selektiven Zugreifen auf und zum Konfigurieren von einzelnen Chips eines Halbleiterwafers

Info

Publication number: DE102006030360A1
Application number: DE102006030360A
Authority: DE
Inventors: Dirk Fuhrmann; Robert Perry; Norbert Rehm; Rath Ung; Jan Zieleman
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-07-07
Filing date: 2006-06-30
Publication date: 2007-03-15
Also published as: JP2007096268A; KR100781431B1; US20070011518A1; KR20070006594A; CN101009142A; US7299388B2

Abstract

Ein Verfahren und eine Vorrichtung gemäß der vorliegenden Erfindung ermöglichen, dass Waferchips mit einer einzigen Leistungseinschalt- und -abschaltsequenz konfiguriert sind, und ermöglichen ferner, dass ein Chipparameter während eines Wafertests angepasst wird, ohne diese Sequenz zu verwenden. Insbesondere wird jedem im Test befindlichen Waferchip eine eindeutige programmierbare Identifizierung zugewiesen. Nachdem jedem Chip eine entsprechende Identifizierung zugewiesen wurde, können die Chips anhand dieser Identifizierung einzeln zugänglich sein, um Parameterwerte an Chipregister zu liefern, um diesen Chip zu konfigurieren. Die konfigurierten Chips können anschließend parallel getestet werden, um die Parametereinstellungen auszuwerten. Außerdem ermöglicht es die vorliegende Erfindung, dass Chips Daten-I/O-Anschlussstifte oder -Leitungen gemeinsam nutzen, wodurch die Quantität an Testmaschinenanschlussstiften, die für jeden Chip verwendet werden, reduziert wird, und wodurch ermöglicht wird, dass eine größere Quantität an Chips auf parallele Weise getestet wird.

Description

HINTERGRUND DER ERFINDUNG
1. Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf ein Testen von Halbleiterwafern. Insbesondere bezieht sich die vorliegende Erfindung auf einen selektiven Zugriff und eine selektive Konfiguration von einzelnen Chips eines Halbleiterwafers zum Waferebenentesten.

2. Erörterung der verwandten Technik

Allgemein umfassen Halbleiterwafer eine Mehrzahl von Chips oder Schaltungen (z.B. kann ein Dynamischer-Direktzugriffsspeicher-Wafer (DRAM-Wafer) fünfhundert Chips umfassen), die vor einem Einhäusen und einer Implementierung getestet werden. Jeder Chip kann vorübergehend innere Spannungen und andere Einstellungen anpassen, indem er Werte in entsprechenden Chipregistern ändert. Nachdem die Registereinstellungen optimiert wurden, können die Werte dauerhaft in den Registern gespeichert werden, indem entsprechende Metallsicherungen, die eine Anpassung der Registerwerte ermöglichen, gesperrt werden.

Während eines Waferebenentestens (z.B. vor einer dauerhaften Speicherung der Registereinstellungen) können die inneren Spannungen oder andere Einstellungen der Chips angepasst werden, und parametrische oder funktionelle Tests können durchgeführt werden. Jeder Chip erhält üblicherweise dieselben Registereinstellungen, da die Chips auf parallele Weise getestet werden. Die Parameteranpassung ermöglicht ein Testen des Chips unter denselben Bedingungen, die nach der dauerhaften Speicherung vorliegen. Jedoch können auf Grund von Prozessschwankungen verschiedene Charakteristika (z.B. gemessene innere Spannungen usw.) der Chips variieren. Beispielsweise kann ein Chip eine innere Spannung von 1,0 V aufweisen, während ein anderer Chip eine innere Spannung von 1,1 V aufweisen kann.

Um die Schwankung zu minimieren, sollte jeder Chip eine individuelle Anpassung oder Einstellung aufweisen. Da jedoch die Chips auf parallele Weise getestet werden, wie oben beschrieben wurde, erhält jeder Chip dieselben Registereinstellungen, wodurch eine Einzelanpassung jedes Chips verhindert wird, um die Schwankungen abzumildern.

Die verwandte Technik lieferte bereits eine Methode zum Ermöglichen, im Rahmen eines Versuchs, dieses Problem zu überwinden, dass die einzelnen Waferchips unterschiedliche Registereinstellungen erhalten. Anfänglich verwendet der Waferebenentest eventuell verschiedene Testmodusbefehle, die durch die Chips erkannt werden, um ein Testen der Chips einzuleiten und zu steuern. Diese Befehle werden üblicherweise von einer Wafertestmaschine ausgegeben. Beispielsweise kann ein Modusregistereinstellung- (MRS – mode register set)-Befehl verwendet werden, um zu ermöglichen, dass ein Wert in einem Chipregister gespeichert wird. Ferner kann ein Aktivieren-Befehl verwendet werden, um einen Chip in einen Aktivieren-Zustand (z.B. einen Nicht-Test-Modus-Zustand) zu versetzen, in dem der Chip Moderegistereinstellungs- und andere Testmodusbefehle ignoriert (z.B. können die Chipregister nicht angepasst werden, während sich der Chip in dem aktiven Zustand befindet).

Um Einstellungen einzelner Chips anzupassen, wird anfänglich die Leistungsversorgung jedes Chips reduziert. Ein erster Chip wird ausgewählt, und bezüglich dieses Chips wird Leistungsversorgung freigegeben. Ein Moderegistereinstellungsbefehl wird für den ersten Chip mit entsprechenden Registereinstellungen ausgegeben. Da die Leistungsversorgung der verbleibenden Chips reduziert oder dieselben gesperrt werden, wird der ausgewählte Chip mit den gewünschten Einstellungen konfiguriert. An den ersten Chip wird anschließend ein Aktivieren-Befehl ausgegeben, damit er in einen aktiven Zustand eintritt. Dies ermöglicht, dass der konfigurierte Chip anschließende Moderegistereinstellungsbefehle ignoriert, die andere Chips konfigurieren, wie oben beschrieben wurde. Die verbleibenden Chips werden im Wesentlichen auf dieselbe oben beschriebene Weise konfiguriert, bei der ein ausgewählter Chip die gewünschten Einstellungen über einen Moderegistereinstellungsbefehl erhält. Die anderen Chips, die sich entweder in einem aktiven Zustand (z.B. zuvor konfiguriert) befinden oder auf Grund mangelnder Leistungsversorgung gesperrt sind (z.B. noch nicht konfiguriert sind), ignorieren die Moderegistereinstellungsbefehle für den ausgewählten Chip, wodurch eine Konfiguration von jeweils immer nur einem einzigen Chip zu einem jeweiligen Zeitpunkt ermöglicht wird. Nachdem alle Chips gewünschte Einstellungen erhalten haben, können an den Chips auf parallele Weise eine parametrische Messung oder Funktionstests durchgeführt werden, um die Einstellungen auszuwerten.

Die verwandte Technik weist mehrere Nachteile auf. Insbesondere hängt die Methode der verwandten Technik von dem Einschalten und Ausschalten eines Chips bzw. eines Anschließens und Abtrennens eines Chips an eine bzw. von einer Leistungsversorgung ab. Mit anderen Worten ist es erforderlich, dass der Chip vor dem Einstellen jedes Parameters zum Durchführen eines Tests ein- und abgeschaltet wird, wodurch sich die Zeit und Komplexität eines Durchführens von Wafertests erhöht.

Außerdem werden Chips üblicherweise auf parallele Weise getestet, um die Testzeit zu verringern und den Durchsatz zu verbessern. Obwohl Adressen und Befehle bei dieser Art von Testmodus von allen Chips gemeinsam genutzt werden können, sind Testinformationen (z.B. bestehen/versagen usw.) für jeden Chip spezifisch, wodurch es erforderlich ist, dass jeder Chip eine fest zugeordnete Eingangs-/Ausgangsleitung (I/O-Leitung) aufweist. Da eine Wafertestmaschine eine feststehende Menge von verfügbaren Kontakten aufweist, um Chip-I/O-Leitungen zum Testen in Eingriff zu nehmen, erhöht die fest zugeordnete I/O-Leitung für jeden Chip die Nutzung von verfügbaren Testmaschinenkontakten und begrenzt die Menge an Chips, die parallel getestet werden können.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der vorliegenden Erfindung ermöglichen ein Verfahren und eine Vorrichtung, dass Waferchips mit einer einzigen Einschalt- und Abschaltsequenz konfiguriert werden. Die vorliegende Erfindung ermöglicht ferner, dass ein Chipparameter während eines Wafertests angepasst wird, ohne dass eine Einschalt- und Abschaltsequenz verwendet wird. Insbesondere weist die vorliegende Erfindung jedem im Test befindlichen Waferchip eine eindeutige programmierbare Identifizierung zu. Nachdem jedem Chip eine entsprechende Identifizierung zugeordnet wurde, können die Chips jeweils mittels der entsprechenden Identifizierung einzeln zugänglich sein, um Parameterwerte an Chipregister zu liefern, um diesen Chip zu konfigurieren. Die konfigurierten Chips können anschließend parallel getestet werden, um die Parametereinstellungen auszuwerten.

Außerdem ermöglicht die vorliegende Erfindung, dass Chips Daten-I/O-Anschlussstifte oder -Leitungen gemeinsam nutzen. Diese Anschlussstifte oder Leitungen sind mit den Anschlussstiften der Testmaschine gekoppelt, um Informationen zu transferieren. Im Einzelnen kann auf einen Chip einzeln zugegriffen werden, um eine Verwendung eines I/O-Anschlussstifts oder einer I/O-Leitung, der bzw. die gemeinsam mit einem oder mehreren anderen Chips verwendet wird, zu steuern. Da die Quantität der Anschlussstifte all gemein für eine Testmaschine festgelegt ist, begrenzt die durch jeden Chip für einen Test benötigte Menge die Menge von parallel getesteten Chips. Jedoch verringert ein gemeinsames Verwenden von I/O-Anschlussstiften oder -Leitungen die seitens jedes Chips benötigte Menge, wodurch die Quantität von Testmaschinenanschlussstiften, die zum Testen verfügbar sind, erhöht wird, und ermöglicht wird, dass eine größere Menge an Chips auf parallele Weise getestet wird.

Die obigen und weitere Merkmale und Vorteile der vorliegenden Erfindung werden auf eine Betrachtung der folgenden ausführlichen Beschreibung spezifischer Ausführungsbeispiele derselben hin offensichtlich, besonders wenn diese in Zusammenhang mit den beiliegenden Zeichnungen gesehen wird, wobei gleiche Bezugszeichen in den verschiedenen Figuren verwendet werden, um gleiche Komponenten zu bezeichnen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A ist eine diagrammatische Veranschaulichung eines exemplarischen Wafertestsystems, das Dynamischer-Direktzugriffsspeicher-Chips (DRAM-Chips) eines Wafers einzeln konfiguriert, gemäß der vorliegenden Erfindung.
1B ist ein Blockdiagramm eines exemplarischen DRAM-Chips, der durch das System der 1 getestet wird.
2 ist ein Verfahrensflussdiagramm, das die Art und Weise veranschaulicht, wie auf Chips eines Wafers einzeln zugegriffen wird und diese gemäß der vorliegenden Erfindung konfiguriert werden.
3 ist ein schematisches Blockdiagramm von exemplarischen DRAM-Chips eines Wafers, die eine I/O- Leitung gemeinsam nutzen, gemäß der vorliegenden Erfindung.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Ein exemplarisches Wafertestsystem, das die vorliegende Erfindung verwendet, ist in 1A veranschaulicht. Insbesondere umfasst ein Wafertestsystem 2 eine Testeinheit 10, einen Verbinder 20 und eine Nadelkarte 30. Das Wafertestsystem kann anhand eines beliebigen konventionellen Wafertestsystems oder anhand beliebiger konventioneller Wafertestkomponenten implementiert werden. Ein Beispiel eines Wafertestsystems ist in der US-Patentschrift Nr. 6,845,478 (Luong) offenbart, deren Offenbarung in ihrer Gesamtheit durch Bezugnahme in das vorliegende Dokument aufgenommen ist. Die Testeinheit 10 ist programmierbar und umfasst einen Prozessor, um Testmuster zu erzeugen, Testmodusbefehle auszugeben und das Testen allgemein zu steuern. Die Testeinheit ist über den Verbinder 20 mit der Nadelkarte 30 gekoppelt. Die Nadelkarte umfasst eine Serie von Kontaktsätzen 31 zum schnittstellenmäßigen Verbinden von Chips 42 auf einem im Test befindlichen Wafer 40. Lediglich beispielhaft sind die Chips 42 Chips vom Typ eines dynamischen Direktzugriffsspeichers (DRAM), und die Nadelkarte umfasst acht Kontaktsätze 31, um ein paralleles Testen von acht entsprechenden Chips 42(1)–42(8) zu ermöglichen. Jedoch können die Chips von einem beliebigen Typ sein (z.B. integrierte Schaltungen, Logik, Gatter usw.), während die Nadelkarte eine beliebige geeignete Quantität von Kontaktsätzen umfassen kann. Die Nadelkarte ermöglicht einen Transfer von Signalen zwischen den Chips und der Testeinheit 10.
Ein exemplarischer DRAM-Chip 42 ist in 1B veranschaulicht. Insbesondere umfasst der Chip 42 eine Chipauswahlleitung 32, eine Befehlsleitung 34, eine Daten- oder I/O-Leitung 36, eine Adressleitung 38 und eine Testschnittstel- le 44. Die Chipauswahlleitung liefert Signale, die den Chip 42 freigeben. Diese Leitung kann während eines Test- und eines Normalbetriebs dazu verwendet werden, den Chip freizugeben. Die Befehlsleitung 34 liefert Befehle, um den Betrieb des Chips 42 zu steuern. Befehle (z.B. MODUSREGISTEREINSTELLUNG (MRS) usw.) können seitens des Chips während des Testens von der Testeinheit 10 empfangen werden, oder externe Vorrichtungen können zum Zweck eines Normalbetriebs Befehle (z.B. AKTIVIEREN, VORLADEN, SCHREIBEN, LESEN usw.) an den Chip liefern. Die Datenleitung 36 dient als Eingangs-/Ausgangsleitung (I/O-Leitung), um während des Testens Signale zwischen dem Chip und der Testeinheit oder zum Zweck eines Normalbetriebs zwischen dem Chip und externen Vorrichtungen zu transferieren. Die Adressleitung 38 liefert während eines Test- und eines Normalbetriebs Adressen an den Chip, um einen Zugriff auf bestimmte Speicherstellen zu ermöglichen. Die Testschnittstelle 44 ermöglicht, dass der Chip ansprechend auf von der Testeinheit 10 empfangene Testmodusbefehle in einen Testmodus eintritt und verschiedene Operationen durchführt. Der Chip tritt ansprechend auf Signale, die während einer Testinitialisierung von der Testeinheit empfangen werden, in einen Testmodus ein.
Üblicherweise können gleichzeitig mehrere Chips durch die Nadelkarte 30 (1A) kontaktiert werden, um diese Chips während eines Waferebenentests auf parallele Weise zu testen. Jeder Chip empfängt und verarbeitet dieselben durch die Testeinheit gelieferten Testsignale (z.B. Befehl, Adresse, Daten usw.). Somit verhindert diese Methode eine Zugänglichkeit und Konfiguration einzelner Chips, da jeder Chip dieselben Signale empfängt. Demgemäß ermöglicht die vorliegende Erfindung, dass die Chips zum Zweck der Konfiguration einzeln zugänglich sind. Mit anderen Worten ermöglicht die vorliegende Erfindung, dass eine Konfiguration sequentiell (z.B. zu jeglichem Zeitpunkt immer nur ein Chip) durchgeführt wird, während ein Wafertest auf parallele Weise durchgeführt wird, um eine verringerte Testzeit und einen verbesserten Durchsatz aufrechtzuerhalten. Die Testeinheit 10 und die Testschnittstelle 44 verwenden Testmodusbefehle (z.B. MODUSREGISTEREINSTELLUNG, TMIDSET, TMIDSELECT, PARAMETER EINSTELLEN usw.), wie nachfolgend beschrieben wird, um jedem der Chips eine eindeutige programmierbare Identifizierung zuzuweisen und um Parameterwerte einzustellen. Diese Identifizierung wird verwendet, um Registern eines jeweiligen Chips selektiv gewünschte Parameterwerte zuzuweisen, um diesen Chip zu konfigurieren, wie nachfolgend beschrieben wird.
Die vorliegende Erfindung verwendet vorzugsweise eine Mehrzahl von Testmodusbefehlen, um zu gewährleisten, dass ein Signal durch ausgewählte Chips interpretiert wird. Ein Testmoduseinstellungsidentifizierungsbefehl (z.B. TMIDSET) wird durch die Testeinheit 10 dazu verwendet, einem bestimmten Chip eine Identifizierung zuzuweisen. Dieser Befehl wird ausgegeben, wenn sich der Chip 42 in einem Testmodus befindet. Im Grunde gibt die Testeinheit 10 einen Moderegistereinstellungs(MRS)-Befehl aus, der durch den Chip auf der Befehlsleitung 34 empfangen wird (1A). Der Einstellungsidentifizierungsbefehl wird über die Adressleitung 38 an den Chip 42 geliefert. Wenn der Chip den Moderegistereinstellungsbefehl empfängt, untersucht die Testschnittstelle die Adressleitung und führt ansprechend auf das Vorliegen des Einstellungsidentifizierungsbefehls die entsprechenden Funktionen durch. Wenn die Adressleitung eine ausreichende Kapazität aufweist, kann die jeweilige Identifizierung mit dem Einstellungsidentifizierungsbefehl übertragen und in dem entsprechenden Chipregister gespeichert werden. Wenn die Adressleitung keine ausreichende Kapazität für die Identifizierung und den Befehl aufweist, wird die Identifizierung zur Speicherung in dem entsprechenden Chipregister in einer anschließenden Übertragung an die Adressleitung übertragen. Das jeweilige Register, das die Identifizierung speichert, kann vorbestimmt sein oder kann entweder durch den Modusregistereinstellungs- oder durch Einstellungsidentifizierungsbefehl angegeben werden.
Nachdem jeder Chip eine eindeutige Identifizierung erhält, wird ein Testmodusauswahlidentifizierungsbefehl (z.B. TMIDSELECT) verwendet, um den Chip mit einer festgelegten Identifizierung auszuwählen. In Verbindung mit der festgelegten Chipidentifizierung weist dieser Befehl den Chip mit der festgelegten Identifizierung an, nachfolgende Signale zu interpretieren, während er restliche Chips mit unterschiedlichen Identifizierungen anweist, diese Signale zu ignorieren, wodurch einzeln auf den spezifizierten Chip zugegriffen wird. Im Grunde gibt die Testeinheit 10 einen Modusregistereinstellungsbefehl (MRS-Befehl) aus, der seitens des Chips auf der Befehlsleitung 34 empfangen wird (1A). Der Identifizierung-Auswählen-Befehl wird über die Adressleitung 38 an den Chip 42 geliefert. Wenn der Chip den Moderegistereinstellungsbefehl empfängt, untersucht die Testschnittstelle die Adressleitung und führt ansprechend auf das Vorliegen des Identifizierung-Auswählen-Befehls die entsprechenden Funktionen durch. Wenn die Adressleitung eine ausreichende Kapazität aufweist, kann die jeweilige Chipidentifizierung mit dem Identifizierung-Auswählen-Befehl übertragen werden. Wenn die Adressleitung keine ausreichende Kapazität für die Chipidentifizierung und den Befehl aufweist, wird die Chipidentifizierung in einer anschließenden Übertragung an die Adressleitung übertragen.
Die Testeinheit kann diese Befehle gemäß einer durch einen Benutzer gelieferten Testsequenz ausgeben, während die Testschnittstelle 44 dahin gehend konfiguriert ist, diese Befehle zu interpretieren und die entsprechenden Funktionen durchzuführen. Die Testeinheit und die Testschnittstelle können durch beliebige geeignete Hardwaremodule (z.B. Prozessor, Schaltungsanordnung, Logik usw.) und/oder Softwaremodule dahin gehend implementiert sein, diese Aufgaben zu erfüllen.
Außerdem können die Testeinheit und die Testschnittstelle dahin gehend konfiguriert sein, weitere Testmodusbefehle zu verwenden. Beispielsweise kann ein Testmodusleseidentifizierungsbefehl (z.B. TMIDREAD) dazu verwendet werden, die Identifizierung von jedem Chip selektiv wiederzugewinnen, um Chipeinstellungen zu diagnostischen Zwecken zu überprüfen. Ferner kann ein Testmodusrücksetzidentifizierungsbefehl (z.B. TMIDRESET) dazu verwendet werden, die Identifizierung jedes Chips selektiv auf einen standardmäßig eingestellten oder anfänglichen Wert (z.B. 0000) zurückzusetzen. Diese Befehle können im Wesentlichen auf dieselbe Weise, die oben beschrieben wurde, in Verbindung mit einem Moderegistereinstellungsbefehl verwendet werden.
Die Art und Weise, auf die Chips 42 des Wafers 40 gemäß der vorliegenden Erfindung einzeln konfiguriert sein können, ist in 2 veranschaulicht. Insbesondere sind Chips 42(1)–42(8) an dem Wafer 40 (1A) zum Testen auf parallele Weise ausgewählt. Die Quantität der ausgewählten Chips entspricht der Quantität der Kontaktsätze der Nadelkarte 30. Die Kontaktsätze nehmen jeweils einen entsprechenden Chip 42(1)–42(8) an dem Wafer 40 in Eingriff, und bei Schritt 50 wird anfänglich ein Kontakttest durchgeführt. Dieser Test wird durch die Testeinheit 10 eingeleitet und überprüft um Grunde einen entsprechenden Kontakt zwischen dem Wafertestsystem (z.B. der Nadelkarte 30) und den Chips 42(1)–42(8).
Nachdem ein entsprechender Kontakt zwischen dem System und den Chips überprüft wurde, liefert die Testeinheit Signale, um die Chips zu befähigen, in einen Testmodus einzutreten, und weist jedem im Test befindlichen Chip 42(1)–42(8) bei Schritt 52 eine eindeutige Identifizierung zu. Die Zuweisung von Identifizierungen erfolgt üblicherweise sequentiell, um zu jeglichem Zeitpunkt immer nur einem Chip eine eindeutige Identifizierung zuzuweisen. Insbesondere wird durch die Testeinheit eine Leistung an jeden Chip 42(1)–42(8) anfänglich gesperrt (z.B. V_DD = 0 V) und anschließend an einen ersten Chip (z.B. Chip 42(1), wobei V_DD = 1,8 V) freigegeben. Die Testeinheit gibt einen Einstellungsidenti fizierungsbefehl aus (z.B. ein MODUSREGISTEREINSTELLUNG-Befehl wird an die Chipbefehlsleitung 34 geliefert, und ein TMIDSET wird an die Chipadressleitung 38 geliefert, wie oben beschrieben wurde), um dem ersten Chip (z.B. Chip 42(1)) eine Identifizierung (z.B. 0001) zuzuweisen. Der erste Chip empfängt und interpretiert die Befehle über die Testschnittstelle 44, um ein entsprechendes Register zu befähigen, die Identifizierung zu empfangen und zu speichern. Da die verbleibenden ausgewählten Chips (z.B. 42(2)–42(8)) auf Grund fehlender Leistung gesperrt sind, ignorieren diese Chips den Einstellungsidentifizierungsbefehl.
Die Testeinheit gibt anschließend einen Identifizierung-Auswählen-Befehl aus (z.B. wird ein MODUSREGISTEREINSTELLUNG-Befehl an die Chipbefehlsleitung 34 geliefert, und ein TMIDSELECT-Befehl wird an die Chipadressleitung 38 geliefert, wie oben beschrieben wurde), um auf einen zweiten Chip (z.B. Chip 42(2)) mit einer anfänglichen Identifizierung (z.B. 0000) zuzugreifen. Der Befehl wird durch die Testschnittstelle 44 freigegebener Chips (z.B. Chips 42(1), 42(2)) empfangen und interpretiert und ermöglicht, dass nachfolgende Signale (z.B. TMIDSET und andere Befehle) durch den spezifizierten Chip interpretiert und durch verbleibende der im Test befindlichen freigegebenen Chips ignoriert werden. Im Grund verhindert der Identifizierung-Auswählen-Befehl, dass Chips, denen eine Identifizierung zugewiesen wurde, nachfolgende Einstellungsidentifizierungsbefehle für andere Chips interpretieren und ihre zugewiesene Identifizierung überschreiben. Die Zuweisung der Identifizierungen zu dem zweiten (z.B. Chip 42(2)) und nachfolgenden Chips (z.B. Chips 42(3)–42(8)) erfolgt im Wesentlichen auf dieselbe, oben beschriebene Weise (z.B. über MODUSREGISTEREINSTELLUNG-, TMIDSET- und TMIDSELECT-Befehle).
Nachdem den Chips Identifizierungen zugewiesen wurden, umfasst jeder Chip 42(1)–42(8) eine eindeutige Identifizierung, und die Testeinheit liefert Signale an die Test schnittstelle 44 dieser Chips, um den Identifizierung-Auswählen-Befehl (z.B. TMIDSELECT) für einen normalen Testbetrieb zu sperren. Wenn der Identifizierung-Auswählen-Befehl gesperrt ist, empfängt und interpretiert jeder Chip Signale ungeachtet der diesem Chip zugewiesenen Identifizierung. Eine beispielhafte Zuweisung von Identifizierungen zu Chips 42(1)–42(8) ist in den nachstehenden Tabellen I und II veranschaulicht, wobei die Markierungen für die Chips in den Tabellen (z.B. Chip 1 – Chip 8) den Chips 42(1)–42(8) entsprechen, und V_X einen Innere-Spannung-Parameter darstellt.
Tabelle I
Tabelle II
Da die Chipregister, die entsprechende Identifizierungen speichern, jeweils programmierbar sind, können den Chips auf jede gewünschte Weise Identifizierungen zugewiesen werden, was ermöglicht, dass jedem Chip 42(1)–42(8) eine eindeutige Identifizierung zugewiesen wird. Alternativ dazu kann dieselbe Identifizierung einer Mehrzahl von Chips zugewiesen werden, um einer Gruppe von Chips mit einer gemeinsamen Identifizierung dieselben Einstellungen zu verleihen. Die Quantität von verfügbaren Identifizierungen kann durch Erhöhen der Größe oder der Kapazität des Identifizierungsregisters erhöht werden.
Die die Chipidentifizierung speichernden Chipregister sind üblicherweise flüchtig und verlieren die zugewiesene Identifizierung auf einen Leistungsverlust oder ein Abschalten hin. Um die zugewiesene Identifizierung beizubehalten, kön nen die Chips eine beliebige Form der Speicherung, die nicht-flüchtig ist, verwenden. Die Identifizierung kann in Metallsicherungen (z.B. Lasersicherungen), elektrischen Sicherungen, in einem Flash-Speicher usw. gespeichert werden. Auf diese Weise kann der Zugriff auf die zugewiesene Identifizierung und die Nutzung derselben für einen Wafertest gemäß der obigen Beschreibung und für ein weiteres Testen in späteren Phasen des Herstellungsprozesses (z.B. Komponententest, Einhäusung usw.) erfolgen.
Nachdem Identifizierungen zugewiesen wurden, gibt die Testeinheit jeden Chip 42(1)–42(8) frei, indem sie entsprechende Signale an die Auswahlleitungen 32 dieser Chips liefert. Dies ermöglicht, dass die Chips Testmodusauswahlidentifizierungs- und andere Befehle empfangen und interpretieren, wie nachfolgend beschrieben wird. Wenn gewünscht wird, dass ein Parameter für einen Chip gemäß der Bestimmung bei Schritt 54 eingestellt wird, wird bei Schritt 56 ein Parameterwert für den Chip eingestellt. Insbesondere wird durch die Testeinheit ein Identifizierung-Auswählen-Befehl mit einer entsprechenden Identifizierung für einen gewünschten Chip (z.B. einer Identifizierung von 0001 für Chip 42(1), in den obigen Tabellen I und II angegeben) ausgegeben (z.B. wird an die Chipbefehlsleitung 34 ein MODUSREGISTEREINSTELLUNG-Befehl geliefert, und an die Chipadressleitung 38 wird ein TMIDSET-Befehl geliefert, wie oben beschrieben wurde). Die Identifizierung kann mit dem Identifizierung-Auswählen-Befehl oder in einer späteren Übertragung, wie oben beschrieben, an die Chipadressleitung übertragen werden. Anschließend wird durch die Testeinheit ein Parameter-Einstellen-Befehl ausgegeben, um einen Parameter (z.B. Spannung) auf einen gewünschten Wert innerhalb eines entsprechenden Chipregisters einzustellen. Da der gewünschte Chip durch den Identifizierung-Auswählen-Befehl spezifiziert wird, ignorieren übrige im Test befindliche Chips (z.B. Chips 42(2)–42(8)) den Parameter-Einstellen-Befehl. Somit wird lediglich das Register in dem gewünschten Chip (z.B. Chip 42(1)) auf den gewünschten Parameter wert eingestellt. Der Parameter für übrige im Test befindliche Chips (z.B. Chips 42(2)–42(8)) kann im Wesentlichen auf dieselbe, oben beschriebene Weise eingestellt werden (z.B. über TMIDSELECT und Parameter-Einstellen-Befehle).
Alternativ dazu kann der Identifizierung-Auswählen-Befehl auf mehrere Identifizierungen gerichtet sein, oder eine Mehrzahl von Chips kann dieselbe Identifizierung umfassen, um einer Gruppe von Chips dieselben Parameterwerte zuzuweisen. Eine exemplarische Zuweisung von Parameterwerten für innere Spannungen (z.B. V_X) der Chips 42(1)–42(8) ist in der nachfolgenden Tabelle III veranschaulicht, wobei die Markierungen für die Chips (z.B. Chip 1 – Chip 8) in der Tabelle den Chips 42(1)–42(8) entsprechen.
Tabelle III
Nachdem die gewünschten Parameterwerte eingestellt wurden, führt die Testeinheit bei Schritt 58 einen parametrischen oder Funktionstest durch. Dieser Test wird in einem Normalbetriebsmodus durchgeführt, wobei die Chips 42(1)–42(8) parallel getestet werden, wobei jeder Chip dieselben Signale von der Testeinheit empfängt und interpretiert. Somit liefert die vorliegende Erfindung einen gemischten Lösungsansatz, wobei die Zuweisung von Identifizierungen für die im Test befindlichen Chips sequentiell durchgeführt wird, wohingegen ein Testen dieser Chips parallel durchgeführt wird. Wenn die Testergebnisse gemäß der Bestimmung bei Schritt 60 inakzeptabel sind, kann der obige Prozess wiederholt werden, um die Parameter auf andere Werte einzustellen (z.B. bei Schritten 54, 56 und 58). Andernfalls kann der nächste Parameter wie nachstehend beschrieben eingestellt werden.
Wenn die Testergebnisse gemäß der Bestimmung bei Schritt 60 akzeptabel sind, oder gemäß der Bestimmung bei Schritt 54 keine neuen Werte für einen Parameter gewünscht werden, können nachfolgende Parameter eingestellt und getestet werden. Wenn gemäß der Bestimmung bei Schritt 62 gewünscht ist, dass ein neuer Parameter eingestellt wird, kehrt der Prozess zu Schritt 56 zurück, um den neuen Parameter auf im Wesentlichen dieselbe, oben beschriebene Weise (z.B. mittels TMIDSELECT- und Parameter-Einstellen-Befehlen) einzustellen. Die Methode der vorliegenden Erfindung kann dazu verwendet werden, jegliche gewünschte Chip-Parameter einzustellen und zu testen. Beispielsweise kann an jedem Chip in einem entsprechenden Register ein Halbleiterstückintegrierter-Abschluss-Parameter (ODT-Parameter, ODT = on die termination, halbleiterintegrierter Abschluss) eingestellt werden, um einen Abschlusswiderstand von Chipeingangsempfängern anzupassen und die Signalqualität zu verbessern. Ferner kann für jeden Chip in einem entsprechenden Register ein Chipexterner-Treiber-Parameter (OCD-Parameter, OCD = off Chip driver, chipexterner Treiber) eingestellt werden, um Chipausgangstreiber zum Zweck einer verbesserten Geschwindigkeit und Leistungsfähigkeit anzupassen. Nachdem die gewünschten Parameter gemäß der Bestimmung bei Schritt 62 eingestellt wurden, endet der Prozess. Die Methode der vorliegenden Erfindung kann auf nachfolgende Gruppen von Chips auf dem Wafer angewendet werden.
Die vorliegende Erfindung ermöglicht ferner, dass Waferchips I/O-Anschlussstifte oder -Leitungen in einer Paralleltestumgebung gemeinsam nutzen. Insbesondere werden Waferchips auf parallele Weise getestet, wie oben beschrieben, um die Testzeit zu verringern und den Durchsatz zu verbessern. Dieser Testmodus erfordert, dass jeder Chip eine fest zugeordnete entsprechende I/O-Leitung verwendet, um sich auf diesen Chip beziehende Testergebnisse zu liefern, da Testergebnisse für jeden Chip spezifisch sind. Jedoch ist der Tester üblicherweise der begrenzende Faktor, und er umfasst eine feststehende Quantität von Anschlussstiften, Kanälen und Speicher, die für eine Verwendung zur Verfügung stehen. Da ein gemeinsames Verwenden der I/O-Anschlussstifte die Quantität von durch die Chips verwendeten Testerkanälen verringert, mag eine größere Quantität von Chips parallel getestet werden.
Demgemäß kann die vorliegende Erfindung die Identifizierung-Einstellen- und Identifizierung-Auswählen-Befehle dazu nutzen, zu ermöglichen, dass Chips I/O-Leitungen gemeinsam nutzen. Das gemeinsame Verwenden von I/O-Leitungen. optimiert die Zeit und die Parallelität (z.B. die Quantität von gleichzeitig getesteten Chips) des Wafertests. Beispielsweise und unter Bezugnahme auf 3 können die Chips 42(1) und 42(2) jeweils mit einer gemeinsamen Adress- und Befehlsleitung 70 und einer gemeinsamen Daten- oder Eingangs-/Ausgangsleitung (I/O-Leitung) 72 gekoppelt sein, um Signale zwischen den Chips und der Testeinheit oder externen Vorrichtungen zu transferieren. Die Adress- und Befehlsleitung liefert zum Zweck eines parallelen Betriebs dieselben Befehle und Adressen an die Chips. Die Chips ähneln jeweils den oben beschriebenen Chips und umfassen die Testschnittstelle 44, um Testmodus- und andere Befehle und Chipauswahlleitungen 32, die Signale liefern, um die jewei ligen Chips freizugeben, wie oben beschrieben wurde, zu interpretieren. Befehle und/oder Adressen werden über die Leitung 70 von der Testeinheit empfangen und durch jeden Chip verarbeitet. Die Chips können ferner über eine gemeinsam genutzte Leitung 72 gemeinsame Informationen von der Testeinheit empfangen. Somit führt jeder Chip 42(1), 42(2) üblicherweise dieselben Befehle an denselben Daten aus, die während eines Tests von der Testeinheit empfangen werden. Beispielsweise erfolgt ein Schreiben von Daten auf die Chips während eines Funktionstests eines DRAM parallel, wobei jeder Chip dieselben Befehle empfängt und dieselben Daten in spezifizierte Speicherzellen schreibt.
Jedoch werden Testergebnisse von jedem Chip 42(1), 42(2) über eine gemeinsam genutzte Datenleitung 72 an die Testeinheit geliefert. Insbesondere wird jedem Chip auf im Wesentlichen dieselbe, oben beschriebene Weise anfänglich eine eindeutige Identifizierung zugewiesen. Nachdem die Identifizierungen zugewiesen wurden, liefert die Testeinheit Signale, um die Chips über Chipauswahlleitungen 32 freizugeben. Dies ermöglicht, dass die Chips die Testmodusbefehle empfangen und interpretieren. Auf parallele Weise wird ein Funktionstest durchgeführt, wobei jeder Chip dieselben Befehle von der Testeinheit (z.B. paralleles Schreiben von Daten auf DRAM-Chips usw.) empfängt und ausführt. Die Testergebnisse oder Daten werden nacheinander von den Chips, die eine Datenleitung gemeinsam nutzen, wiedergewonnen. Im Einzelnen gibt die Testeinheit einen Identifizierung-Auswählen-Befehl aus (z.B. werden Modusregistersatz- und TMIDSELECT-Befehle auf im Wesentlichen dieselbe Weise, die oben für die Befehlsleitung 34 und die Adressleitung 38 beschrieben wurde, an die Chipbefehls- und Adressleitung 70 geliefert), um zu ermöglichen, dass der Chip 42(1) Testergebnisdaten auf der gemeinsam genutzten I/O-Leitung liefert. Während dieser Datenübertragung bewirkt der Chip 42(2) einen Zustand einer hohen Impedanz an der Verbindung von diesem Chip zu der gemeinsam genutzten I/O-Leitung, wodurch effektiv der Chip 42(2) von der gemeinsam genutzten I/O-Leitung getrennt wird. Wenn die Übertragung beendet ist, kann der Chip 42(2) für eine Datenübertragung über die gemeinsam genutzte I/O-Leitung mittels eines Identifizierung-Auswählen-Befehls ausgewählt werden (z.B. werden MODUSREGISTEREINSTELLUNG- und TMIDSELECT-Befehle an Chipbefehls- und Adressleitung 70 geliefert), wie oben beschrieben wurde. In diesem Fall bewirkt der Chip 42(1) an der Verbindung von diesem Chip zu der gemeinsam genutzten I/O-Leitung einen Zustand einer hohen Impedanz, wodurch der Chip 42(1) effektiv von der gemeinsam genutzten I/O-Leitung getrennt wird, wie oben beschrieben wurde. Wenn die Testeinheit einen ausreichenden Speicher (z.B. Versagen-Speicher (engl. fail memory) usw.) zum Beherbergen von Testergebnisdaten aufweist, und wenn keine anderen bekannten Einschränkungen vorliegen, so kann ein Erhöhen der Quantität von parallel getesteten Chips durchgeführt werden. Andere Waferchips können auf ähnliche Weise konfiguriert werden, wobei jegliche Quantität von Chips jegliche Quantität von I/O- oder anderen Leitungen gemeinsam nutzen kann.
Man wird erkennen, dass die oben beschriebenen und in den Zeichnungen veranschaulichten Ausführungsbeispiele lediglich einige wenige der vielen Arten und Weisen, ein Verfahren und eine Vorrichtung zum selektiven Zugreifen auf und Konfigurieren einzelner Chips eines Halbleiterwafers zu implementieren, darstellen.
Die vorliegende Erfindung kann mit beliebigen gewünschten Chiptypen (z.B. Speicher, integrierte Schaltungen, Gatter usw.), Wafertestsystemen und/oder Wafern beliebiger gewünschter Materialien (z.B, verschiedener Halbleitermaterialien (z.B. Silizium usw.) usw.) verwendet werden. Die Wafer können eine beliebige Quantität von Chips, die in beliebiger Weise angeordnet sind, umfassen.
Das Wafertestsystem kann durch beliebige herkömmliche oder andere Wafertestsysteme und/oder -komponenten (z.B. Test einheit, Nadelkarte, Verbinder usw.) implementiert werden. Die Testeinheit kann durch eine beliebige herkömmliche oder andere Testeinheit implementiert werden und ist vorzugsweise programmierbar. Die Testeinheit kann ein bzw. eine bzw. einen beliebigen herkömmlichen oder anderen Mikroprozessor, Steuerung, Schaltungsanordnung und/oder Softwaremodule umfassen, um beliebige Arten von gewünschten Tests auszuführen und auszuwerten (z.B. jegliche gewünschte Befehle und Testdaten übertragen, Testergebnisse empfangen und analysieren usw.). Das System kann eine beliebige Quantität von Nadelkarten umfassen, von denen jede eine Ineingriffnahme einer beliebigen Quantität von Chips auf einem Wafer ermöglicht. Die Nadelkarte kann durch eine beliebige herkömmliche oder andere Schnittstelle (z.B. Schaltungsanordnung, Verbinder, Kontakte usw.) implementiert werden, um einen Transfer von Signalen zwischen der Nadelkarte und der Testeinheit zu ermöglichen. Die Nadelkarte kann eine beliebige Quantität von Kontaktsätzen umfassen, von denen jeder eine beliebige Quantität von Kontakten umfasst, um eine beliebige Quantität von Chips oder Chipleitungen zum parallelen Testen einer beliebigen Quantität von Chips schnittstellenmäßig zu verbinden. Der Verbinder kann durch einen beliebigen herkömmlichen oder anderen Verbinder implementiert sein, um einen Transfer von Signalen zwischen der Nadelkarte und der Testeinheit zu ermöglichen.
Die Chips können Chips eines beliebigen Typs sein und jegliche Quantität jeglicher Typen von Leitungen oder Anschlussstiften (z.B. Befehls-, Chipauswahl-, Adress-, I/Ousw.), die in einer beliebigen Weise angeordnet sind, umfassen. Die Leitungen oder Anschlussstifte können jede beliebige gewünschte Kapazität umfassen oder jegliche Quantität von Signalen (z.B. Bits usw.) beherbergen. Die Chips können eine beliebige Menge von Registern umfassen, von denen jedes eine beliebige gewünschte Quantität von Parametern (z.B. innere Spannungen usw.) und Parameterwerten speichert. Die Testschnittstelle kann durch beliebige herkömmliche oder andere Hardwaremodule (z.B. Prozessor, Schaltungsanordnung, Logik usw.) und/oder Softwaremodule implementiert werden und kann jegliche gewünschten Befehle interpretieren und/oder nutzen, um entsprechende Funktionen (z.B. TMIDSET, TMIDSELECT, PARAMETER EINSTELLEN usw.) durchzuführen.
Die verschiedenen Befehle (z.B. TMIDSET, TMIDSELECT, PARAMETER EINSTELLEN usw.) können über beliebige gewünschte Leitungen (z.B. Befehls-, Adress- usw.) auf beliebige gewünschte Weise an die Chips geliefert werden. Die Befehle können jegliches gewünschte Format verwenden und können eine beliebige gewünschte Länge aufweisen. Die Chipidentifizierung kann jede beliebige Länge aufweisen, kann jeden beliebigen Wert aufweisen und kann jegliche beliebigen alphanumerischen oder anderen Schriftzeichen umfassen. Jeder Chip kann jede beliebige Quantität von Identifizierungen umfassen. Die Identifizierung kann in einer beliebigen Quantität beliebiger gewünschter Register oder anderer Speicherstellen (z.B. Chipspeicherstellen usw.) gespeichert werden. Die Chipregister können eine beliebige Quantität aufweisen und können durch beliebige konventionelle oder andere Speicherungsvorrichtungen (z.B. Gatter, Speicherstellen, Schaltungsanordnung usw.) implementiert werden. Die Identifizierung kann für jeden Chip eindeutig sein, oder eine beliebige Quantität von Chips kann eine gemeinsame Identifizierung aufweisen, um auf Parameter für eine Gruppe von Chips mit derselben Identifizierung zuzugreifen und/oder solche Parameter zu speichern. Die Identifizierungen können auf beliebige Weise durch die Testeinheit oder eine andere Vorrichtung ermittelt werden (z.B. sequentielle Identifizierungen, zufällige Identifizierungen, Identifizierungen mit beliebigen gewünschten Versätzen, vorbestimmter Satz von Identifizierungen usw.). Die Identifizierung oder die anderen Informationen innerhalb eines Befehls können mit dem Befehl oder in einer beliebigen Quantität nachfolgender Übertragungen gesendet werden (z.B. kann eine Identifizierung mit einem TMSETID-Befehl oder in einer nachfolgenden Übertragung gesendet werden). Die Identifizierun gen können in beliebiger Reihenfolge oder auf beliebige Weise Chips zugewiesen werden. Die Identifizierung kann mittels jeglicher herkömmlicher oder anderer Techniken auf flüchtige oder nicht-flüchtige Weise gespeichert werden (z.B. flüchtiger oder nicht-flüchtiger Speicher, Laser oder andere Sicherungstechniken usw.). Die Zuweisung von Identifizierungen kann als separate Funktion durchgeführt oder in einen Testfluss oder einen Teil eines Testflusses integriert werden.
Die vorliegende Erfindung kann beliebige gewünschte Parameter auf beliebige gewünschte Werte einstellen (z.B. können die inneren Spannungen auf beliebige gewünschte Spannungen eingestellt werden, usw.). Die Parameterwerte können auf beliebige Weise durch die Testeinheit oder eine andere Vorrichtung ermittelt werden (z.B. auf der Basis jeglicher geeigneter Bedingungen oder Kriterien, vorbestimmt usw.) und können in einer beliebigen Quantität beliebiger gewünschter Chipregister oder anderer Speicherpositionen (z.B. Chipspeicherstellen usw.) gespeichert werden. Die Parameterwerte oder andere Informationen in einem Befehl können mit dem Befehl oder in einer beliebigen Quantität nachfolgender Übertragungen gesendet werden (z.B. kann ein Parameterwert mit einer Parameter-Einstellen-Befehl oder in einer nachfolgenden Übertragung gesendet werden). Die Chips können in jeder beliebigen gewünschten Reihenfolge oder auf jede beliebige gewünschte Weise Parameterwerte(n?) zugewiesen werden. Ferner können die Parameter in jeder beliebigen gewünschten Reihenfolge oder auf jede beliebige gewünschte Weise zugewiesen werden. Die oben beschriebenen und in den Zeichnungen veranschaulichten Techniken zum Einstellen von Identifizierungen und Parameterwerten können auf beliebige Weise, die die hierin beschriebenen Funktionen bewerkstelligt, modifiziert werden.
Die Testeinheit kann eine beliebige Quantität beliebiger geeigneter Tests durchführen, nachdem Parameterwerte zugewiesen wurden (z.B. Speicherschreiben usw.). Die Testein heit kann auf der Basis jeglicher gewünschter Kriterien oder Schwellen Testergebnisse von den Chips empfangen und auswerten. In diesem Fall kann ansprechend auf inakzeptable Ergebnisse automatisch eine Einleitung einer Anpassung von Parametern durchgeführt werden. Alternativ dazu kann ein Benutzer die Testergebnisse auswerten, um das Erfordernis, Parameterwerte anzupassen, zu ermitteln. Die Chips können dahin gehend konfiguriert sein, jede beliebige Quantität jeglicher beliebiger gewünschter Leitungen (z.B. Daten-, Adress-, Befehls-, Chipauswahl- usw.) gemeinsam zu nutzen. Ein Zugriff auf die gemeinsam genutzten Leitungen kann über jegliche beliebige geeignete Befehle (z.B. TMIDSET, TMIDSELECT usw.) von der Testeinheit oder einer anderen Vorrichtung gesteuert werden. Eine Leitung kann durch eine beliebige Quantität von Chips verwendet werden. Ein Chip kann eine beliebige gewünschte Charakteristik (z.B. Impedanz, Widerstand usw.) liefern oder jegliche beliebige gewünschte Vorrichtung (z.B. Schalter, Transistor usw.) verwenden, um eine effektive Verbindung mit einer gemeinsam genutzten Leitung oder einem gemeinsam genutzten Anschlussstift zu steuern.
Die vorliegende Erfindung ist nicht auf die hierin beschriebenen Anwendungen beschränkt, sondern kann auf jegliche beliebige Paralleltestumgebung angewendet werden, um auf jegliche gewünschte Parameter oder Konfigurationen einer Einheit einzeln zuzugreifen und dieselben anzupassen.
Aus der vorstehenden Beschreibung wird man erkennen, dass die Erfindung ein neuartiges Verfahren und eine neuartige Vorrichtung zum selektiven Zugreifen auf und zum Konfigurieren von einzelnen Chips eines Halbleiterwafers zur Verfügung stellt, wobei jedem im Test befindlichen Waferchip eine eindeutige programmierbare Identifizierung zugewiesen wird, um zu ermöglichen, dass jeder Chip zur Speicherung von Parameterwerten in Chipregistern einzeln zugänglich ist, um diesen Chip zu konfigurieren.
Nachdem bevorzugte Ausführungsbeispiele eines neuen und verbesserten Verfahrens und einer neuen und verbesserten Vorrichtung zum selektiven Zugreifen auf und Konfigurieren von einzelnen Chips eines Halbleiterwafers beschrieben wurden, nimmt man an, dass angesichts der hierin dargelegten Lehren Fachleuten andere Modifikationen, Variationen und Änderungen nahe gelegt werden. Somit versteht es sich, dass man glaubt, dass alle derartigen Variationen, Modifikationen und Änderungen in den Schutzumfang der vorliegenden Erfindung fallen, wie er durch die beigefügten Patentansprüche definiert ist.

Claims

Ein Verfahren zum Testen und einzelnen Konfigurieren einer Mehrzahl von Chips eines Wafers, das folgende Schritte umfasst: (a) Identifizieren einer Mehrzahl von Chips eines Wafers zum Testen; (b) Koppeln der identifizierten Chips mit einem Wafertestsystem, wobei das System Befehle zum Testen und Konfigurieren der Mehrzahl von Chips ausgibt; (c) Zuweisen einer Identifizierung zu jedem der identifizierten Chips und Speichern der zugewiesenen Identifizierung in einem entsprechenden Register dieses Chips ansprechend darauf, dass die identifizierten Chips Identifizierungsbefehle von dem Wafertestsystem empfangen; (d) Auswählen eines identifizierten Chip; und (e) Bestimmen zumindest eines Parameterwertes für den ausgewählten Chip und einzelnes Zugreifen auf den ausgewählten Chip auf der Basis der zugewiesenen Identifizierung und Speichern jedes ermittelten Parameterwertes in einem entsprechenden Chipregister, um diesen Chip zu konfigurieren, ansprechend darauf, dass die identifizierten Chips Auswahl- und Parameterbefehle von dem Wafertestsystem empfangen, wobei zumindest zwei der Chips unterschiedliche Parameterwerte umfassen.
Das Verfahren gemäß Anspruch 1, bei dem Schritt (c) ferner folgende Schritte umfasst: (c.1) Sperren von Leistung an die identifizierten Chips; (c.2) Freigeben von Leistung an einen der identifizierten Chips; (c.3) Zuweisen einer Identifizierung zu dem freigegebenen Chip und Speichern der zugewiesenen Identifizierung in dem entsprechenden Chipregister; und (c.4) selektives Festlegen eines nachfolgenden Chips für eine Zuweisung der Identifizierung; wobei Schritte (c.2)–(c.4) wiederholt werden, bis jedem identifizierten Chip eine Identifizierung zugewiesen wurde.
Das Verfahren gemäß Anspruch 1, bei dem Schritt (e) ferner folgende Schritte umfasst: (e.1) Auswählen eines Parameters des Chips und Bestimmen eines Wertes für den ausgewählten Parameter; (e.2) einzeln Zugreifen auf den ausgewählten Chip auf der Basis der zugewiesenen Identifizierung und Speichern des ermittelten Wertes für den ausgewählten Parameter in einem entsprechenden Chipregister; (e.3) Durchführen eines Funktionstests an dem Chip mit dem gespeicherten Parameterwert und Auswerten von Testergebnissen; und (e.4) Identifizieren eines nachfolgenden Parameters des Chips zur Bestimmung, ansprechend darauf, dass die Testergebnisse akzeptabel sind; wobei Schritte (e.1)–(e.4) für jeden des zumindest einen Parameters des Chips wiederholt werden.
Das Verfahren gemäß Anspruch 1, bei dem jeder der Mehrzahl von Chips jeweils eine Testschnittstelle umfasst und bei dem Schritt (c) ferner folgenden Schritt umfasst: (c.1) Empfangen und Verarbeiten der Identifizierungsbefehle über die Testschnittstelle, um die zugewiesene Identifizierung in einem entsprechenden Chipregister zu speichern.
Das Verfahren gemäß Anspruch 1, bei dem jeder der Mehrzahl von Chips jeweils eine Testschnittstelle umfasst und bei dem Schritt (e) ferner folgenden Schritt umfasst: (e.1) Empfangen und Verarbeiten der Auswahl- und Parameterbefehle über die Testschnittstelle, um jeden ermittelten Parameterwert in einem entsprechenden Chipregister des ausgewählten identifizierten Chips zu speichern.
Das Verfahren gemäß Anspruch 1, bei dem jeder der Chips einen DRAM-Chip umfasst.
Ein System zum Testen und einzelnen Konfigurieren einer Mehrzahl von Chips eines Wafers, das folgende Merkmale aufweist: eine Testeinrichtung zum Ausgeben von Befehlen, um die Mehrzahl von Chips zu testen und zu konfigurieren, wobei die Testeinrichtung folgende Merkmale umfasst: eine Testidentifizierungseinrichtung zum Identifizieren und Ineingriffnehmen einer Mehrzahl von Chips zum Testen; eine Zuweisungseinrichtung zum Liefern von Identifizierungsbefehlen an die identifizierten Chips, um jedem dieser Chips eine Identifizierung zuzuweisen; eine Parameterauswahleinrichtung zum Auswählen eines identifizierten Chips und Bestimmen zumindest eines Parameterwertes für den ausgewählten Chip; und eine Parameterspeichereinrichtung zum einzelnen Zugreifen auf den ausgewählten Chip auf der Basis der zugewiesenen Identifizierung, und zum Liefern von Auswahl- und Parameterbefehlen an die identifizierten Chips, um den zumindest einen Parameterwert zu speichern; und eine Testschnittstelleneinrichtung, die auf jedem Chip angeordnet ist und folgende Merkmale umfasst: eine Identifizierungseinrichtung, um die Identifizierungsbefehle zu verarbeiten und die zugewiesene Identifizierung in einem entsprechenden Register dieses Chips zu speichern; und eine Parametereinrichtung, um die Auswahl- und Parameterbefehle zu verarbeiten und jeden ermittelten Parameterwert in einem entsprechenden Chipregister zu speichern, um diesen Chip zu konfigurieren, wobei zumindest zwei der Chips unterschiedliche Parameterwerte umfassen.
Das System gemäß Anspruch 7, bei dem die Zuweisungseinrichtung folgende Merkmale umfasst: eine Sperreinrichtung zum Sperren von Leistung an die identifizierten Chips; eine Auswahleinrichtung zum Auswählen eines identifizierten Chips für eine Zuweisung der Identifizierung; eine Freigabeeinrichtung zum Freigeben von Leistung an den ausgewählten Chip; und eine Identifizierungsspeichereinrichtung zum Zuweisen einer Identifizierung zu dem freigegebenen Chip und zum Liefern des Identifizierungsbefehls an den freigegebenen Chip, um die zugewiesene Identifizierung in dem entsprechenden Chipregister zu speichern.
Das System gemäß Anspruch 7, bei dem: die Parameterauswahleinrichtung einen Parameter des ausgewählten Chips auswählt und einen Wert für den ausgewählten Parameter ermittelt; die Parameterspeichereinrichtung auf der Basis der zugewiesenen Identifizierung einzeln auf den ausgewählten Chip zugreift; und die Parametereinrichtung den ermittelten Wert für den ausgewählten Parameter in einem entsprechenden Chipregister speichert und folgendes Merkmal umfasst: eine Funktionstesteinrichtung zum Durchführen eines Funktionstests an dem Chip mit dem gespeicherten Parameterwert, wobei die Parameterauswahleinrichtung einen nachfolgenden Parameter dieses Chips für eine Bestimmung identifiziert, ansprechend darauf, dass die Testergebnisse akzeptabel sind.
Das System gemäß Anspruch 7, bei dem jeder Chip einen DRAM-Chip umfasst.
Ein System zum Testen und einzelnen Konfigurieren einer Mehrzahl von Chips eines Wafers, das folgende Merkmale aufweist: ein Testsystem, um Befehle auszugeben, die Mehrzahl von Chips zu testen und zu konfigurieren, wobei das Testsystem folgende Merkmale umfasst: ein Testidentifizierungsmodul, um eine Mehrzahl von Chips zum Testen zu identifizieren und in Eingriff zu nehmen; ein Zuweisungsmodul, um Identifizierungsbefehle an die identifizierten Chips zu liefern, um jedem dieser Chips eine Identifizierung zuzuweisen; ein Parameterauswahlmodul, um einen identifizierten Chip auszuwählen und zumindest einen Parameterwert für den ausgewählten Chip zu ermitteln; und ein Parameterspeichermodul, um auf der Basis der zugewiesenen Identifizierung einzeln auf den ausgewählten Chip zuzugreifen und um an die identifizierten Chips Auswahl- und Parameterbefehle zu liefern, um den zumindest einen Parameterwert zu speichern; und eine Testschnittstelle, die auf jedem der Chips angeordnet ist und folgende Merkmale umfasst: ein Identifizierungsmodul, um die Identifizierungsbefehle zu verarbeiten und die zugewiesene Identifizierung in einem entsprechenden Register dieses Chips zu speichern; und ein Parametermodul, um die Auswahl- und Parameterbefehle zu verarbeiten und jeden ermittelten Parameterwert in einem entsprechenden Chipregister zu speichern, um diesen Chip zu konfigurieren, wobei zumindest zwei der Chips unterschiedliche Parameterwerte umfassen.
Das System gemäß Anspruch 11, bei dem das Zuweisungsmodul folgende Merkmale aufweist: ein Sperrmodul, um Leistung an die identifizierten Chips zu sperren; ein Auswahlmodul, um einen identifizierten Chip für eine Zuweisung der Identifizierung auszuwählen; ein Freigabemodul, um Leistung an den ausgewählten Chip freizugeben; und ein Identifizierungsspeichermodul, um dem freigegebenen Chip eine Identifizierung zuzuweisen und den Identifizierungsbefehl an den freigegebenen Chip zu liefern, um die zugewiesene Identifizierung in dem entsprechenden Chipregister zu speichern.
Das System gemäß Anspruch 11, bei dem: das Parameterauswahlmodul einen Parameter des ausgewählten Chips auswählt und einen Wert für den ausgewählten Parameter ermittelt; das Parameterspeichermodul auf der Basis der zugewiesenen Identifizierung einzeln auf den ausgewählten Chip zugreift; und das Parametermodul den ermittelten Wert für den ausgewählten Parameter in einem entsprechenden Chipregister speichert und folgendes Merkmal umfasst: ein Funktionstestmodul zum Durchführen eines Funktionstests an dem Chip mit dem gespeicherten Parameterwert, wobei das Parameterauswahlmodul einen nachfolgenden Parameter dieses Chips für eine Bestimmung identifiziert, ansprechend darauf, dass die Testergebnisse akzeptabel sind.
Das System gemäß Anspruch 11, bei dem jeder der Chips einen DRAM-Chip umfasst.
Ein Verfahren zum Testen einer Mehrzahl von Chips eines Wafers, bei dem zumindest zwei Chips eine gemeinsame Datenleitung aufweisen, wobei das Verfahren folgende Schritte umfasst: (a) Identifizieren einer Mehrzahl von Chips eines Wafers zum Testen; (b) Koppeln der identifizierten Chips mit einem Wafertestsystem, wobei das System Test- und Auswahlbefehle ausgibt, um die Mehrzahl von Chips zu testen beziehungsweise die Nutzung der gemeinsam genutzten Datenleitung zu steuern; (c) Zuweisen einer Identifizierung zu jedem der identifizierten Chips und Speichern der zugewiesenen Identifizierung in einem entsprechenden Register dieses Chips ansprechend darauf, dass die identifizierten Chips Identifizierungsbefehle von dem Wafertestsystem empfangen; (d) Durchführen zumindest eines Test an den identifizierten Chips; und (e) Steuern der Nutzung der gemeinsam genutzten Datenleitung durch die zumindest zwei Chips ansprechend auf die Auswahlbefehle von dem Wafertestsystem.
Das Verfahren gemäß Anspruch 15, bei dem Schritt (c) ferner folgende Schritte umfasst: (c.1) Sperren von Leistung an die identifizierten Chips; (c.2) Freigeben von Leistung an einen der identifizierten Chips; (c.3) Zuweisen einer Identifizierung zu dem freigegebenen Chip und Speichern der zugewiesenen Identifizierung in dem entsprechenden Chipregister; und (c.4) selektives Festlegen eines nachfolgenden Chips für eine Zuweisung der Identifizierung; wobei Schritte (c.2)–(c.4) wiederholt werden, bis jedem identifizierten Chip eine Identifizierung zugewiesen wurde.
Das Verfahren gemäß Anspruch 15, bei dem Schritt (e) ferner folgende Schritte umfasst: (e.1) Auswählen eines Chips, um die gemeinsam genutzte Datenleitung zu nutzen, und Liefern des Auswahlbefehls, der den ausgewählten Chip angibt; und (e.2) Verhindern, dass verbleibende der zumindest zwei Chips auf die gemeinsam genutzte Datenleitung zugreifen.
Das Verfahren gemäß Anspruch 17, bei dem Schritt (e.2) ferner folgenden Schritt umfasst: (e.2.1)jeder verbleibende Chip liefert einen Zustand einer hohen Impedanz an einer Verbindung von diesem Chip zu der gemeinsam genutzten Datenleitung, um einen Zugriff auf die gemeinsam genutzte Datenleitung zu verhindern.
Das Verfahren gemäß Anspruch 15, bei dem jeder der Chips einen DRAM-Chip umfasst.
Ein System zum Testen einer Mehrzahl von Chips eines Wafers, bei dem zumindest zwei Chips eine gemeinsame Datenleitung nutzen, wobei das System folgende Merkmale aufweist: eine Testeinrichtung zum Ausgeben von Befehlen, die Mehrzahl von Chips zu testen, wobei die Testeinrichtung folgende Merkmale aufweist: eine Testidentifizierungseinrichtung zum Identifizieren und Ineingriffnehmen einer Mehrzahl von Chips zum Testen; eine Zuweisungseinrichtung zum Liefern von Identifizierungsbefehlen an die identifizierten Chips, um jedem dieser Chips eine Identifizierung zuzuweisen; eine Chiptesteinrichtung zum Liefern von Testbefehlen, um zumindest einen Test an den identifizierten Chips durchzuführen; und eine Steuereinrichtung zum Liefern von Auswahlbefehlen, um eine Verwendung der gemeinsam genutzten Datenleitung durch die zumindest zwei Chips zu steuern; und eine Testschnittstelleneinrichtung, die an jedem Chip angeordnet ist und folgende Merkmale aufweist: eine Identifizierungseinrichtung, um die Identifizierungsbefehle zu verarbeiten und die zugewiesene Identifizierung in einem entsprechenden Register dieses Chips zu speichern; eine Testdurchführungseinrichtung zum Verarbeiten der Testbefehle und zum Durchführen des zumindest einen Tests an einem entsprechenden Chip; und eine Leitungssteuereinrichtung zum Verarbeiten der Auswahlbefehle und Steuern der Verwendung der gemeinsam genutzten Datenleitung durch die zumindest zwei Chips.
Das System gemäß Anspruch 20, bei dem die Zuweisungseinrichtung folgende Merkmale umfasst: eine Sperreinrichtung zum Sperren von Leistung an die identifizierten Chips; eine Auswahleinrichtung zum Auswählen eines identifizierten Chips für eine Zuweisung der Identifizierung; eine Freigabeeinrichtung zum Freigeben von Leistung an den ausgewählten Chip; und eine Identifizierungsspeichereinrichtung zum Zuweisen einer Identifizierung zu dem freigegebenen Chip und zum Liefern des Identifizierungsbefehls an den freigegebenen Chip, um die zugewiesene Identifizierung in dem entsprechenden Chipregister zu speichern.
Das System gemäß Anspruch 20, bei dem: die Steuereinrichtung eine Chipauswahleinrichtung zum Auswählen eines Chips, um die gemeinsam genutzte Datenleitung zu verwenden, und zum Liefern des den ausgewählten Chip angebenden Auswahlbefehls umfasst; und die Leitungssteuereinrichtung eine Leitungszugangseinrichtung zum Verhindern umfasst, dass ein entsprechender Chip auf die gemeinsam genutzte Datenleitung zugreift, ansprechend darauf, dass ein anderer Chip dafür ausgewählt ist, die gemeinsam genutzte Datenleitung zu nutzen.
Das System gemäß Anspruch 22, bei dem die Leitungssteuereinrichtung folgendes Merkmal aufweist: eine Verbindungseinrichtung, um einen Zustand einer hohen Impedanz an einer Verbindung von dem entsprechenden Chip zu der gemeinsam genutzten Datenleitung zu liefern, um einen Zugriff auf die gemeinsam genutzte Datenleitung zu verhindern.
Das Verfahren gemäß Anspruch 20, bei dem jeder der Chips einen DRAM-Chip umfasst.
Ein System zum Testen einer Mehrzahl von Chips eines Wafers, bei dem zumindest zwei Chips eine gemeinsame Datenleitung nutzen, wobei das System folgende Merkmale aufweist: ein Testsystem zum Ausgeben von Befehlen, die Mehrzahl von Chips zu testen, wobei die Testeinrichtung folgende Merkmale aufweist: ein Testidentifizierungsmodul zum Identifizieren und Ineingriffnehmen einer Mehrzahl von Chips zum Testen; ein Zuweisungsmodul zum Liefern von Identifizierungsbefehlen an die identifizierten Chips, um jedem dieser Chips eine Identifizierung zuzuweisen; ein Chiptestmodul zum Liefern von Testbefehlen, um zumindest einen Test an den identifizierten Chips durchzuführen; und ein Steuermodul zum Liefern von Auswahlbefehlen, um eine Verwendung der gemeinsam genutzten Datenleitung durch die zumindest zwei Chips zu steuern; und eine Testschnittstelleneinrichtung, die an jedem Chip angeordnet ist und folgende Merkmale aufweist: ein Identifizierungsmodul, um die Identifizierungsbefehle zu verarbeiten und die zugewiesene Identifizierung in einem entsprechenden Register dieses Chips zu speichern; ein Testdurchführungsmodul zum Verarbeiten der Testbefehle und zum Durchführen des zumindest einen Tests an einem entsprechenden Chip; und ein Leitungssteuermodul zum Verarbeiten der Auswahlbefehle und Steuern der Verwendung der gemeinsam genutzten Datenleitung durch die zumindest zwei Chips.
Das System gemäß Anspruch 25, bei dem das Zuweisungsmodul folgende Merkmale aufweist: ein Sperrmodul, um Leistung an die identifizierten Chips zu sperren; ein Auswahlmodul, um einen identifizierten Chip für eine Zuweisung der Identifizierung auszuwählen; ein Freigabemodul, um Leistung an den ausgewählten Chip freizugeben; und ein Identifizierungsspeichermodul, um dem freigegebenen Chip eine Identifizierung zuzuweisen und den Identifizierungsbefehl an den freigegebenen Chip zu liefern, um die zugewiesene Identifizierung in dem entsprechenden Chipregister zu speichern.
Das System gemäß Anspruch 25, bei dem: das Steuermodul ein Chipauswahlmodul zum Auswählen eines Chips, um die gemeinsam genutzte Datenleitung zu verwenden, und zum Liefern des den ausgewählten Chip angebenden Auswahlbefehls umfasst; und das Leitungssteuermodul ein Leitungszugangsmodul zum Verhindern umfasst, dass ein entsprechender Chip auf die gemeinsam genutzte Datenleitung zugreift, ansprechend darauf, dass ein anderer Chip dafür ausgewählt ist, die gemeinsam genutzte Datenleitung zu nutzen.
Das System gemäß Anspruch 27, bei dem das Leitungssteuermodul folgendes Merkmal aufweist: ein Verbindungsmodul, um einen Zustand einer hohen Impedanz an einer Verbindung von dem entsprechenden Chip zu der gemeinsam genutzten Datenleitung zu liefern, um einen Zugriff auf die gemeinsam genutzte Datenleitung zu verhindern.
Das Verfahren gemäß Anspruch 25, bei dem jeder der Chips einen DRAM-Chip umfasst.