DE10339940A1

DE10339940A1 - System und Verfahren zum heterogenen Mehrstellentesten

Info

Publication number: DE10339940A1
Application number: DE10339940A
Authority: DE
Inventors: Aiay Cupertino Khoche
Original assignee: Agilent Technologies Inc
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2002-09-20
Filing date: 2003-08-29
Publication date: 2004-04-15
Also published as: JP4414703B2; US6842022B2; US20040059972A1; JP2004117352A

Abstract

Offenbart sind Systeme und Verfahren, die ein Mehrstellentesten implementieren, bei dem eine Testsequenz, die bezüglich Chips eines Satzes von Chips implementiert wird, für ein paralleles Testen nicht identisch ist. Folglich werden heterogene Testsequenzen bezüglich parallel getesteter Chips eingesetzt. Eine Sequenz von Tests zu einem Testen einzelner Schaltungsblöcke von Chips kann zu einem Optimieren der Zeit zu einem Testen des Satzes von Chips ausgewählt werden, für die ein paralleles Testen durchgeführt wird. Zusätzlich oder alternativ kann eine Sequenz von Tests zum Testen einzelner Schaltungsblöcke von Chips zu einem Verwalten und/oder Reduzieren der Betriebsmittel ausgewählt werden, die bei einem Testen der Chips benutzt werden. Außerdem können Testsequenzen für die Chips eines Satzes von Chips dynamisch bestimmt werden, die parallel getestet werden, wie beispielsweise ansprechend auf eine Rückkopplung, die durch Sensoren geliefert wird, die die Chips überwachen, um verschiedene Nebenwirkungen anzusprechen.

Description

Die vorliegende Anmeldung ist bezogen auf die ebenfalls anhängige US-Patentanmeldung Seriennummer 10/155,651 der gleichen Anmelderin mit dem Titel „System and Method for Testing Circuitry on a Wafer", eingereicht am 24. Mai 2002, deren Offenbarung hierin durch Bezugnahme aufgenommen ist.
Die vorliegende Erfindung bezieht sich allgemein auf ein Testen einer Schaltungsanordnung auf einem Halbleiter-Wafer und insbesondere auf ein heterogenes Mehrstellentesten einer integrierten Schaltungsanordnung.

Während typischen Halbleiterherstellungsprozessen wird eine Mehrzahl von integrierten Schaltungen als einzelne Chips auf einem Halbleiter-Wafer gebildet. Jeder Halbleiter-Wafer weist im allgemeinen Hunderte bis Tausende einzelner auf demselben gebildeter Chips auf. Jeder Chip, besonders dieselben, die ein System-Auf-Chip (SoC = system-on-chip) oder anwendungsspezifische integrierte Schaltungen (ASIC = application specific integrated circuit) bereitstellen, kann eine Mehrzahl von Blöcken umfassen, um eine unterschiedliche Funktionalität bereitzustellen. Zum Beispiel kann jeder Chip einen oder mehrere Schaltungsanordnungsblöcke zum Bereitstellen eines digitalen Verarbeitens sowie einen oder mehrere Schaltungsanordnungsblöcke zum Bereitstellen eines Analog- oder Hochfrequenz (HF) -Verarbeitens umfassen.

Sind die Chips einmal auf einem Halbleiter-Wafer gebildet, werden die Chips dann getestet, um zu bestimmen, welche Chips funktionieren und welche Chips nicht funktionieren (auf diese Prozedur wird manchmal als „Wafersortierung" Bezug genommen). Der Zweck des Sondentests auf Waferebene ist es, so früh wie möglich in dem Herstellungsprozeß zu bestimmen, ob jeder einzelne Chip fehlerhaft ist oder nicht. Je früher ein fehlerhafter Chip erfaßt wird, desto geringer sind die Zeit und die Ausgaben, die auf ein Weiterverarbeiten fehlerhafter Chips verschwendet werden. Das heißt, falls bestimmt wird, daß ein erfaßter Defekt nicht repariert werden kann, werden die Zeit und die Ausgaben eines Abschließens einer Chipanordnung nicht aufgewendet.

Bei den meisten Testprozeduren wird jeder Chip oder jede zu testende Vorrichtung bzw. jedes Testobjekt (device under test = DUT) unter Verwendung sehr kostspieliger Sondenausrüstung untersucht, während sich die Chips noch auf dem Wafer befinden. Bei herkömmlichen Testprozeduren wird eine Sondenausrüstung verwendet, um jede Bond-Anschlußfläche (oder „Zugriffsanschlußfläche") auf einem einzelnen Chip mit einer getrennten Sondennadel oder einem Sondenstift zu kontaktieren. Genauer gesagt, wird bei herkömmlichen Testprozeduren jeder Chip oder jeder diskrete Schaltungsanordnungsblock desselben (Testschaltungsanordnung (circuitry under test = CUT)) untersucht, um zu bestimmen, ob derselbe einen grundlegenden Test (z. 8. einen Test auf elektrische Leerläufe oder elektrische Kurzschlüsse) besteht. In den meisten Fällen kann auch ein voller Funktionstest unter Verwendung der Sondenausrüstung durchgeführt werden. Eine Sonde (auf die auch als eine „Schreibnadel" Bezug genommen werden kann) kann in Kontakt mit einer oder mehreren Bond-Anschlußflächen eines Chips gebracht werden, um Signale (z. B.: ein Testmuster) an den Chip zu übermitteln und um die Signale zu empfangen, die durch den Chip ansprechend auf die Eingangssignale ausgegeben werden. Die Sonde kann kommunikativ mit einer automatischen Testausrüstung (ATE = automated test equipment) gekoppelt sein, die betreibbar ist, um die Signale zu erzeugen, die einem Chip eingegeben werden sollen, und um die Signale zu bewerten, die durch den Chip ausgegeben werden, um zu bestimmen, ob der Chip ordnungsgemäß funktioniert.

Herkömmliche Testprozeduren betreffen allgemein ein Kontaktieren in Reihe einer Zugriffsanschlußfläche (von Zugriffsanschlußflächen) jedes einzelnen Chips mit einer Sonde. Das heißt, die Chips eines Wafers werden allgemein je einer zu einer Zeit in Reihe unter Verwendung einer Sonde getestet, um die Anschlußfläche(n) jedes Chips zu kontaktieren. Herkömmliche Testprozeduren sind jedoch aufgrund der Reihenart derselben problematisch. Zum Beispiel resultiert ein Verwenden einer Sonde, um einen Chip nach einem anderen Chip zu testen, in einer unerwünscht langen Zeit, die für ein Testen aller Chips auf einem Wafer erforderlich ist, was die Gesamtkosten eines Testens der Chips in der Tat erhöht. Sonden, und die zugehörigen Betriebsmittel derselben, die zu einem Testen der Chips verwendet werden, sind allgemein sehr teuer und es ist daher nicht erwünscht, daß eine Sonde Zange Zeit mit einem Testen der Chips eines einzigen Wafers beschäftigt ist.

Ferner wird die Lebensdauer einer Sonde allgemein durch die Anzahl von Malen gemessen, die dieselbe Chips berührt (z. B. kann eine Sonde eine typische Lebensdauer von einer Million Berührungen aufweisen). Herkömmliche Testprozeduren, die es erfordern, daß eine Sonde einen (oder einige) Chips) zu einer Zeit berührt, erhöhen in der Tat die Abnutzung einer Sonde. Zum Beispiel ist eine Sonde, die eine Lebensdauer von einer Million Berührungen aufweist, die bei einer herkömmlichen Testprozedur verwendet wird, bei der je ein Chip zu einer Zeit getestet wird, in der Lage, eine Million Chips zu testen. Unter Betrachtung der mit derartigen Sonden verbundenen Kosten ist es allgemein erwünscht, die Lebensdauer einer Sonde durch ein Testen so vieler Chips wie möglich während der Lebensdauer der Sonde wirksam zu verlängern. Außerdem erfordert ein Testen eines einzigen (oder einiger) Chips(s) längere Testzeiten, da die Sonde zu einem Chip bewegt werden muß und das geeignete Testen durchführen muß, zu einem anderen Chip bewegt werden muß und das geeignete Testen durchführen muß, etc.

Aus dem obigen ist es ersichtlich, daß es allgemein erwünscht ist, eine Anzahl von Chips parallel zu testen. Folglich wurden in jüngerer Zeit Testtechniken vorgeschlagen, die ein paralleles Testen mehrerer Chips eines Wafers mit einer einzelnen Sonde ermöglichen. Beispiele derartiger Paralleltestschemata, die vorgeschlagen wurden, umfassen dieselben, die in dem US-Patent Nr. 6,426,904 mit dem Titel „Structures for Wafer Level Test and Burn-In", erteilt am 30. Juli 2002 an Barth u. a., dem US-Patent Nr. 6,275,051 mit dem Titel „Segmented Architecture for Wafer Test and Burn-In", erteilt am 14. August 2001 an Bachelder u. a, dem US-Patent Nr. 6,134,685 mit dem Titel „Package Parallel Test Method and Apparatus", erteilt am 17. Oktober 2000 an Spano und dem US-Patent Nr. 5,896,040 mit dem Titel „Parallel Testing of Integrated Circuit Devices", erteilt am 20. April 1999 an Brannigan u. a., beschrieben sind, deren Offenbarungen hierin durch Bezugnahme aufgenommen sind.

Bei einem Bereitstellen einer Paralleltestimplementierung kann eine Sonde eine ausreichende Anzahl von Stiften aufweisen, um es Zugriffsanschlußflächen mehrerer Chips zu ermöglichen, gleichzeitig zu einem Testen derartiger mehrerer Chips kontaktiert zu werden, und die mit derselben verbundene ATE kann eine Anzahl von Betriebsmitteln aufweisen, wie beispielsweise Testsignalgeneratoren und Ausgangssignalanalysatoren, um ein Testen mehrerer Chips gleichzeitig zu ermöglichen. Bei einem Implementieren eines derartigen parallelen Testens wird typischerweise eine Testsequenz zum Testen der diskreten Blöcke oder CUTs der Chips oder DUTs eingerichtet und diese gleiche statische Testsequenz wird mit Bezug auf jeden Chip des Wafers eingesetzt.

Diskrete Blöcke oder CUTs der Chips oder DUTs können analysiert werden, um zu bestimmen, welche Blöcke parallel getestet werden können (z. B. digitale Blöcke) und welche Blöcke für ein paralleles Testen eventuell nicht geeignet sind (z. B. analoge Blöcke, beispielsweise wegen gegenseitiger Hochfrequenz (HF) -Interferenz, wegen einem Mangel an ATE-Betriebsmitteln, etc). Unter Verwendung derartiger Informationen wird ein paralleles Testen gemäß dem Stand der Technik implementiert, um die zuvor erwähnte Testsequenz mit Bezug auf jeden Chip eines Satzes von Chips einzusetzen, die parallel getestet werden, derart, daß lediglich diejenigen Blöcke, die zu einem parallelen Testen kompatibel sind, gleichzeitig parallel getestet werden und diejenigen Blöcke, die zu einem gleichzeitigen parallelen Testen inkompatibel sind, in Reihe getestet werden. Derartige bekannte Lösungen, die sich auf eine gleiche statische Testsequenz für jeden Chip eines Satzes von Chips, die getestet werden, stützen, können folglich keine maximale Parallelität erreichen, aber anstelle dessen eine oft nicht-optimierte hybride Parallel-/Reihentesttechnik liefern.

Während bestimmte Sondenimplementierungen eine ausreichende Anzahl an Stiften bereitstellen können, um es einer Mehrzahl von Chips zu ermöglichen, gleichzeitig getestet zu werden, ist ein derartiges Testen zusätzlich durch die bei der ATE verfügbaren Betriebsmittel begrenzt. Zum Beispiel kann eine Sonde, die ausreichend Stifte zum gleichzeitigen Kontaktieren zweier Chips aufweist, daran gehindert sein, die zwei Chips, oder Blöcke derselben, wegen eines Mangels an Redundanz eines bestimmten Betriebsmittels tatsächlich zu testen, das bei der ATE zu einem Testen notwendig ist. Zum Beispiel ist eine HF-Schaltungsanordnungstestvorrichtung oft sehr teuer, wogegen eine digitale Testvorrichtung relativ unaufwendig ist, was darin resultiert, daß mehrere digitale Testbetriebsmittel verfügbar sind, während lediglich einige oder sogar ein einziges HF-Testbetriebsmittel bei der ATE verfügbar ist. Folglich kann ein Testen wegen Begrenzungen, die mit den verfügbaren Betriebsmitteln verbunden sind, ein begrenztes Reihentesten sein, wodurch längere Testzeiten erforderlich sind und bestimmte Paralleltestszenarien verhindert werden.

Halbleiterhersteller geben eine beträchtliche Menge Geld für ein Häusen fehlerhafter Chips aus, die das Testen bestehen, das während einem Untersuchen durchgeführt wird, aber die ein nachfolgendes Zuverlässigkeitstesten nach einem Häusen nicht bestehen. Das Kosteneinsparungsziel eines Erfassens und Aussonderns fehlerhafter Chips so früh wie möglich in dem Herstellungsprozeß ist im Zusammenhang mit Mehrchipmodulen (MCMs = multi chip modules), z. B. den zuvor erwähnten SoCs, besonders wichtig. Mehrchipmodule (MCMs) sind elektronische Module, die eine Mehrzahl von integrierten Schaltungschips umfassen, die als eine Einheit zusammen gehäust sind. Mehrchipmodule werden immer häufiger verwendet.

Bei Mehrchipmodulen ist es ziemlich kostenaufwendig, einen oder mehrere ausgefallene Chips zu ersetzen, wenn die Chips einmal auf ein Substrat gebondet sind. Daher ist es erwünscht, zu bestimmen, ob ein Chip voll funktionsfähig ist und zuverlässig ist, bevor der Chip als ein Teil eines Mehrchipmoduls gehäust wird. Zusätzlich fordern viele Hersteller von Mehrchipmodulen, daß Halbleiterhersteller dieselben vollständig getestet als „bekannt gute Chips" verkaufen, die Zuverlässigkeitstests bestanden haben und die nicht in einem integrierten Schaltungsgehäuse gehäust sind.

Es ist die Aufgabe der vorliegenden Erfindung, ein System zum Testen von Chips auf einem Wafer, ein Verfahren zum Testen von Schaltungsanordnungsblöcken auf einem Wafer oder ein Verfahren zum Testen von Chips auf einem Wafer mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein System gemäß Anspruch 1 oder ein Verfahren gemäß Anspruch 13 oder 22 gelöst.

Ein Ausführungsbeispiel der vorliegenden Erfindung stellt ein System zum Testen von Chips auf einem Wafer bereit, das eine automatische Testausrüstung aufweist, die eine Mehr zahl von Testbetriebsmitteln, wobei einige der Testbetriebsmittel unterschiedliche Schaltungsanordnungstests durchführen, einschließlich einem ersten Schaltungsanordnungstest und einem zweiten Schaltungsanordnungstest, und eine Sonde zum Plazieren der Mehrzahl von Testbetriebsmitteln in Kommunikation mit einem Satz von Chips aufweist, der eine Mehrzahl von Chips auf dem Wafer aufweist, wobei eine Steuerschaltungsanordnung der automatischen Testausrüstung den ersten und den zweiten Schaltungsanordnungstest in einer unterschiedlichen Reihenfolge hinsichtlich eines ersten Chips und eines zweiten Chips des Satzes von Chips durchführt.

Ferner stellen Ausführungsbeispiele der vorliegenden Erfindung ein Verfahren zum Testen von Schaltungsanordnungsblökken auf einem Wafer bereit, das ein Einrichten heterogener Testsequenzen zu einer Verwendung bei einem Testen der Schaltungsanordnungsblöcke und ein Testen einer Mehrzahl der Schaltungsanordnungsblöcke parallel unter Verwendung der heterogenen Testsequenzen aufweist.

Ausführungsbeispiele der Erfindung stellen ein Verfahren zum Testen von Chips auf einem Wafer bereit, das ein Einrichten einer ersten Testsequenz zum Testen von Schaltungsblöcken eines ersten Chips auf dem Wafer, ein Einrichten einer zweiten Testsequenz zum Testen von Schaltungsblöcken eines zweiten Chips auf dem Wafer, wobei die erste Testsequenz für ein Testen von Schaltungsblöcken in einer unterschiedlichen Reihenfolge sorgt, als die zweite Testsequenz dasselbe tut, und ein Testen des ersten Chips unter Verwendung der ersten Testsequenz aufweist, während der zweite Chip unter Verwendung der zweiten Testsequenz getestet wird.

Zu einem vollständigeren Verstehen der vorliegenden Erfindung wird nun Bezug auf die folgende Beschreibung in Verbindung mit den zugehörigen Zeichnungen genommen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 einen Wafer, der mehrere Chips aufweist, die zu einem parallelen Testen gemäß der vorliegenden Erfindung geeignet sind;
2A eine automatische Testausrüstung zu einem Testen in Reihe gemäß dem Stand der Technik;
2B ein Zeitdiagramm eines Testens in Reihe unter Verwendung der automatischen Testausrüstung von 2A;
3A eine automatische Testausrüstung zu einem homogenen parallelen Testen gemäß dem Stand der Technik;
3B ein Zeitdiagramm eines homogenen parallelen Testens unter Verwendung der automatischen Testausrüstung von 3A;
3C eine automatische Testausrüstung zu einem homogenen parallelen Testen gemäß dem Stand der Technik;
4A eine automatische Testausrüstung zu einem heterogenen parallelen Testen gemäß der vorliegenden Erfindung;
4B ein Zeitdiagramm eines heterogenen parallelen Testens unter Verwendung der automatischen Testausrüstung von 4A;
4C eine automatische Testausrüstung zu einem heterogenen parallelen Testen gemäß der vorliegenden Erfindung;
5 ein Detail hinsichtlich eines Ausführungsbeispiels eines Systems, das bei der automatischen Testausrüstung von 4A nützlich ist; und
6 ein Detail hinsichtlich eines Ausführungsbeispiels der automatischen Testausrüstung von 4A.
Die vorliegende Erfindung betrifft Systeme und Verfahren, die ein Mehrstellentesten implementieren, bei dem die Testsequenz, die hinsichtlich Chips eines Satzes von Chips implementiert wird, für ein paralleles Testen nicht identisch ist, d. h. heterogene Testsequenzen werden hinsichtlich parallel getesteter Chips eingesetzt. Gemäß einem bevorzugten Ausführungsbeispiel wird eine Sequenz von Tests zum Testen einzelner Schaltungsblöcke von Chips zu einem Optimieren der Zeit zum Testen des Satzes von Chips ausgewählt, für die ein paralleles Testen durchgeführt wird. Zusätzlich oder alternativ kann eine Sequenz von Tests zum Testen einzelner Schaltungsblöcke von Chips für ein Verwalten und/oder Reduzieren der Betriebsmittel ausgewählt werden, die bei einem Testen der Chips benutzt werden.
Gemäß einem Ausführungsbeispiel der Erfindung wird eine Testsequenz zum Verwalten der Ergebnisse der Tests oder mit dem Testen verbundener Nebenwirkungen, wie beispielsweise Wärme, Rauschen, Temperatur, Leistungsverbrauch, etc., ausgewählt. Folglich kann die vorliegende Erfindung dynamisch die Sequenz von Tests für die Chips eines Satzes von Chips bestimmen, die parallel getestet werden, wie beispielsweise ansprechend auf eine Rückkopplung, die durch Sensoren bereitgestellt wird, die die Chips überwachen, um verschiedene Nebenwirkungen anzusprechen.
Gemäß bevorzugten Ausführungsbeispielen der vorliegenden Erfindung ist eine ATE angepaßt, um eine Ausführung außerhalb der Reihenfolge oder eine heterogene Ausführung einer Testsequenz bezüglich eines oder mehrerer Chips eines Satzes von Chips bereitzustellen, die parallel getestet werden. Eine derartige ATE-Adaption kann ein Bereitstellen von Instruktionssätzen, wie beispielsweise innerhalb eines ATE-Softwaresteuerprogramms oder eines ATE-Nur-Lese-Speichers (ROM) etc., aufweisen, um heterogene Testsequenzen gemäß der vorliegenden Erfindung zu implementieren sowie um heterogene Testsequenzen zu bestimmen, um optimierte Testzeiten bezüglich des Satzes von Chips bereitzustellen. Zusätzlich oder alternativ können derartige Instruktionssätze wirksam sein, um heterogene Testsequenzen zu bestimmen, um die effiziente Verwendung von ATE-Betriebsmitteln zu erleichtern, die bei einem Durchführen eines Testens benutzt werden. Die zuvor erwähnten Instruktionssätze können zusätzlich oder alternativ wirksam sein, um die bestimmten benutzten heterogenen Testsequenzen dynamisch zu konfigurieren/rekonfigurieren, wie beispielsweise ansprechend auf überwachte Bedingungen bezüglich der Chips, die getestet werden.
ATEs der vorliegenden Erfindung sind vorzugsweise angepaßt, um ein gemeinschaftliches Verwenden von ATE-Testbetriebsmitteln bei einem parallelen Testen von Chips bereitzustellen. Gemäß einem am meisten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden Schaltmatrizen oder andere steuerbare Auswahleinrichtungen benutzt, um ATE-Testbetriebsmittel unter den Chips gemeinschaftlich zu verwenden, die gemäß heterogenen Testsequenzen der vorliegenden Erfindung parallel getestet werden. ATEs der vorliegenden Erfindung erlauben ferner vorzugsweise eine Auswahl von unterschiedlichen Betriebsmitteln auf eine dynamische Weise während eines Testens eines Satzes von Chips.
Es ist zu erkennen, daß Ausführungsbeispiele der Erfindung nicht nur ein optimiertes paralleles Mehrstellentesten ermöglichen, sondern auch ein paralleles Testen ermöglichen, was andernfalls nicht möglich wäre. Genauer gesagt, wo ATE-Betriebsmittel begrenzt sind, und daher ein paralle les Testen verhindern oder begrenzen und/oder wo ein gleichzeitiges paralleles Testen von bestimmten Chipblöcken nicht möglich ist und daher ein paralleles Testen unter Verwendung einer homogenen Testsequenz verhindert, stellen heterogene Testsequenzen der vorliegenden Erfindung ein paralleles Testen bereit.
Nun wird auf 1 Bezug genommen, wobei ein Beispiel eines Wafers, gezeigt als ein Wafer 100, gezeigt ist, der eine Mehrzahl von auf demselben gebildeten Chips aufweist, hier als Chips 110-1 bis 110-6 gezeigt, die während einem Singulationsprozeß singuliert werden können (und z. B. als eine integrierte Schaltung gehäust werden können). Die Chips bei dem dargestellten Beispiel umfassen je die gleiche Schaltungsanordnung, wobei bei einigen Herstellungsprozessen an unterschiedlichen Chips auf einem Wafer eine unterschiedliche Schaltungsanordnung enthalten sein kann. Zum Beispiel stellen gemischte Schaltungsblöcke 111-1 bis 111-6 eine gleiche Schaltungskonfiguration dar, wobei ein diskreter oder getrennt testbarer Schaltungsblock bereitgestellt ist, der sowohl analoge (z. B. HF) Komponenten als auch digitale Komponenten bezüglich entsprechender der Chips 110-1 bis 110-6 aufweist. Auf ähnliche Weise stellen digitale Schaltungsblöcke 112-1 bis 112-6 eine gleiche Schaltungskonfiguration dar, wobei ein diskreter oder getrennt testbarer Schaltungsblock bereitgestellt ist, der lediglich digitale Komponenten bezüglich entsprechender der Chips 110-1 bis 110-6 aufweist. Natürlich ist es zu erkennen, daß ein Wafer mehr oder weniger Chips umfassen kann, als dieselben, die dargestellt sind, und/oder mehr oder weniger Schaltungsblöcke mit Bezug auf die Chips derselben enthalten sein können.
Obwohl es in 1 nicht gezeigt ist, können die verschiedenen Chips und/oder der Wafer 100 eine oder mehrere Zugriffsanschlußflächen umfassen, die mit den Schaltungsblöcken zu einem Liefern von Testsignalen an dieselben und/oder zu einem Empfangen von Signalen, die von denselben ausgegeben werden, kommunikativ gekoppelt sind. Diese Zugriffsanschlußflächen können durch eine Testsonde einer ATE kontaktiert werden, um Signale von bestimmten zu testenden Vorrichtungen (DUTs) von Chips 110-1 bis 110-6 bereitzustellen und zu empfangen, um die Funktionalität der Testschaltungsanordnung (CUT) derselben zu testen, z. B. gemischte Schaltungsblöcke 111 und/oder digitale Schaltungsblöcke 112.
Zum Beispiel kann bei einem Bereitstellen eines Testens der Chips des Wafers 100 gemäß einer bekannten Reihentesttechnik, wie es in 2A und 2B gezeigt ist, ein Sondenabschnitt 220 der ATE 200 eine Mehrzahl von Stiften aufweisen, die benutzt werden können, um Zugriffsanschlußflächen des Chips 110-1 zu einem Testen des gemischten Schaltungsblocks 111-1 unter Verwendung eines Mischsignal-Testbetriebsmittel 211 und zu einem Testen des digitalen Schaltungsblocks 112-1 unter Verwendung eines Digitalsignal-Testbetriebsmittels 212 zu kontaktieren. Danach können die Stifte des Sondenabschnitts 220 der ATE 200 benutzt werden, um Zugriffsanschlußflächen von Chip 110-2 zu einem Testen eines gemischten Schaltungsblocks 111-2 unter Verwendung eines Mischsignal-Testbetriebsmittels 211 und zu einem Testen eines digitalen Schaltungsblocks 112-2 unter Verwendung eines Digitalsignal-Testbetriebsmittels 212 zu kontaktieren.
Eine Testsequenz für die Chips des Wafers 100 kann bestimmt werden, bei der zuerst gemischte Schaltungsblöcke 111 getestet werden sollen, gefolgt von einem Testen digitaler Schaltungsblöcke 112. Gemäß einer bekannten Reihentesttechnik kann bei dem Chip 110-1 (DUTT) die zuvor erwähnte Testsequenz durchgeführt werden, um den gemischten Schaltungsblock 111-1 (CUT1) und den digitalen Schaltungsblock 112-1 (CUT2) zu testen, wie es in dem Zeitdiagramm von 28 dargestellt ist. Danach kann bei dem Chip 110-2 (DUT2) die zuvor erwähnte Testsequenz durchgeführt werden, um den gemischten Schaltungsblock 111-2 (CUT3) und den digitalen Schaltungsblock 112-2 (CUT4) zu testen, wie es ebenfalls in dem Zeitdiagramm von 2B dargestellt ist. Wo jede derartige CUT eine Zeit T zum Testen erfordert, erfordert folglich ein Reihentesten dieser ersten zwei Chips des Wafers 100 gemäß dem Stand der Technik eine Zeit von 4T.
In jüngerer Zeit wurden jedoch Testtechniken vorgeschlagen, die ein paralleles Testen von mehreren Chips eines Wafers zumindest bis zu einem gewissen Ausmaß ermöglichen. Die 3A und 3B stellen ein Beispiel einer im Stand der Technik vorgeschlagenen Paralleltestkonfiguration dar. Wie bei der ATE 200 von 2A kann ein Sondenabschnitt 320 einer ATE 300 eine Mehrzahl von Stiften aufweisen, die benutzt werden können, um Zugriffsanschlußflächen der Chips zu kontaktieren. Jedoch kann der Sondenabschnitt 320 eine Anzahl von Stiften und/oder eine Konfiguration derselben aufweisen, um ein paralleles Testen des Chips 110-1 unter Verwendung eines Mischsignal-Testbetriebsmittels 211 und eines Digitalsignal-Testbetriebsmittels 212 und des Chips 111-2 unter Verwendung eines Mischsignal-Testbetriebsmittels 311 und eines Digitalsignal-Testbetriebsmittels 312 bereitzustellen.
Bei einem Bereitstellen eines Testens der Chips des Wafers 100 gemäß einer bekannten Paralleltesttechnik kann bestimmt werden, daß bestimmte Schaltungsblöcke zu einem gleichzeitigen parallelen Testen inkompatibel sind. Zum Beispiel kann bestimmt werden, daß die HF-Abschnitte der gemischten Schaltungsblöcke 111 eine gegenseitige Interferenz bewirken, derart, daß ein gleichzeitiges paralleles Testen derselben nicht ratsam ist. Folglich kann eine Testsequenz für die Chips des Wafers 100 bestimmt werden, bei der zuerst digitale Schaltungsblöcke 112 parallel getestet werden sollen, gefolgt durch ein Reihentesten von gemischten Schaltungsblöcken 111. Zum Beispiel kann bei den Chips 110-1 (DUT1) und 110-2 (DUT2) die zuvor erwähnte Testsequenz durchgeführt werden, um digitale Schaltungsblöcke 112-1 (CUT1A) und 112-2 (CUT1B) parallel zu testen, wie es in dem Zeitdiagramm von 3B gezeigt ist. Danach kann die Testsequenz ein Reihentesten bereitstellen, derart, daß der gemischte Schaltungsblock 111-1 (CUT2) des Chips 110-1 (DUT1) getestet wird, gefolgt durch ein Testen des gemischten Schaltungsblocks 111-2 (CUT3) des Chips 110-2 (DUT2), wie es in dem Zeitdiagramm von 3B dargestellt ist. Wo jede derartige CUT eine Zeit T zum Testen erfordert, erfordert folglich ein paralleles Testen dieser ersten zwei Chips des Wafers 100 gemäß dem Stand der Technik eine Zeit von 3T.
Es ist zu erkennen, daß der in 3B dargestellte Fall auch mit einer homogenen Testlösung verbunden sein kann, bei der eine ATE-Betriebsmittelbegrenzung zu einem gleichzeitigen parallelen Testen von bestimmten Schaltungsblöcken inkompatibel ist. Zum Beispiel weist die ATE 300 von 3C lediglich ein Mischsignal-Betriebsmittel auf. Folglich kann eine Testsequenz für die Chips des Wafers 100 bestimmt werden, bei der zuerst die digitalen Schaltungsblöcke 112 parallel getestet werden sollen, gefolgt durch ein Reihentesten der gemischten Schaltungsblöcke 111, wie es in 3B gezeigt ist.
Nun wird auf 4A und 4B Bezug genommen, wobei ein Ausführungsbeispiel der vorliegenden Erfindung gezeigt ist, bei dem eine ATE 400 angepaßt ist, um heterogene Testsequenzen zu einem parallelen Testen der Chips des Wafers 100 bereitzustellen. Wie bei der ATE 300 von 3A kann ein Sondenabschnitt 420 der ATE 400 eine Anzahl von Stiften und/oder eine Konfiguration derselben aufweisen, um ein paralleles Testen eines Satzes von Chips, z. B. Chips 110-1 und 110-2, und/oder der unterschiedlichen Blöcke derselben bereitzustellen. Jedoch sind Steueralgorithmen, z. B. Betriebssoftware, der ATE 400 gemäß der vorliegenden Erfindung angepaßt, um für einige der parallel getesteten Chips eine unterschiedliche Testsequenz zu benutzen. Wie es im folgenden detaillierter beschrieben wird, weist die ATE 400 des dargestellten Ausführungsbeispiels außerdem Schaltma trizen 411 und 412 auf, die eine jegliche Form einer Schaltungsanordnung zu einem Bereitstellen eines wie hierin beschriebenen steuerbaren schnittstellenmäßigen Verbindens aufweisen können, das bei einem Optimieren einer Benutzung von Testbetriebsmitteln derselben nützlich ist.
Bei einem Bereitstellen eines Testens der Chips des Wafers 100 gemäß einer Paralleltesttechnik der vorliegenden Erfindung kann bestimmt werden, daß die Vorrichtungen, die getestet werden sollen, bestimmte Vorrichtungsrestriktionen aufweisen, beispielsweise daß bestimme Schaltungsblöcke zu einem gleichzeitigen parallelen Testen inkompatibel sind. Wie es oben mit Bezug auf die 3A und 3B beschrieben ist, kann z. B. bestimmt werden, daß die HF-Abschnitte der gemischten Schaltungsblöcke 111 eine gegenseitige Interferenz bewirken, derart, daß ein gleichzeitiges paralleles Testen derselben nicht ratsam ist. Folglich können Steueralgorithmen der ATE 400, oder ein Operator derselben, Testsequenzen für die Chips des Wafers 100 bestimmen, bei denen die gemischten Schaltungsblöcke 111 zu unterschiedlichen Zeitabschnitten getestet werden, um dadurch ein paralleles Testen von Chips zu erleichtern, ohne eine unterwünschte Interferenz zu erfahren. Wenn die ATE 400 angepaßt ist, um heterogene Testsequenzen bereitzustellen, können die zuvor erwähnten Testsequenzen außerdem ferner ein Testen der digitalen Schaltungsblöcke 112 zu unterschiedlichen Zeitabschnitten umfassen, obwohl eventuell kein Kompatibilitätspunkt bezüglich eines gleichzeitigen parallelen Testens derselben besteht, um eine Testoperation der ATE 400 zu optimieren. Eine derartige Optimierung kann eine minimierte Gesamttestzeit, eine maximierte Verwendung von verfügbaren Betriebsmitteln, eine minimierte Anzahl von erforderlichen Betriebsmitteln und/oder ähnliches bereitstellen.
Nun wird auf 4B Bezug genommen, wobei ein Zeitdiagramm gezeigt ist, das eine Implementierung von heterogenen Testsequenzen darstellt, die die obigen Kriterien bezüglich eines Satzes von Chips erfüllen, die parallel getestet werden sollen, einschließlich der Chips 110-1 und 110-2. Genauer gesagt, können bei den Chips 110-1 (DUT1) und 110-2 (DUT2) die zuvor erwähnten heterogenen Testsequenzen durchgeführt werden, um den gemischten Schaltungsblock 111-1 (CUT1A) des Chips 110-1 zu testen, während gleichzeitig der digitale Schaltungsblock 112-2 (CUT1B) des Chips 110-2 getestet wird. Danach können die heterogenen Testsequenzen ein Testen des digitalen Schaltungsblocks 112-1 (CUT2A) des Chips 110-1 bereitstellen, während gleichzeitig der gemischte Schaltungsblock 111-2 (CUT2B) des Chips 110-2 getestet wird. Nachfolgende Sätze von Chips auf dem Wafer 100 können auf ähnliche Weise getestet werden. Wo jede derartige CUT eine Zeit T zum Testen erfordert, wird ein heterogenes paralleles Testen des dargestellten Satzes von Chips auf dem Wafer 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einer Zeit von 2T erreicht.
Aus dem Obigen ist zu erkennen, daß eine Implementierung von heterogenen Testsequenzen der vorliegenden Erfindung zu einer verbesserten Gesamttestzeit führen kann, einen bestimmten Satz von Vorrichtungsrestriktionen vorausgesetzt. Ausführungsbeispiele der vorliegenden Erfindung können zusätzlich oder alternativ benutzt werden, um Vorteile bezüglich Betriebsmittelbegrenzungen zu liefern. Es ist nicht ungewöhnlich, eine begrenzte Anzahl an Testbetriebsmitteln bezüglich einer bestimmten ATE verfügbar zu haben. Zum Beispiel sind Analog- und Mischsignal-Testbetriebsmittel oft relativ teuer und groß, wodurch oft vorgegeben ist, daß lediglich einige derartiger Betriebsmittel bei einer bestimmten ATE verfügbar sind. Die Verfügbarkeit derartiger Betriebsmittel kann berücksichtigt werden, wenn heterogene Testsequenzen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung bestimmt werden.
Nun wird auf 4C Bezug genommen, wobei ein Ausführungsbeispiel der vorliegenden Erfindung gezeigt ist, bei dem die ATE 400, die eine begrenzte Verfügbarkeit eines be stimmten Betriebsmittels aufweist, angepaßt ist, um heterogene Testsequenzen für ein paralleles Testen von Chips auf dem Wafer 100 bereitzustellen. Wie bei der ATE 300 von 3C umfaßt die ATE 400 von 4C eine Mehrzahl von Digitalsignal-Testbetriebsmitteln (212 und 312), aber lediglich ein einziges Mischsignal-Testbetriebsmittel (211). Folglich sind Steueralgorithmen, z. B. Betriebssoftware, der ATE 400 gemäß der vorliegenden Erfindung angepaßt, um für einige der parallel getesteten Chips unter Verwendung einer Schaltmatrix 411 eine unterschiedliche Testsequenz zu benutzen.
Bei einem Bereitstellen eines Testens der Chips des Wafers 100 gemäß der vorliegenden Erfindung kann bestimmt werden, daß ein bestimmtes Testbetriebsmittel begrenzt ist, wie beispielsweise daß bei der ATE 400 lediglich ein einziges Mischsignal-Testbetriebsmittel vorhanden ist. Folglich können Steueralgorithmen der ATE 400, oder ein Operator derselben, Testsequenzen für die Chips des Wafers 100 bestimmen, bei denen die gemischten Schaltungsblöcke 111 zu unterschiedlichen Zeitabschnitten getestet werden, um dadurch eine Verwendung des begrenzten Testbetriebsmittels bezüglich der Chips zu erleichtern, die parallel getestet werden sollen. Wenn die ATE 400 angepaßt ist, um heterogene Testsequenzen bereitzustellen, können die zuvor erwähnen Testsequenzen außerdem ferner ein Testen von digitalen Schaltungsblöcken 112 zu verschiedenen Zeitabschnitten umfassen, obwohl eventuell kein Kompatibilitätspunkt oder keine Betriebmittelbegrenzung bezüglich einem gleichzeitigen parallelen Testen derselben vorliegt, um eine Testoperation der ATE 400 zu optimieren. Folglich resultiert dieses Ausführungsbeispiel einer Paralleltesttechnik, die ATE-Testbetriebsmittelbegrenzungen anspricht, darin, daß ein Testen des exemplarischen Satzes von Chips in 2T Zeit erreicht wird, wie es in 4B dargestellt ist.
Es ist zu erkennen, daß die in den 4A und 4C gezeigte Schaltmatrix 411 die gemeinschaftliche Verwendung des Mischsignal-Testbetriebsmittels 211 unter den Chips erleichtert, die parallel getestet werden. Gemäß einem bevorzugten Ausführungsbeispiel stellen Steueralgorithmen der ATE 400 eine Steuerung der Schaltmatrix 411 bereit, um das Mischsignal-Testbetriebsmittel 211 kommunikativ mit geeigneten Stiften des Sondenabschnitts 420 zu koppeln und dadurch das Mischsignal-Betriebsmittel 211 mit ausgewählten der gemischten Signalblöcke 111 während eines bestimmten Zeitabschnitts zu koppeln.
Obwohl andere Testbetriebsmittel, wie beispielsweise das Digitalsignal-Testbetriebsmittel 212, in einer Verfügbarkeit eventuell nicht so begrenzt sind wie einige Testbetriebsmittel, wie beispielsweise das Mischsignal-Testbetriebsmittel 211, können Schaltmatrizen der vorliegenden Erfindung benutzt werden, um eine optimierte Verwendung derselben zu erleichtern. Folglich weist die ATE 400 von 4A die Schaltmatrix 412 auf, die eine gemeinschaftliche Verwendung des Digitalsignal-Testbetriebsmittels 212 unter den Chips bereitstellt, die parallel getestet werden. Genau gesagt, resultieren die zuvor erwähnten veranschaulichenden heterogenen Testsequenzen, ob Vorrichtungsrestriktionen oder Betriebsmittelbegrenzungen aufgenommen sind, nicht nur in der Verwendung des Mischsignal-Testbetriebsmittels 211 während unterschiedlicher Zeitabschnitte bei einem parallelen Testen eines Satzes von Chips, sondern resultieren auch in der Verwendung des Digitalsignal-Betriebsmittels 212 während unterschiedlicher Zeitabschnitte bei einem parallelen Testen des Satzes von Chips. Folglich stellen Steueralgorithmen der ATE 400 des dargestellten Ausführungsbeispiels eine Steuerung der Schaltmatrix 412 bereit, um das Digitalsignal-Testbetriebsmittel 212 kommunikativ mit geeigneten Stiften des Sondenabschnitts 420 zu koppeln und dadurch das Digitalsignal-Testbetriebsmittel 212 mit ausgewählten der digitalen Signalblöcke 112 während eines bestimmten Zeitabschnitts zu koppeln. Ein derartiges Ausführungsbeispiel läßt ferner, zusätzlich zu einem Bereitstellen verbesserter Testzeiten, die Optimierung einer ATE hinsichtlich der Anzahl von Betriebsmitteln zu, die zu einem Testen einer gegebenen Vorrichtung benutzt werden.
Ausführungsbeispiele der vorliegenden Erfindung können zusätzlich oder alternativ zu den zuvor erwähnten Schaltmatrizen mehrere Iterationen von bestimmten Testbetriebsmitteln benutzen, falls erwünscht. Zum Beispiel sind Digitalsignal-Testbetriebsmittel typischerweise kostengünstig und können daher in einer Mehrzahl bei einer ATE bereitgestellt sein. Unterschiedliche dieser redundanten Testbetriebsmittel können bei einem Durchführen von Tests bezüglich Chips eines Satzes von Chips benutzt werden, die gemäß der vorliegenden Erfindung parallel getestet werden. Folglich können eine oder mehrere Schaltmatrizen weggelassen werden, oder die Komplexität einer Schaltmatrix oder von Schaltmatrizen kann bei einem derartigen Szenario durch ein Benutzen eines getrennten redundanten Testbetriebsmittels für einige der parallel getesteten Chips reduziert werden. Außerdem kann ein intelligentes Planen derartiger Betriebsmittel, vielleicht in Kombination mit den zuvor erwähnten Schaltmatrizen, das parallele Testen erhöhter Anzahlen von Chips erleichtern, wodurch ein Testen gemäß der vorliegenden Erfindung weiter optimiert wird.
Ausführungsbeispiele der vorliegenden Erfindung benutzen heterogene Testsequenzen, um die Ergebnisse der Tests oder Nebenwirkungen zu verwalten, die mit dem Testen von Chips verbunden sind, zusätzlich oder alternativ zu einem Ansprechen der zuvor erwähnten Vorrichtungsrestriktionen und/oder Betriebsmittelbegrenzungen. Folglich können Testbetriebsmittel der ATE 400 während eines Testens von Chips, wie beispielsweise durch die Verwendung von Sensoren, die in dem Sondenabschnitt 420 angeordnet sind, bestimmte Attribute überwachen, wie beispielsweise Temperatur, Rauschen, Übersprechen, Leistungsverbrauch, etc.
Ein Durchführen von Tests bezüglich bestimmter Schaltungsblöcke kann beispielsweise in der Erzeugung einer relativ großen Menge an Wärme resultieren, wogegen ein Testen anderer Schaltungsblöcke keine nennenswerte Wärme erzeugt. Auf eine ähnliche Weise kann eine gemeinsame Leistungsversorgung bezüglich der Chips benutzt werden, die getestet werden, wodurch eine Spitzenleistungsverfügbarkeit begrenzt ist. Die vorliegende Erfindung kann Informationen bezüglich Wirkungen oder Ergebnissen des Testens benutzen, um heterogene Testsequenzen der vorliegenden Erfindung zu konfigurieren/rekonfigurieren, wie beispielsweise um ein Erwärmen des Wafers zu minimieren oder zu stabilisieren, Spitzenleistungserfordernisse zu minimieren oder zu stabilisieren und/oder ähnliches.
Steueralgorithmen der ATE 400 können die Informationen bezüglich derartiger Wirkungen oder Ergebnisse verwenden, um die Sequenz von Tests für die Chips eines Satzes von Chips dynamisch zu bestimmen, die parallel getestet werden, um verschiedene Nebenwirkungen anzusprechen. Zum Beispiel kann ein unerwünschtes Erwärmen eines Wafers während eines Mehrstellentestens gemäß der vorliegenden Erfindung durch ein Implementieren heterogener Testsequenzen reduziert werden, die ein Testen von Schaltungsblöcken, die an einigen Chips eine große Wärme erzeugen, mit einem Testen von Schaltungsblöcken mischen, die an den verbleibenden Chips eines Satzes von Chips, die parallel getestet werden, eine geringere Wärme erzeugen. Eine derartige dynamische Konfiguration/Rekonfiguration kann bezüglich des Satzes von Chips vorgenommen werden, die dann getestet werden, und/oder bezüglich nachfolgender Sätze von Chips implementiert werden, die parallel getestet werden. Folglich können ATEs der vorliegenden Erfindung eine Testlösung liefern, die sich entfaltet, um optimierte Testsequenzen bereitzustellen.
Auf ähnliche Weise können Steueralgorithmen der ATE 400 diagnostische oder andere Informationen bezüglich der Operation und/oder Verfügbarkeit von verschiedenen Testbetriebsmitteln benutzen, um heterogene Testsequenzen der vorliegenden Erfindung zu konfigurieren/rekonfigurieren. Zum Beispiel können die ATE-Steueralgorithmen bestimmen, daß ein bestimmtes redundantes Testbetriebsmittel ausgefallen ist oder anormale Ergebnisse liefert, wodurch nahegelegt wird, daß das Testbetriebsmittel nicht bei Testoperationen benutzt werden sollte, bis eine weitere Diagnose und Reparaturen durchgeführt wurden. Folglich kann die vorliegende Erfindung Informationen bezüglich derartiger Betriebsmitteloperationen benutzen, um heterogene Testsequenzen der vorliegenden Erfindung dynamisch zu konfigurieren/rekonfigurieren, um ein erwünschtes Testen unter Verwendung der verbleibenden verfügbaren Testbetriebsmittel durchzuführen.
5 stellt ein nützliches Beispiel-Computersystem mit einem Tester (z. B. ATE 400) dar, das angepaßt ist, um Ausführungsbeispiele der vorliegenden Erfindung zu implementieren. Zum Beispiel kann ein Computersystem 500 zu einem Erzeugen eines Testplans, z. B. ein Planen von Tests, um die Verwendung von ATE-Betriebsmitteln zu optimieren und/oder eine Interferenz oder andere unerwünschte Wirkungen eines parallelen Testens zu vermeiden, etc. benutzt werden. Wenn durch das Computersystem 500 einmal ein Testplan erzeugt ist, kann ein Steuercode zu einem geeigneten Tester (z. B. ATE 400) zu einer Implementierung gemäß der vorliegenden Erfindung heruntergeladen werden. Eine Zentralverarbeitungseinheit (CPU) 501 ist mit einem Systembus 502 gekoppelt. Die CPU 501 kann eine jegliche Universal-CPU sein. Geeignete Prozessoren umfassen ohne Begrenzung z. B. den PENTIUM®4-Prozessor von INTEL. Jedoch ist die vorliegende Erfindung nicht durch die Architektur der CPU 501 eingeschränkt, solange die CPU 501 die erfindungsgemäßen Operationen unterstützt, wie dieselben hierin beschrieben sind. Die CPU 501 kann die verschiedenen logischen Instruktionen gemäß den Ausführungsbeispielen der vorliegenden Erfindung ausführen.
Das Computersystem 500 umfaßt ferner vorzugsweise einen Direktzugriffsspeicher (RAM) 503, der ein SRAM, DRAM, SDRAM oder ähnliches sein kann. Das Computersystem 500 kann z. B. den RAM 503 benutzen, um (zumindest zeitweise) verschiedene Signale, die von einem DUT erzeugt wurden, zu einem Vergleich mit erwarteten Signaturen speichern. Das Computersystem 500 umfaßt vorzugsweise einen Nur-Lese-Speicher (ROM) 504, der ein PROM, EPROM, EEPROM oder ähnliches sein kann. Der RAM 503 und der ROM 504 halten Benutzer- und Systemdaten sowie Programme fest, wie es auf dem Gebiet gut bekannt ist.
Das Computersystem 500 umfaßt vorzugsweise ferner einen Eingangs-/Ausgangs- (I/O-) Adapter 505, einen Kommunikationsadapter 511, einen Benutzerschnittstellenadapter 508 und einen Anzeigeadapter 509. Der I/O-Adapter 505 und/oder der Benutzerschnittstellenadapter 508 können es bei bestimmten Ausführungsbeispielen einem Benutzer ermöglichen, mit dem Computersystem 500 in Wechselwirkung zu treten, um Informationen einzugeben (z. B. zu einem Auslösen eines Tests eines DUT, einem Spezifizieren eines Tests für ein DUT, ein Konfigurieren einer heterogenen Testsequenz und/oder ähnlichem).
Der I/O-Adapter 505 kann mit einem Drucker 514 gekoppelt sein, um zu ermöglichen, daß Informationen über einen Test (z. B. Testergebnisse) auf demselben gedruckt werden. Ferner stellt der I/O-Adapter 505 vorzugsweise eine Verbindung zu einer Speichervorrichtung (zu Speichervorrichtungen) 506, wie beispielsweise einer oder mehreren Festplatten, einem CD-Plattenlaufwerk, einem Diskettenlaufwerk, einem Bandlaufwerk, etc., und dem Computersystem 500 her. Die Speichervorrichtungen können benutzt werden, wenn der RAM 503 für die Speichererfordernisse, die mit einem Implementieren eines Tests verbunden sind, nicht ausreicht.
Der Kommunikationsadapter 511, der angepaßt ist, um das Computersystem 500 mit einem Netzwerk 512 zu koppeln, das ein jegliches geeignetes Kommunikationsnetzwerk sein kann, wie beispielsweise ein Telephonienetzwerk (z. B. ein öffentlich oder privat geschaltetes Telephonienetzwerk), ein lokales Netz (LAN), das Internet oder ein anderes weites Netz (WAN) und/oder ein drahtloses Netzwerk, kann enthalten sein. Der Kommunikationsadapter 511 kann benutzt werden, um das Computersystem 500 in Kommunikation mit einem Tester zu bringen, wie beispielsweise der ATE 400, um Steuerinstruktionen an denselben zu liefern. Natürlich können andere Einrichtungen zum Übermitteln von Informationen zwischen dem Computersystem 500 und einem verbundenen Tester benutzt werden, wie beispielsweise eine manuelle Übertragung durch Medien wie beispielsweise eine Diskette, eine drahtlose Kommunikation, Faseroptik oder ähnliches. Der Benutzerschnittstellenadapter koppelt Benutzereingabevorrichtungen wie beispielsweise eine Tastatur 513, eine Zeigevorrichtung 507 und/oder andere Eingabe-/Ausgabegeräte, wie beispielsweise (einen oder mehrere) Audiolautsprecher 515 und ein Mikrophon 516, mit dem Computersystem 500. Der Anzeigeadapter 509 wird durch die CPU 501 getrieben, um die Anzeige auf einer Anzeigevorrichtung 510 zu steuern, um beispielsweise eine Benutzerinformation über einen Vorrichtungstest anzuzeigen, der durchgeführt wird.
6 stellt einen exemplarischen Tester, ATE 400, dar, der angepaßt ist, um Ausführungsbeispiele der vorliegenden Erfindung zu implementieren. Bei dem Ausführungsbeispiel von 6 ist das Computersystem 500 mit der ATE 400 gekoppelt gezeigt, wie beispielsweise über den Kommunikationsadapter 511 von 5, und kann ein Herunterladen von Testplänen, Testdaten und/oder einer anderen Schnittstellenfunktionalität bezüglich der ATE 400 bereitstellen. Derartige Testpläne und Testdaten können über eine Zugriffssteuerlogik 610 in einen ATE-Speicher (z. B. einen Programm- und/oder Vectorspeicher von Testbetriebsmitteln 620) geladen werden. Die Testbetriebsmittel 620 können die zuvor erwähnten digitalen, analogen und/oder gemischten Testbetriebsmittel aufweisen. Bei dem dargestellten Ausfüh rungsbeispiel sind die Testbetriebsmittel 620 über ein Verbindungsnetzwerk 630 mit einer Steuerung/Sequenzern 640 gekoppelt. Die Steuerung/Sequenzer 640 sind vorzugsweise wirksam, um einige der Testbetriebsmittel 620 mit einigen von Stiften 660 zu koppeln (wie dieselben auf einer Sonde oder Sonden angeordnet sein können), um geeignete Testdaten auf die DUTs zu den Zeiten und Sequenzen anzuwenden, die in den zuvor erwähnten Testplänen dargelegt sind. Stiftelektronikkarten 650 sind zwischen der Steuerung/den Sequenzern 640 und den Stiften 660 des dargestellten Ausführungsbeispiels angeordnet, um die bestimmten Spannungspegel bereitzustellen, die durch die DUTs erforderlich sind.
Es ist zu erkennen, daß die ATE 400 eine jegliche Anzahl von Elementen aufweisen kann, obwohl das dargestellte Ausführungsbeispiel drei Testbetriebsmittel, Steuerung/Sequenzer und Stiftelektronikkarten zeigt. Außerdem gibt es keine Begrenzung, daß eine gleiche Anzahl jeder derartiger Elemente gemäß der vorliegenden Erfindung bereitgestellt sein muß.
Obwohl bevorzugte Ausführungsbeispiele der vorliegenden Erfindung oben mit Bezug auf Chipparalleltestsätze beschrieben wurden, die zwei Chips, zwei Schaltungsblöcke und zwei ATE-Betriebsmittel aufweisen, ist es zu erkennen, daß die vorliegende Erfindung nicht auf ein paralleles Testen einer jeglichen bestimmten Anzahl von Chips oder Schaltungsblöcken begrenzt ist und daß die vorliegende Erfindung nicht auf eine Verwendung von zwei ATE-Betriebsmitteln begrenzt ist. Sätze von Chips und die Anzahl von Chips in denselben, die unter Verwendung heterogener Testsequenzen der vorliegenden Erfindung parallel getestet werden sollen, können durch Bezug auf die Testbetriebsmittel, die bei der ATE verfügbar sind, die Stifte und Stiftkonfigurationen, die bei der Sonde verfügbar sind, die Kompatibilität der DUTs und/oder CUTs, die parallel getestet werden sollen (z. B. ein gegenseitiges Störrauschen, eine Erzeugung von Wärme, eine Isolierung von einer anderen Schaltungsanord nung, etc.) und/oder ähnlichem bestimmt sein und können eine jegliche Anzahl von DUTs und/oder CUTs aufweisen.
Bei einem Generalisieren der Anwendung der vorliegenden Erfindung auf Sätze von unterschiedlichen Anzahlen von Chips ist zu erkennen, daß eine Verbesserung bezüglich eines Optimierens eines Testens von Chips für alle Anzahlen von Chips, die parallel (N) getestet werden, erfahren werden kann, wobei die Testzeit, die erforderlich ist, um Tests auf eine Vorrichtung anzuwenden, die keine gemeinschaftlich verwendeten Betriebsmittel (t-nicht-gemeinschaftlich-verwendet) zuläßt, kleiner ist als die Testzeit, die erforderlich ist, um Tests auf eine Vorrichtung anzuwenden, die gemeinschaftlich verwendete Betriebsmittel (t-gemeinschaftlich-verwendet) zuläßt. Für einen gegebenen Wert von t-gemeinschaftlich-verwendet und t-nicht-gemeinschaftlich-verwendet für eine Vorrichtung erhöht sich außerdem der Vorteil der vorliegenden Erfindung durch ein Erhöhen der Chips, die parallel (N) getestet werden. Für einen gegebenen Wert von t-gemeinschaftlichverwendet und t-nicht-gemeinschaftlich-verwendet für eine Vorrichtung kann alternativ die Anzahl von Instanzen (Exemplaren) des gemeinschaftlich verwendeten Betriebsmittels (R), die verfügbar sind, reduziert sein, um beispielsweise eine weniger teure Ausrüstung bereitzustellen, ohne eine Gesamttestzeit zu beeinflussen.
Obwohl Ausführungsbeispiele der vorliegenden Erfindung oben beschrieben wurden, wobei heterogene Testsequenzen für einen Satz von Chips, die parallel getestet werden sollen, je eine unterschiedliche Reihenfolge von Tests aufweisen, ist es zu erkennen, daß Ausführungsbeispiele der vorliegenden Erfindung heterogene Testsequenzen einsetzen können, bei denen eine gleiche Testsequenz bezüglich einer Mehrzahl der Chips benutzt wird, die parallel getestet werden. Zum Beispiel kann bestimmt werden, daß bestimmte Chips, wegen der Nähe derselben auf dem Wafer bezüglich eines bestimmten Schaltungsblocks, der gleichzeitig parallel getestet wird, nicht getestet werden sollen. Jedoch können andere der Chips, wegen der physischen Plazierung derselben auf dem Wafer, ein derartiges gleichzeitiges paralleles Testen dieses bestimmten Schaltungsblocks zulassen. Folglich könnte ein Ausführungsbeispiel der vorliegenden Erfindung zwei heterogene Testsequenzen benutzen, wie sie im wesentlichen oben erörtert wurden, um 4 DUTs parallel zu testen, derart, daß die erste und die zweite heterogene Testsequenz auf abwechselnde der Chips, die getestet werden, angewendet werden. Zum Beispiel kann eine erste DUT die erste heterogene Testsequenz benutzen, eine zweite DUT, die auf dem Wafer neben der ersten DUT angeordnet ist, kann die zweite heterogene Testsequenz benutzen, eine dritte DUT, die auf dem Wafer neben der zweiten DUT angeordnet ist, kann die erste heterogene Testsequenz benutzen und eine vierte DUT, die auf dem Wafer neben der dritten DUT angeordnet ist, kann die zweite heterogene Testsequenz benutzen.
Es ist zu erkennen, daß die Konzepte der vorliegenden Erfindung, obwohl Ausführungsbeispiele der vorliegenden Erfindung hierin bezüglich eines Testens von Chips auf einem Wafer beschrieben wurden, auf ein Testen bezüglich einer Varietät einer integrierten Schaltungsanordnung anwendbar sind. Zum Beispiel können ATEs, die heterogene Testsequenzen der vorliegenden Erfindung implementieren, falls gewünscht, bei einem Testen von Gehäusen benutzt werden.

Claims

System zum Testen von Chips (110-1 – 110-6) auf einem Wafer (100), wobei das System folgende Merkmale aufweist: eine automatische Testausrüstung (400), die eine Mehrzahl von Testbetriebsmitteln (211, 212, 312) aufweist, wobei einige der Testbetriebsmittel unterschiedliche Schaltungsanordnungstests einschließlich eines ersten Schaltungsanordnungstests und eines zweiten Schaltungsanordnungstests durchführen; und eine Sonde (420) zum Plazieren der Mehrzahl von Testbetriebsmitteln in Kommunikation mit einem Satz von Chips, die eine Mehrzahl von Chips auf dem Wafer aufweisen, wobei eine Steuerschaltungsanordnung der automatischen Testausrüstung den ersten und den zweiten Schaltungsanordnungstest in einer unterschiedlichen Reihenfolge bezüglich eines ersten Chips und eines zweiten Chips des Satzes von Chips durchführt.
System gemäß Anspruch 1, bei dem ein Testen des ersten Chips und des zweiten Chips übereinstimmend durchgeführt wird, wobei die unterschiedliche Reihenfolge eines Durchführens des ersten und des zweiten Schaltungsanordnungstests verwendet wird.
System gemäß Anspruch 1 oder 2, bei dem die unterschiedliche Reihenfolge des ersten und des zweiten Schaltungsanordnungstests zumindest teilweise auf einer Restriktion bezüglich eines gleichzeitigen Testens des ersten und des zweiten Chips basierend ausgewählt wird.
System gemäß Anspruch 1 oder 2, bei dem die unterschiedliche Reihenfolge des ersten und des zweiten Schaltungsanordnungstests zumindest teilweise auf ei ner Begrenzung bezüglich eines Testbetriebsmittels der Mehrzahl von Testbetriebsmitteln basierend ausgewählt wird.
System gemäß Anspruch 1 oder 2, bei dem die unterschiedliche Reihenfolge des ersten und des zweiten Schaltungsanordnungstests zumindest teilweise auf einer Wirkung eines Testens des ersten und des zweiten Chips basierend ausgewählt wird.
System gemäß Anspruch 5, bei dem diese Wirkung eine Temperatur aufweist.
System gemäß Anspruch 5, bei dem die Wirkung einen Leistungsverbrauch aufweist.
System gemäß einem der Ansprüche 1 bis 7, bei dem die unterschiedliche Reihenfolge des ersten und des zweiten Schaltungsanordnungstests dynamisch während eines Testens der Chips auf dem Wafer ausgewählt wird.
System gemäß Anspruch 8, das ferner folgendes Merkmal aufweist: einen Sensor zum Überwachen einer Wirkung eines Testens des ersten und des zweiten Chips, wobei die dynamische Auswahl der unterschiedlichen Reihenfolge des ersten und des zweiten Schaltungsanordnungstests zumindest teilweise auf Informationen basiert, die durch den Sensor bereitgestellt werden.
System gemäß einem der Ansprüche 1 bis 9, bei dem die Mehrzahl von Testbetriebsmitteln mehr als zwei Testbetriebsmittel aufweist, die unterschiedliche Typen von Tests bereitstellen.
System gemäß einem der Ansprüche 1 bis 10, bei dem der Satz von Chips mehr als zwei Chips der Mehrzahl von Chips aufweist.
System gemäß einem der Ansprüche 1 bis 11, bei dem der erste und der zweite Chip eine Schaltungsanordnung zusätzlich zu einer Schaltungsanordnung aufweisen, die dem ersten und dem zweiten Schaltungsanordnungstest zugeordnet ist.
Ein Verfahren zum Testen von Schaltungsanordnungsblökken (111-1 – 111-6, 112-1 – 112-6) auf einem Wafer (100), wobei das Verfahren folgende Schritte aufweist: Einrichten heterogener Testsequenzen (CUT1B, CUT2B und CUT1A, CUT2A) zur Verwendung bei einem Testen der Schaltungsanordnungsblöcke; und Testen einer Mehrzahl der Schaltungsanordnungsblöcke parallel, wobei die heterogenen Testsequenzen verwendet werden.
Verfahren gemäß Anspruch 13, bei dem das Einrichten heterogener Testsequenzen folgenden Schritt aufweist: Auswählen einer Reihenfolge eines Testens der Schaltungsanordnungsblöcke zumindest teilweise auf Testrestriktionen basierend, die den parallel getesteten Blöcken zugeordnet sind.
Verfahren gemäß Anspruch 13, bei dem das Einrichten heterogener Testsequenzen folgenden Schritt aufweist: Auswählen einer Reihenfolge eines Testens der Schaltungsanordnungsblöcke zumindest teilweise auf Begrenzungen basierend, die Testbetriebsmitteln einer automatischen Testausrüstung zugeordnet sind, die bei einem Durchführen des Testens benutzt wird.
Verfahren gemäß Anspruch 13, bei dem das Einrichten heterogener Testsequenzen folgenden Schritt aufweist Auswählen einer Reihenfolge eines Testens der Schaltungsanordnungsblöcke zumindest teilweise auf einer Wirkung basierend, die dem Testen zugeordnet ist.
Verfahren gemäß einem der Ansprüche 13 bis 16, das ferner folgenden Schritt aufweist: dynamisches Rekonfigurieren der heterogenen Testsequenzen, nachdem ein Testen der Schaltungsanordnungsblöcke auf dem Wafer begonnen hat.
Verfahren gemäß Anspruch 17, bei dem das Rekonfigurieren der heterogenen Testsequenzen zumindest teilweise auf überwachten Attributen des Testens der Schaltungsanordnungsblöcke auf dem Wafer basiert.
Verfahren gemäß Anspruch 18, bei dem das parallele Testen der Mehrzahl der Schaltungsanordnungsblöcke folgenden Schritt aufweist: Überwachen von Betriebsattributen der Mehrzahl von Blöcken zusätzlich zu denen, die getestet werden, wobei das Rekonfigurieren der heterogenen Testsequenz zumindest teilweise auf den überwachten Betriebsattributen basiert.
Verfahren gemäß einem der Ansprüche 13 bis 19, bei dem das Einrichten heterogener Testsequenzen folgenden Schritt aufweist: Optimieren einer Gesamtzeit für ein Testen der Schaltungsanordnungsblöcke.
Verfahren gemäß einem der Ansprüche 13 bis 19, bei dem das Einrichten heterogener Testsequenzen folgenden Schritt aufweist: Optimieren einer Anzahl von Testbetriebsmitteln, die bei einem Testen der Schaltungsanordnungsblöcke benutzt werden.
Verfahren zum Testen von Chips (110-1 – 110-6) auf einem Wafer (100), wobei das Verfahren folgende Schritte aufweist: Einrichten einer ersten Testsequenz (CUT1A, CUT2A) für ein Testen von Schaltungsblöcken (111-1 – 111-6 und 112-1 – 112-6) eines ersten Chips auf dem Wafer; Einrichten einer zweiten Testsequenz (CUT1B, CUT2B) für ein Testen von Schaltungsblöcken eines zweiten Chips auf dem Wafer, wobei die erste Testsequenz ein Testen von Schaltungsblöcken mit einer, verglichen mit der der zweiten Testsequenz, unterschiedlichen Reihenfolge bereitstellt; und Testen des ersten Chips, wobei die erste Testsequenz verwendet wird, während der zweite Chip getestet wird, wobei die zweite Testsequenz verwendet wird.
Verfahren gemäß Anspruch 13, bei dem der erste Chip und der zweite Chip einen gleichen Satz von Schaltungsblöcken aufweisen.
Verfahren gemäß Anspruch 13, das ferner folgenden Schritt aufweist: dynamisches Wiedereinrichten von zumindest einer der ersten Testsequenz und der zweiten Testsequenz.