DE68922695T2

DE68922695T2 - Diagnostika einer Leiterplatte mit einer Mehrzahl elektronischer Hybridbauelemente.

Info

Publication number: DE68922695T2
Application number: DE68922695T
Authority: DE
Inventors: Edward Po-Chiu Hsieh; Maurice Thomas Mcmahon; Henri Daniel Schnurmann
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-11-04
Filing date: 1989-10-24
Publication date: 1996-01-25
Anticipated expiration: 2009-10-25
Also published as: DE68922695D1; JPH02171668A; US4963824A; EP0367710B1; EP0367710A3; JP2505049B2; EP0367710A2

Description

Diese Erfindung betrifft allgemein den Bereich der Fehlerdiagnose einer vollbestückten Elektronikpackung, die typischerweise eine Vielzahl von Schaltkreischips, Multichipmodulen, Karten usw. hat. Die Unit-in-Place-Fehlerdiagnose, bei der eine Packung an Ort und Stelle geprüft wird, ist eine vorm der Diagnose, die sequentiell an jedem einzelnen Leiterplattenbauelement oder gemeinsam an einer Gruppe ausgewählter Leiterplattenbauelemente durchgeführt werden kann. Die vorliegende Erfindung ist jedoch von besonderem Nutzen, wenn diese zu prüfenden elektronischen Bauelemente eine gemischte Kombination aus strukturierten und unstrukturierten Entwürfen sind.
Mehrere Trends haben die Aufgabe des Prüfens von bestückten Leiterplatten nachteilig beeinflußt, welche die Fehlerdiagnose von fehlerhaften Bauelementen sowohl schwierig als auch kostspielig gemacht haben.
Erstens erhöht sich die Packungsdichte von integrierten Schaltungsbausteinen und von Elektronikpackungen weiterhin. Entwickler auf Chipebene befassen sich nicht immer damit, einen Chip so zu entwickeln, daß er entweder auf Chipebene oder auf einer bestückten Karte oder Leiterplatte problemlos getestet werden kann. Folglich fehlt es Chips, Multichipmodulen und Karten oft an den notwendigen Kunktionen, die es möglich machen würden, eine Leiterplatte wirtschaftlich und effizient zu testen.
Zweitens zwingt die erhöhte Zunahme an Gehäusen für Oberflächenmontage mit beschränktem Zugriff auf interne Verbindungen zur Entwicklung von kostspieligen Vorrichtungen, die für ein Testen mit Tastköpfen von eng beieinanderliegenden Ein- und Ausgangsanschlüssen, d.h. E/As, ausgelegt sind. Dies führt oft zur alternativen Verwendung von Funktionsstrukturen, was nicht immer gründlich oder wünschenswert ist.
Gemäß einem der Stand der Technik entsprechenden Lösungsansatz erfordert das Testen einer Leiterplatte, die aus einer Vielzahl von elektronischen Bauelementen unterschiedlicher Beschaffenheit und Herkunft besteht, daß jedes Bauelement separat geprüft und jedes Bauelement dann auf der Leiterplatte montiert wird. Die Leiterplatte wird dann als eine einzige Packung geprüft, wobei eine Reihe von Testvektoren an sie angelegt wird, die erzeugt werden, um einen wesentlichen Prozentsatz an möglichen Fehlern in der Leiterplatte festzustellen. Dieses Verfahren wird von denjenigen, die in dieser Technik versiert sind, als "Through- the-Pins-Testing bezeichnet. Wie der Name sagt, erfolgt das Testen über die E/As der Leiterplatte, welche die notwendigen Kommunikationsmittel mit der Außenwelt bereitstellen. Wie der Name dieses Verfahrens ebenfalls sagt, wird die Leiterplatte als eine einzige Packung betrachtet, die in ihrer Gesamtheit auf einmal zu prüfen ist, und nicht als die Verknüpfung einer Vielzahl von autonomen Bauelementen.
"Through-the-Pins-Testing" hat den Nachteil, daß es die Anwendung eines sehr großen Logikmodells erforderlich macht, das notwendig ist, um die vorstehend erwähnte Reihe von Testvektoren zu erzeugen. Ein großes Logikmodell erfordert einen Großrechner, und dessen Verarbeitung während der Testerzeugung und Fehlereingrenzung verbraucht viel CPU-Zeit. Außerdem kann eine hundertprozentige Fehlerabdeckung nicht immer garantiert werden, nicht einmal für einen strukturierten Logikentwurf. Dieses Verfahren macht auch eine teure rechnergesteuerte automatische Prüfeinrichtung erforderlich, die über mindestens so viele Kanäle verfügen muß wie die Leiterplatte Eingangs- und Ausgangsanschlüsse (E/As) hat. Die Verfügbarkeit einer solchen Prüfeinrichtung läßt sich nicht immer leicht realisieren, was dieses Prüfverfahren oftmals unpraktisch macht.
In U.S.-A 4 348 759 mit dem Titel: "Automatic Testing of Complex Semiconductors on Testers with Insufficient Channels" schlägt Schnurmann vor, Multiplexer zu verwenden, um Eingänge mit gleichen elektrischen Kenndaten in Gruppen zusammenzufassen und um Testmuster an die einzelnen Gruppen von Primäreingängen über die Multiplexer anzulegen. Reaktionen werden an den Ausgangskanälen überwacht, wie es gewöhnlich an jedem Tester erfolgt. Dieses Verfahren unterliegt Einschränkungen, wenn die Anzahl der in Gruppen zusammengefaßten Eingänge und einzelner Ausgänge die Anzahl der verfügbaren Testerkanäle übersteigt.
Ein anderes Testsystem ist in Fluke, GB-A-2 206 225 mit dem Titel "Circuit Board Testing" beschrieben. Dieses System betrifft eine auf einem Mikroprozessor basierende Leiterplatte, wobei ein Tester über ein Schnittstellenmodul mit einem Stecker, der mit dem Sockel des Mikroprozessors verbunden ist, Stimulussignale an eine Leiterplatte liefert und wobei der Mikroprozessor entfernt worden ist. Ein von Hand geführter Tastkopf wird von einem Techniker betrieben, der die Leiterplatte schaltungspunktweise testet, während der Tester die Leiterplatte prüft.
Ein weiteres Testverfahren, das in großem Umfang eingesetzt wird, ist als "Chip-in-Place-Test" bekannt. Dieses Verfahren erfordert eine Matrix von exakt positionierten, frei zugänglichen Kontaktstellen für jeden Chip, der in der Packungsstruktur mit hoher Schaltkreisdichte enthalten und angeschlossen ist. Diese Matrix von Kontaktstellen, die als "EC pads" bezeichnet werden (für Engineering Change Pads), wird von einer mechanischen Prüfspitze beim Testen eines jeden einzelnen Chips verwendet, nachdem der Chip in der Packungsstruktur mit hoher Schaltkreisdichte, wie beispielsweise ein Multichipmodul, eine Karte, eine Leiterplatte usw., angeschlossen worden ist. Dieses Verfahren hat den Nachteil, daß der Tastkopf justiert und anschließend schrittweise über die Packungsoberfläche geführt werden muß, ein zeitraubender Prozeß. Außerdem werden die Verbindungen zwischen den Chips auf der Packung nicht getestet, da der Tastkopf jeweils eine Chip-Plazierung kontaktiert.
Das Testen komplexer Halbleiterpackungen kann auch mit einem anderen Verfahren durchgeführt werden, das als ECIPT, Electronic-Chip-in-Place-Testing, bezeichnet wird, wie in U.S.-A Nr. 4 494 066 und 4 441 075 beschrieben ist. ECIPT stellt einen Entwurfsansatz und ein Testverfahren bereit, das es ermöglicht, jeden einzelnen Chip einer Vielzahl von miteinander verbundenen Chips über die Modulanschlüsse zu testen, ohne den zu prüfenden Chip physisch zu trennen. Diese Methodik macht es erforderlich, in eine Gruppe von Master-Slave-Flipflop-Paaren (L1/L2), die an jeden E/A eines jeden Chip angeschlossen sind, entsprechende Binärwerte zu laden, die wiederum alle chipexternen Treiber aller anderen Chips auf der Packung, die nicht geprüft wird, steuern und es auf diese Weise ermöglichen, daß der betrachtete Chip so geprüft werden kann, als ob er der einzige Chip auf dem Modul wäre. Indem der zu prüfende Chip von allen anderen elektrisch getrennt wird, wird es somit nun möglich, an ihn alle Testvektoren anzulegen, die ursprünglich für den zu prüfenden Chip zum Zeitpunkt des Testens des Wafers erzeugt worden sind.
Dieses Prüfverfahren hat den Nachteil, daß es die Verarbeitung von sehr großen Mengen von Testdaten notwendig macht, was ein ausgefeiltes Datenverwaltungssystem und gewöhnlich einen Groß rechner erfordert. Der Prüfablauf ist darüber hinaus teuer und zeitraubend. Außerdem erlegt es dem Designer bestimmte Zwangsbedingungen und Einschränkungen auf, die durch die Erfordernis eines Paares von Master-Slave-Flipflops bedingt sind, die an jeden E/A eines jeden Chip auf dem Modul angeschlossen sind.
In jüngster Zeit haben von der JTAG (Joint Test Action Group) durchgeführte Arbeiten zur Entwicklung eines Verfahrens mit der Bezeichnung "Boundary-Scan" geführt, das in zwei Schriftstücken mit dem Titel "Boundary-Scan - A Framework for Structured Design -for- Test" von Maunder und BeenkFer und "Testing a Board with Boundary Scan" von van de Lagemaat und Bleeker beschrieben ist, beide in den Proceedings of the 1987 International Test Conference, September 1987, Seiten 714 bis 723 beziehungsweise Seiten 724 bis 729.
Das Boundary-Scan-Verfahren schließt die Einbeziehung einer Schieberegisterkippstufe (in einer Boundary-Scan-Zelle enthalten) ein, die sich neben einem jeden Anschlußstift eines Funktionsbauelements befindet. Dies ermöglicht es, daß die Signale an Bauelementgrenzen mit Hilfe von Abtastprüfverfahren gesteuert und überwacht werden können.
Diejenigen, die dieses Verfahren vorschlagen, bestätigen, daß eine Mehrheit von Leiterplatten nicht ausschließlich mit hausinternen kundenspezifischen Teilen entworfen wird und daß Lieferanten von teilweise kundenspezifischen und handelsüblichen Chips keine standardmäßigen Boundary-Scan-Entwürfe in ihre Produkte integrieren. Folglich ist dieses Verfahren nicht als Universallösung für das Testen einer vollbestückten Leiterplatte annehmbar.
Das Prüfen von Bauelementen vor der Montage auf einer Leiterplatte gewährleistet nicht zwangsläufig, daß die Leiterplatte in der Systemumgebung, in der sie eingesetzt werden soll, richtig funktioniert. Auch stellt es nicht sicher, daß latente Bauelementfehler letzten Endes nicht doch auftreten und den Betrieb des Systems unterbrechen. Es ist klar, daß an diesem Punkt neue Verfahren folgendes leisten müssen: (1) Fehler eingrenzen und (2) die fehlerhaften Bauelemente erkennen und austauschen. Das nochmalige Anlegen der Folge von Testvektoren, ob deterministisch oder funktionell, die zuvor zum Testzeitpunkt verwendet worden sind, ist nicht immer eine Gewähr für Erfolg. Geeignete Diagnoseverfahren sind erforderlich, um eventuell auftretende Fehler vor der Lieferung des Systems oder im Einsatz automatisch zu erkennen, einzugrenzen und zu beheben.
Die vorliegende Erfindung umfaßt eine Schaltungsanordnung und ein Diagnoseverfahren oder eine Diagnosemethodik, welche die Probleme von dem Stand der Technik entsprechenden Lösungsansätzen beheben und das Feststellen eines defekten Bauelements ermöglichen, das auf oder in einer Packungsstruktur mit hoher Bauelementbestückung enthalten ist. Diese Methodik wird mittels einer Unit-in-Place-Fehlerdiagnose, bei der die Packung an Ort und Stelle geprüft wird, realisiert, die sequentiell an jedem einzelnen Leiterplattenbauelement oder gemeinsam an einer beliebigen Anzahl ausgewählter Bauelemente durchgeführt wird. Diese Erfindung macht von Anschlußkarten Gebrauch, die sinnvoll auf der Leiterplatte plaziert werden, um ein oder mehr Bauelemente auf der Leiterplatte zu ersetzen. Diese Anschlußkarten dienen dazu, Boundary-Scan-Funktionen und einen breitseitigen Zugriff von Leiterplatten-Anschlußstiften vorzusehen, um ein beliebiges Bauelement oder eine Gruppe von Bauelementen voneinander zu trennen.
Die Erfindung macht es dem Entwickler oder Hersteller nicht zur Bedingung oder verpflichtet ihn nicht, sich bei seiner individuellen Chip- oder Modulentwicklung an das vorstehend erwähnte Boundary-Scan-Entwurfsverfahren zu halten. Während der Leiterplattendiagnose ist es möglich, ein beliebiges Bauelement zu isolieren, das nicht über Boundary-Scan-Entwurfsmerkmale verfügt, indem eine oder mehr der hier beschriebenen Anschlußkarten verwendet werden, die direkte oder indirekte Verbindungswege zu den E/A-Anschlüssen der Karte vorsehen und auf diese Weise die Anwendung von Verfahren, bei denen eine Packung an Ort und Stelle geprüft wird, auf die gewünschten Bauelemente ermöglichen.
Die Erfindung beabsichtigt, eine Selbsttestschaltung auf den Anschlußkarten zu plazieren. Dadurch wird es möglich, die bestückte Leiterplatte zu testen und zu diagnostizieren, ohne daß eine komplexe Testvorrichtung vorhanden sein muß und eine teure Testerzeugung erforderlich ist.
Wie hier bereits vorher erwähnt wurde und wie aus der aus führlichen Beschreibung unserer Erfindung, die nachstehend erfolgt, vollständiger ersichtlich sein wird, ist es möglich, sobald die Isolation eines Bauelements auf der Leiterplatte erfolgt ist, die vorstehend erwähnte Anschlußkarte zu verwenden, um die Testvorrichtung mit einer begrenzten Anzahl an Testerkanälen zu ergänzen und auf diese Weise ein vollständiges Testen des vorgenannten isolierten Bauelements zu erreichen.
Es ist daher eine Hauptaufgabe dieser Erfindung, die Möglichkeit vorzusehen, eine defekte, mit einer Vielzahl elektronischer Bauelemente unterschiedlicher Herkunft bestückte Leiterplatte und Bauelemente an Ort und Stelle zu diagnostizieren.
Es ist eine weitere Aufgabe dieser Erfindung, die Möglichkeit vorzusehen, mittels eines Testers mit einer begrenzten Anzahl von Testerkanälen Tests/Fehlerdiagnosen an Leiterplatten/Bauelementen durchzuführen.
Es ist ferner eine weitere Aufgabe dieser Erfindung, die Möglichkeit vorzusehen, sowohl Through-the-Pins-Tests als auch Funktionsgeschwindigkeitstests auf ein beliebiges Leiterplatten- Bauelement anzuwenden, während sich das Bauelement an Ort und Stelle auf der Karte oder Leiterplatte befindet.
Es ist ferner eine weitere Aufgabe dieser Erfindung, eine vollständige Fehlerdiagnose der Bauelemente auf einer Leiterplatte zu erreichen, indem Mittel bereitgestellt werden, um den Anschluß der E/As eines jeden Bauelements, wenn es geprüft wird, an die E/As der Leiterplatte zu ermöglichen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, Mittel bereitzustellen, um Bauelemente an Ort und Stelle auf einer Leiterplatte oder Karte zu testen, wo das zu prüfende Bauelement mehr Eingangs-/Ausgangsanschlüsse hat als die Leiterplatte oder Karte, auf der die zu prüfende Schaltung montiert ist.
Es ist eine weitere Aufgabe dieser Erfindung, Boundary-Scan- Funktionen für einen teilweise strukturierten Entwurf vorzusehen, ohne daß der Entwickler Boundary-Scan-Flipflops auf den einzelnen elektronischen Bauelementen vorsehen muß.
Es ist ferner eine weitere Aufgabe dieser Erfindung, Selbsttestmechanismen auf den Anschlußkarten vorzusehen, um Selbsttests und ein Testen mit Systemgeschwindigkeit an Ort und Stelle durchzuführen.
Es ist noch eine weitere Aufgabe dieser Erfindung, Mittel bereitzustellen, um Gesamtwechselspannungs-Testfunktionen auf die Leiterplatten-Bauelemente an Ort und Stelle anzuwenden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorstehend genannten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden ausführlicheren Beschreibung der Erfindung und der bevorzugten Ausführungsform der Erfindung, wie in den Begleitzeichnungen veranschaulicht, ersichtlich, die einen Teil der Offenbarung bilden, wobei:
FIG. 1 eine vollbestückte, vorverdrahtete Leiterplatte veranschaulicht, die eine Vielzahl von elektronischen Hybridbauelementen unterschiedlicher Beschaffenheit, Herkunft und Struktur enthält.
FIG. 2 eine Anschlußkarte ist, die zwei Gruppen von Schieberegisterkippstufen enthält, die Boundary-Scan- und/oder Selbsttestfunktionen bereitstellen, wo immer diese erforderlich oder gewünscht sind.
FIG. 3 die Einzelheiten einer Schieberegister-Anordnung veranschaulicht, wie sie für eine Verbindung mit entweder rein kombinatorischer Logik oder mit sequentieller Logik verwendet wird.
FIG. 4 eine nichtbestückte Leiterplatte mit einer elektronischen Bauelementekarte und einer Vielzahl von Anschlußkarten für Test- und Diagnosezwecke veranschaulicht.
FIG. 5 eine nichtbestückte Leiterplatte veranschaulicht, die mehr als eine zu testende Packung enthält, die während des Diagnoseablaufs an eine Vielzahl von Anschlußkarten angeschlossen wird.
FIG. 6A und 6B ein Flußdiagramm zeigen, das die verschiedenen Schritte zur Diagnose einer bestückten Leiterplatte zusammenfaßt, die aus elektronischen Hybridbauelementen besteht.
Das umfassende Gesamtkonzept der vorliegenden Erfindung bezieht sich auf eine vorverdrahtete Leiterplatte 100 des in FIG. 1 veranschaulichten Typs. Diese Leiterplatte hat eine Vielzahl von darauf montierten elektronischen Bauelementen, einschließlich der Karten 101, der Module oder Multichipmodule 102 und 103, der Bauelemente 104 in DIP-Gehäuse usw. Diese Bauelemente sind von unterschiedlicher Beschaffenheit, Herkunft und Technologie, sowohl auf Chip- als auch auf Modulebene. Oftmals können diese Module eine Reihe von strengen Regeln hinsichtlich eines prüffreundlichen Entwurfs befolgen oder Kenndaten aufweisen, die für einen strukturierten Entwurf gelten. Andere können Bauelemente von Lieferanten mit einer einzigartigen Funktion sein, wobei wirtschaftliche Erwägungen einen Entwickler vielleicht davon abhalten, zusätzliche Schaltungen zu integrieren, die möglicherweise die Kosten in die Höhe treiben könnten. Alle diese Bauelemente werden dann auf der Leiterplatte 100 montiert und so angeordnet, daß ihre Leistungsfähigkeit erhöht und ihre Wirkungsweise verbessert wird. Jede Leiterplatte 100 hat mindestens einen E/A-Sockel 105, der eine Vielzahl von Eingangs-/Ausgangsanschlüssen hat, die mit verschiedenen Punkten auf der Leiterplatte 100 verdrahtet sind, und der den Mechanismus bereitstellt, um von der Leiterplatte abgehende und an der Leiterplatte ankommende und von den externen Systemelementen abgehende und an den externen Systemelementen ankommende Signale zu verbinden. Viele solcher Leiterplatten können schließlich Bestückungselemente eines oder mehrerer Rahmen sein, die ein komplexes System bilden. Die Effizienz der Gesamtpackung trägt dazu bei, die Leistungsfähigkeit des Systems zu bestimmen. Zu häufig jedoch wird der Prüfbarkeit auf den verschiedenen Packungsebenen wenig Aufmerksamkeit und Beachtung geschenkt und noch weniger vielleicht der unproblematischen Diagnose eines fehlerhaften Bauelements.

UNIT-IN-PLACE-DIAGNOSEAUFBAU

Das vorgeschlagene, hier beschriebene Verfahren setzt voraus, daß jeder Anschlußstift an jedem Bauelement, das auf der Leiterplatte 100 montiert ist, während des Testens des Bauelements entweder mit einer Schieberegisterkippstufe (SRL) oder mit einem Eingangs-/Ausgangsanschluß der Leiterplatte verbunden werden kann. Die SRL kann sich entweder auf dem Multichipmodul, wie beispielsweise 102, 103 und den Karten 101, oder auf einer Anschlußkarte befinden, die in einen leeren Sockel (nicht gezeigt) gesteckt wird, der durch das Entfernen eines Bauelements auf der Leiterplatte 100 oder einer beliebigen Kombination von Bauelementen während des Tests freigemacht wird. Um Eingangs-/Ausgangsanschlüsse der Leiterplatte frei zu halten, werden alle Schieberegisterkippstufen (SRLs) in Reihe geschaltet, so daß Daten über einen einzigen E/A-Anschluß der Leiterplatte in die Schieberegisterkippstufen (SRLs) abgerufen oder daraus abgefragt werden können. Eine Taktung ist ebenfalls erforderlich, so daß insgesamt vier E/A-Anschlüsse auf Leiterplattenebene den hier beschriebenen Test-/Diagnosefunktionen zugeordnet werden müssen, wenn eine SRL beteiligt ist. Die restlichen E/A-Anschlüsse der Leiterplatte können über eine Anschlußkarte mit E/A-Anschlüssen des zu prüfenden Bauelements verbunden werden.

DIE ANSCHLUSSKARTE

Eine Anschlußkarte 110, wie in Fig. 2 veranschaulicht, dient dazu, den Mechanismus zum Testen der Bauelemente auf der Leiterplatte 100 bereitzustellen. Jeder leere Sockel (nicht gezeigt), der durch das Entfernen von einem oder mehr Bauelementen von der Leiterplatte 100 erzeugt wird, hat eine Vielzahl von E/A-Anschlüssen, die dazu dienen, die E/A-Anschlüsse der Leiterplatte 100 mit E/A-Anschlüssen des zu prüfenden Bauelements zu verbinden. Jeder leere Sockel hat auch eine Vielzahl von Anschlüssen, die jeweils mit E/A-Anschlüssen von auf der Leiterplatte 100 verbleibenden Bauelementen verbunden werden, die getestet werden müssen. Wenn keine Anschlußkarte in den leeren Sockel gesteckt wird, gibt es keine Verbindung zwischen den E/A-Anschlüssen der Leiterplatte und den Anschlüssen des Bauelements über den leeren Sockel. Wenn jedoch eine Anschlußkarte eingesteckt wird, werden die E/A-Anschlüsse des zu prüfenden Bauelements direkt mit den E/A-Anschlüssen der Leiterplatte verbunden, wodurch die Eingangsanschlüsse des zu prüfenden Bauelements von den Eingangsanschlüssen der Leiterplatte steuerbar und die Ausgangsanschlüsse des zu prüfenden Bauelements von den Ausgangsanschlüssen der Leiterplatte überwachbar werden.
Außerdem kann ein Sockel (nicht gezeigt) entwurfshalber vorgesehen werden, um das Testen der Leiterplatte einfacher zu gestalten. Bei diesem Sockel ist eine Vielzahl von Leiterplattenanschlüssen mit einer Vielzahl von E/A-Anschlüssen eines zu prüfenden Bauelements verbunden. Der Sockel hat auch eine Vielzahl von Anschlüssen, die mit den E/A-Anschlüssen der Leiterplatte verbunden sind. Wenn keine Anschlußkarte eingesteckt wird, ist das zu prüfende Bauelement nicht mit den E/A-Anschlüssen der Leiterplatte verbunden. Wenn jedoch eine Anschlußkarte eingesteckt wird, sind die E/A-Anschlüsse des zu prüfenden Bauelements mit den E/A-Anschlüssen der Leiterplatte verbunden, wodurch die Eingangsanschlüsse des zu prüfenden Bauelements von den E/A-Anschlüssen der Leiterplatte steuerbar und die Ausgangsanschlüsse des zu prüfenden Bauelements von den E/A-Anschlüssen der Leiterplatte überwachbar werden.
Eine Anschlußkarte 110 kann mehrere Arten von darauf befindlichen Schaltungen und elektrischen Verbindungen haben. Die Schaltungen und die Verdrahtung stellen das elektrische Netzwerk bereit, um die E/A-Anschlüsse der Leiterplatte mit den E/A-Anschlüssen der Bauelemente auf der Leiterplatte 100 zu verbinden. Eine typische Anschlußkarte 110 (FIG. 2) kann eine Reihe von direkten Anschlußdrähten 113 haben, die dazu dienen, die Eingangsanschlüsse 116 des Bauelements mit den Eingangsanschlüssen 121 der Leiterplatte und die Ausgangsanschlüsse 122 des Bauelements mit den Ausgangsanschlüssen 117 der Leiterplatte zu verbinden. Die direkten Anschlußdrähte 113 können dazu verwendet werden, Bauelemente zu testen, die weniger oder gleichviel E/A- Anschlüsse haben, wie in der Leiterplattensteckerleiste 105 von Fig. 1 vorhanden sind.
Wenn das Bauelement auf der Leiterplatte 100 mehr E/A-Anschlüsse hat als die Leiterplatte, kommt ein alternativer Ansatz zur Anwendung, der die Verwendung von Schieberegisterkippstufen (SRL) 111 zur Verbindung mit den Eingängen des Bauelements und Schieberegisterkippstufen 111' zur Verbindung mit den Ausgängen des Bauelements einschließt. Um ein Bauelement unter Verwendung der SRLs 111, 111' zu testen, werden Daten in die Eingabe-SRLs 111 abgetastet und an das zu prüfende Bauelement gelegt. Die Aus- gangsanschlüsse des zu prüfenden Bauelements werden mit den Ausgangs-SRLs 111' verbunden, welche die Antwortdaten des zu prüfenden Bauelements zwischenspeichern. Diese Daten werden anschließend über die Leiterplattenanschlüsse aus den Ausgangs- SRLs 111' abgerufen.
Jede SRL-Kippstufe 111 am oberen Rand der Karte 110 in FIG. 2 wird angeschlossen, um eine Schieberegisterkette mit der Bezeichnung ISR (Eingabeschieberegister) zu bilden, wobei der ISR- Abrufanschluß 119 die erste SRL der Kette speist und die letzte SRL den ISR-Wiedergewinnungsanschluß 115 speist. Das ISR stellt den Bauelementen auf der Leiterplatte 100 Boundary-Scan-Funktionen bereit. Die Verschiebeoperation wird von einer Vielzahl von Schiebetaktimpulsen auf der Taktleitung 120 ausgeführt. Die Taktung überträgt Daten seriell von einer SRL zur nächsten SRL. Daten werden über den Eingangsanschluß 112 der Anschlußkarte in jede SRL 111 eingegeben, die dann über den Sockel auf der Leiterplatte 100 mit den Bauelementeingängen verbunden werden, die Boundary-Scan-Flipflops benötigen.
Eine Anordnung von SRLs 111', die ähnlich der zuvor beschriebenen ist, wird verwendet, um die unten in FIG. 2 gezeigte Ausgangsschieberegister-(OSR-)Kette zu bilden. Die OSR-Abrufleitung 123 speist die erste SRL 111' in der OSR-Kette. Die letzte SRL 111' der OSR-Kette speist die OSR-)Wiedergewinnungsleitung 118. Die Schiebetakte 120 dienen dazu, die in der OSR-Kette enthaltenen Daten zu verschieben. Daten werden über den Eingangsanschluß 114 der Anschlußkarte in jede SRL 111' der OSR-Kette eingegeben, die über den Sockel auf der Leiterplatte 100 mit den Bauelementausgängen verbunden sind, die Boundary-Scan-Flipflops benötigen.
Bei den SRL-Blöcken 111, 111' von FIG. 2 kann es sich entweder um eine einfache Master-Slave-Schieberegisterkippstufe L1/L2, 130/131 (FIG. 3), oder um eine verdoppelte Pufferanordnung L1/L2/L3, 133/134/135, mit der Bezeichnung SSRL (Stabile Schieberegisterkippstufe) 132 handeln. Die stabilen SSRLs 132 werden im Falle eines nichtstrukturierten Entwurfs, der gewöhnlich nicht über die zuvor beschriebenen SRL-Anordnungen verfügt, zum Anschluß an sequentielle Schaltungen innerhalb der Logik verwendet, wohingegen die einfacheren Schieberegisterkippstufen 111, 111' zum Anschluß an kombinatorische Elemente innerhalb der Logik verwendet werden.
Mit Bezug auf den unteren Teil von FIG. 3 sei erwähnt, daß die Flipflops L1/L2 133/134 dazu verwendet werden, das gewünschte Testmuster hineinzuschieben, wobei der Takt C3 136 deaktiviert ist, um sicherzustellen, daß die Schiebefolgen nicht die im Flipflop L3 135 gespeicherten Testmuster stören. Die Ausgänge vom Puffer-Flipflop L3 135, welche die sequentielle Logik speisen, halten die Werte des Testmusters n, während das Testmuster n+1 von der ISR-Abrufleitung 119 von FIG. 2 hineingeschoben wird. Wenn der Takt C3, 136, aktiviert wird, wird das Testmuster n+1 an die sequentielle Logik gelegt. Diese Anordnung stellt sicher, daß die Module/Karten, die sequentielle Logikschaltungen enthalten, ohne unterschiedlichen Signaldurchlauf getestet werden können. Alle anderen Leitungen, die eine Eingabe in die L1- Flipflops 130 vornehmen, sind im Stand der Technik bekannt und werden nicht weiter erörtert. Weitere Informationen über die vorstehend erwähnten Leitungen und die Funktionsweise der daran angeschlossenen Flipflops finden sich vollständig in U.S.-A 3 806 891, 3 761 695, 3 783 254 und 3 784 907.
Der Fachmann erkennt, daß die vorliegende Erfindung ein neues Verfahren zum Testen von Bauelementen an Ort und Stelle einschließt. Der erste Aspekt der Erfindung schließt ein, daß ein auf der Leiterplatte montiertes Bauelement von anderen Bauelementen auf der Leiterplatte isoliert wird. Dies erfolgt, indem Bauelemente von der Leiterplatte entfernt werden, die sich mit den Eingangs-/Ausgangsanschlüssen des fehlerverdächtigen Bauelements verbinden lassen.
Sobald das fehlerverdächtige Bauelement isoliert ist, werden eine oder mehr Anschlußkarten auf der Leiterplatte montiert, indem sie in den bzw. die Sockel gesteckt werden, der/die durch die Entfernung von Bauelementen frei geworden ist bzw. sind. Die Anschlußkarten bieten entweder eine direkte Verbindung oder eine Schieberegisterkippstufen-Kopplung zwischen den E/As des fehlerverdächtigen Bauelements und den E/As der Leiterplatte.
Sobald das fehlerverdächtige Bauelement isoliert und über eine oder mehr Anschlußkarten, die in frei gewordene Bauelement-Sokkel auf der Leiterplatte gesteckt werden, angeschlossen ist, werden Testimpulse über die Eingangsanschlüsse der Leiterplatte an das fehlerverdächtige Bauelement gelegt und Antwortsignale werden über den Ausgangsanschluß bzw. die Ausgangsanschlüsse der Leiterplatte registriert. Die Antwortsignale können anschließend ausgewertet werden, um festzustellen, ob es sich bei dem fehlerverdächtigen Bauelement tatsächlich um ein defektes Bauelement handelt.
Die vorliegende Ausführungsform kann noch erweitert werden, indem man einen Selbsttest-Mechanismus auf der Anschlußkarte einschließt. Die vorstehend erwähnten ISR- und OSR-Ketten in FIG. 2 können als ein LFSR (lineares rückgekoppeltes Schieberegister) und/oder als ein MISR (Mehrfacheingabe-Schieberegister) konfiguriert werden, die jeweils dazu verwendet werden, eine Reihe von Pseudozufalls-Testmustern zu erzeugen und Antwortsignale durch Signaturkompression und -analyse zu akkumulieren, wodurch so einer oder mehreren Bauelementgruppen auf der Leiterplatte 100 Selbsttestfunktionen bereitgestellt werden. Ein LFSR-Register ist in den U.S.-Patentschriften 4 687 988 und 4 745 355 veranschaulicht. Eine weitere Beschreibung des Selbsttest-Mechanismus ist nicht erforderlich, da dieser im Stand der Technik bekannt ist und in U.S.-A 4 513 418 und 4 519 078 sowie den dort angeführten Werken vollständig beschrieben ist, die alle durch Bezugnahme Bestandteil hiervon sind.
Das Vorhandensein der vorstehend erwähnten Selbsttestschaltung auf den Anschlußkarten ermöglicht eine Echtzeit-Fehlerdiagnose der zu prüfenden Packung an Ort und Stelle, die ein einziges Bauelement oder eine Vielzahl von Bauelementen enthalten kann.

UNIT-IN-PLACE-DIAGNOSEMETHODIK

Die Leiterplatte 100 von Fig. 1 wird anfangs unbestückt getestet. Jedes Bauelement wird ebenfalls einzeln getestet, bevor es auf der Leiterplatte montiert wird. Sobald die Leiterplatte vollbestückt ist, wird sie getestet, indem ein Strom von Prüfbefehlen an die bestückte Leiterplatte 100 über die E/As der Leiterplatte gelegt wird, bis ein Fehler verzeichnet wird. Dies ist ein Funktionstest. Sobald ein Fehler festgestellt worden ist, ist die Zielsetzung die, die Fehlerzustände wiederherzustellen, indem eine Untergruppe der ursprünglichen Prüfbefehle erneut angelegt wird. Wenn es der Untergruppe nicht gelingt, diesen Fehlerzustand wiederherzustellen, wird sie um eine weitere Untergruppe von n unmittelbar vorausgehenden Prüfbefehlen von der ursprünglichen Testgruppe erhöht. Dieser Vorgang wird so lange wiederholt, bis die Fehlerbedingung reproduziert ist. Die auf diese Weise erhaltene Reihe von Prüfbefehlen wird dann von einem Logiksimulator dazu verwendet, Testmuster (und erwartete Antwortsignale) an den Leiterplatten-Bauelementgrenzen für jedes der m Bauelemente auf der Leiterplatte 100 zu entnehmen.
Unter Verwendung des vorgenannten Unit-in-Place-Diagnoseaufbaus (FIG. 4) werden die entnommenen Testmuster Ti an jedes der m Leiterplatten-Bauelemente gelegt, und zwar über die Kombination aus: 1. direkten Leiterplatteneingängen, die mit der zu prüfenden Packung (UUT) 141 über die Leitungen 148 verbunden sind, 2. die Eingangsanschlüsse 158 der Anschlußplatine sind mit der Anschlußkarte 140 über das Kabel 146 verbunden, die wiederum mit der UUT 141 über das Kabel 156 durch die Anschlußkarte 140 verbunden sind, und 3. Boundary-Scan-Abrufleitung 147 durch die ISR-Kette 143, deren Ausgänge die UUT 141 über das Kabel 155 speisen.
Die Ausgangsantwortsignale werden über die folgende Kombination überwacht: 1. direkte Leiterplattenausgänge, die mit der UUT 141 über die Leitungen 149 verbunden sind, 2. die Ausgangsanschlüsse der Anschlußplatine sind mit der Anschlußkarte 142 über das Kabel 145 verbunden, die wiederum mit der UUT 141 über das Kabel 150 durch die Anschlußkarte 142 verbunden sind, und 3. Boundary- Scan-Wiedergewinnungsleitung 152 durch die OSR-Kette 153, deren Eingänge von der UUT 141 über das Kabel 150 gespeist werden.
Die UUT 141 kann unter Verwendung der auf der Leiterplatte 100 integrierten Leitungen an Ort und Stelle getestet werden, vorausgesetzt, alle anderen Module auf der Leiterplatte, die mit der UUT 141 kommunizieren, werden durch entsprechende Anschlußkarten ersetzt.
Ein defektes Leiterplatten-Bauelement wird auf diese Weise isoliert und identifiziert, wenn der angewandte Test Ti erfolglos verläuft.
Bei der Zuordnung der Verbindungen zwischen den Eingängen 158 der Anschlußplatine und den Eingängen 159 der UUT über die Anschlußkarte 140 sollte man darauf achten, direkte Querverbindungen zu jenen Teilen der Logik vorzusehen, die systemempfindlich sind, so daß Testmuster auf Wunsch mit der Systemgeschwindigkeit angelegt werden können, um das Leiterplatten-Bauelement auf durch Wechselspannungsschwankungen bedingte Taktzeitfehler zu überprüfen. Außerdem werden Boundary-Scan-Flipflops auf den Anschlußkarten nur verwendet, wenn direkte Verbindungen nicht möglich sind, weil die Anzahl von Testerkanälen, die für das Testen der zu prüfenden Packung 141 zur Verfügung stehen, nicht ausreichend ist.
Nach wie vor Bezug nehmend auf FIG. 4 sei erwähnt, daß bei Verwendung desselben Unit-in-Place-Diagnoseaufbaus dieselbe Reihe von Testmustern verwendet werden kann, um das bzw. die festgestellte(n) fehlerhafte(n) Leiterplatten-Bauelement(e) bis hinab zu einem oder mehreren defekten Chips oder einer darin enthaltenen defekten Schaltung weiter zu diagnostizieren. Oftmals können zusätzliche Testmuster erforderlich sein, insbesondere, wenn eine Diagnose bis hinab zu einer defekten Schaltung innerhalb eines Chips gewünscht ist.
Bei der Unit-in-Place-Diagnosemethodik der vorliegenden Erfindung werden die folgenden Schritte durchgeführt: (1) Entfernen von mindestens einem Bauelement von der Leiterplatte. (2) Installieren eines Verbindungsmittels in dem bzw. den Sockel(n), der/die durch das/die entfernte(n) Bauelement(e) frei geworden ist bzw. sind, um E/A-Anschlüsse eines ausgewählten, auf der Leiterplatte verbleibenden Bauelements mit E/A-Anschlüssen der Leiterplatte zu verbinden. (3) Anlegen einer Vielzahl von Prüfbefehlen an das ausgewählte Bauelement über die Eingangsanschlüsse der Leiterplatte. (4) Speichern der Antwortsignale, die von dem ausgewählten Bauelement an den Ausgangsanschlüssen der Leiterplatte als Antwort auf die angelegten Prüfbefehle empfangen werden. (5) Vergleichen der gespeicherten Antwortsignale mit erwarteten Antwortsignalen. (6) Angeben des ausgewählten Bauelements als fehlerhaft, wenn die erwarteten Antwortsignale und die gespeicherten Antwortsignale nicht übereinstimmen.
Der vorstehend erwähnte Unit-in-Place-Diagnoseaufbau und die vorstehend erwähnte Diagnosemethodik kann auf eine erweiterte zu prüfende Packung ausgedehnt werden, die aus einer ausgewählten Gruppe von miteinander in Wechselwirkung stehenden Modulen/Karten auf der Leiterplatte 100 besteht, wie in FIG. 5 gezeigt ist.
Die FIG. 6A und 6B enthalten ein Ablaufdiagramm, welches das Leiterplatten-Diagnoseverfahren unter Verwendung der vorliegenden Erfindung zusammenfaßt. Kurz gesagt, umfassen die FIG. 6A und 6B die folgenden sechs Schritte:
i. Die bestückte Leiterplatte wird mit der kompletten Reihe von Prüfbefehlen T getestet. An einem bestimmten Punkt TF wird vielleicht festgestellt, daß die Leiterplatte ausfällt.
ii. Die Reihe von Prüfbefehlen wird in Untergruppen variabler Länge unterteilt, die als Testabschnitte bezeichnet werden, wobei jede Untergruppe aus einer Vielzahl von in sich geschlossenen Befehlen besteht. Die Reihe der letzten N Testabschnitte T wird dann an die Leiterplatte gelegt.
iii. Wenn dieser Fehler von dieser Untergruppe von Befehlen festgestellt wird, lassen wir T aus dieser Gruppe bestehen. Wenn der Fehler nicht von T festgestellt wird, erhöhen wir T um die vorletzte Reihe von N Testabschnitten und legen T erneut an die Leiterplatte an. Dieser Vorgang wird so lange wiederholt, bis der Fehler reproduziert ist. An diesem Punkt stellt das erhöhte T die letzte Fehlerdiagnose-Testgruppe dar. Wenn die Leiterplatte die gesamte Reihe von Prüfbefehlen beim erneuten Testen erfolgreich besteht, dann ist der zuvor bei (i) festgestellte Fehler ein kurzzeitig auftretender Fehler. Der Leiterplattentest wird dann wieder aufgenommen, wobei bei TF mit einer Fehlerprotokollierung eines bei TF festgestellten, kurzzeitig auftretenden Fehlers begonnen wird.
iv. Eine herkömmliche Simulation wird am Leiterplatten-Logikmodell durchgeführt, wobei T als Eingangs-Stimulussignal verwendet wird. Aus dieser Simulation werden Testmuster an den Leiterplatten-Bauelementgrenzen für jedes der M Bauelemente auf der Leiterplatte, T1, ....., TM, entnommen.
v. TI (I=1 im ersten Durchgang) wird an das Leiterplatten-Bauelement I gelegt, wobei der Unit-in-Place-Diagnoseaufbau verwendet wird. Wenn kein Fehler festgestellt wird, lassen wir I um 1 erhöhen und legen das entsprechende TI an dessen entsprechendes Bauelement an. Dieser Vorgang wird so lange fortgesetzt, bis alle fehlerhaften Bauelemente festgestellt sind. An diesem Punkt wird der Vorgang automatisch beendet. Die defekten Bauelemente werden ausgetauscht.
vi. Die fehlerhaften, von der Leiterplatte entnommenen Bauelemente können nun weiter diagnostiziert werden, wobei das vorstehend erwähnte Unit-in-Place-Diagnoseaufbauverfahren verwendet wird. (Hinweis: Um einen Fehler auf eine exakte Stelle zu lokalisieren, können gegebenenfalls zusätzliche Diagnosedaten erforderlich sein.)
Zu den oben veranschaulichten Konfigurationen gibt es Alternativen. Beispielsweise können einige der auf der Leiterplatte 100 von Fig. 1 montierten Bauelemente in einem Sockel auf der Leiterplatte montiert werden. Wenn ein solches Bauelement mindestens drei oder vier Eingangs-/Ausgangsanschlüsse hat, die mit den Eingangs-/Ausgangsanschlüssen der Leiterplatte verbunden sind, kann das Bauelement aus dem Sockel entfernt werden, und eine Anschlußkarte kann darin plaziert werden. Die Anschlußkarte kann Überbrückungsdrähte zwischen ausgewählten E/A-Anschlüssen der Leiterplatte enthalten, die mit dem Sockel und mit E/A-Anschlüssen von nicht von der Leiterplatte entfernten Bauelementen verbunden sind. Die Anschlußkarte kann auch eine Vielzahl von darauf befindlichen Schieberegisterkippstufen haben. Diese Kippstufen werden mit den E/A-Anschlüssen der Leiterplatte und mit den Eingabe-/Ausgabeanschlüssen von nicht von der Leiterplatte entfernten Bauelementen verbunden. Die Anschlußkarte hat bei dieser Alternative dieselbe Funktion wie die, die bereits vorher beschrieben worden ist. Der Hauptunterschied bei dieser Konfiguration ist der, daß anstelle von Leiterplattenverbindungen Überbrückungsdrähte verwendet werden, um die UUT zu testen.
Eine andere alternative Konfiguration wird angetroffen, wenn zumindest eines der auf der Leiterplatte 100 montierten Bauelemente mit LSSD- oder Boundary-Scan-Entwurfsregeln konzipiert ist. In beiden Fällen hat das Bauelement eine Schieberegisterkippstufe, um das Testen des Bauelements leichter zu gestalten. Um das Testen der Leiterplatte noch weiter zu vereinfachen, wird eine Anschlußkarte mit einer darauf befindlichen Schieberegisterkippstufe bereitgestellt. Wenn die Karte auf der Leiterplatte montiert wird, werden die kartengetragenen Schieberegisterkippstufen mit der bzw. den Schieberegisterkippstufe(n) des Bauelements seriengekoppelt. Dadurch werden die notwendigen Mittel bereitgestellt, um eine Kombination aus bauelementinternen SRLs auf der Anschlußkarte zur Durchführung von Diagnosetests zu verwenden. Auf diese Weise können Testdaten in zahlreiche Bauelemente auf der Leiterplatte abgerufen werden, wodurch das Testen von mehr als einem Bauelement während einem beliebigen bestimmten Test ermöglicht wird.

Claims

1. System, um an Ort und Stelle fehlerhafte oder defekte Bauelemente zu isolieren und zu diagnostizieren, die auf einer Leiterplatte montiert sind, die eine Vielzahl von darauf montierten und miteinander verbundenen Bauelementen hat, wobei jedes Bauelement eine Vielzahl von Eingangs- und Ausgangsanschlüssen hat und die Leiterplatte eine Vielzahl von Leiterplatteneingangs- und -ausgangsanschlüssen hat, und das System dadurch gekennzeichnet ist, daß es folgendes umfaßt:

- eine auf der Leiterplatte in einem Sockel montierbare Anschlußkarte, von der mindestens ein Bauelement, das normalerweise darauf montiert ist, entfernt worden ist, um ein ausgewähltes, auf der Leiterplatte verbleibendes Bauelement zu isolieren und prüfbar zu machen, indem man die Eingangsanschlüsse des ausgewählten Bauelements von den Eingangsanschlüssen der Leiterplatte steuerbar und die Ausgangsanschlüsse des ausgewählten Bauelements von den Ausgangsanschlüssen der Leiterplatte überwachbar macht, und die Karte folgendes umfaßt:

- einen Stecker, um in den durch das entfernte Bauelement frei gewordenen Sockel den Sockel einzustecken, der eine Vielzahl von Anschlußstiften hat, wobei zumindest einige der Anschlußstifte mit den Eingangs- und Ausgangsanschlüssen der Leiterplatte verbunden sind und zumindest einige der restlichen Anschlußstifte mit den Eingangs- und Ausgangsanschlüssen des ausgewählten Bauelements verbunden sind, und wobei sich auf der Karte, an welcher der Stecker angebracht ist, eine Vielzahl von Leitungen befindet, von denen jede dazu dient, einen der Anschlußstifte, der mit einem Eingangs- oder Ausgangsanschluß der Leiterplatte verbunden ist, mit einem Anschlußstift zu verbinden, der mit einem Eingangs- oder Ausgangsanschluß des ausgewählten Bauelements verbunden ist.

2. System nach Anspruch 1, wobei die auf der Leiterplatte montierbare Karte ein Schieberegister mit einer Vielzahl von Stufen enthält, einen Taktschaltkreis, der mit allen Stufen verbunden ist, um Daten von einer Stufe zur nächsten zu leiten, einen Ausgang von jeder Stufe, der mit einem Eingangsanschluß des ausgewählten Bauelements verbunden ist, einen Schieberegister-Dateneingang, der mit einem Eingangsanschluß der Leiterplatte verbunden ist, und wobei der Taktschaltkreis mit einem Eingangsanschluß der Leiterplatte verbunden ist, wodurch es einer Vielzahl von Eingangsanschlüssen des ausgewählten Bauelements möglich wird, Daten von einem einzigen Leiterplatten-Eingangsanschluß zu empfangen.

3. System nach Anspruch 1, wobei die auf der Leiterplatte montierbare Karte ein Schieberegister mit einer Vielzahl von Stufen enthält, einen Taktschaltkreis, der mit allen Stufen verbunden ist, um Daten von einer Stufe zur nächsten zu leiten, einen Eingang zu jeder Stufe, der mit einem Ausgangsanschluß des ausgewählten Bauelements verbunden ist, einen Schieberegister-Datenausgang, der mit einem Ausgangsanschluß der Leiterplatte verbunden ist, und wobei der Taktschaltkreis mit zumindest einem Eingangsanschluß der Leiterplatte verbunden ist, um von dort Taktimpulse zu empfangen, wodurch es möglich wird, eine Vielzahl von Ausgangsanschlüssen des ausgewählten Bauelements an einem einzigen Ausgangsanschluß der Leiterplatte zu überwachen.

4. System nach Anspruch 2, wobei die auf der Leiterplatte montierbare Karte ein zweites Schieberegister mit einer Vielzahl von Stufen enthält, einen zweiten Taktschaltkreis, der mit allen Stufen des zweiten Schieberegisters verbunden ist, um Daten von einer Stufe zur nächsten zu leiten, einen Eingang zu jeder Stufe des zweiten Schieberegisters, der mit einem Eingangsanschluß des ausgewählten Bauelements verbunden ist, einen Schieberegisterausgang, der mit einem Ausgangsanschluß der Leiterplatte verbunden ist, und wobei der zweite Taktschaltkreis mit einem Eingangsanschluß der Leiterplatte verbunden ist, um dort Taktimpulse zu empfangen, wodurch es möglich wird, daß eine Vielzahl von Ausgangsanschlüssen des ausgewählten Bauelements an einem einzigen Ausgangsanschluß der Leiterplatte überwacht werden kann.

5. System, um an Ort und Stelle ein Bauelement einer Vielzahl von Bauelementen mit jeweils einer Vielzahl von Eingangs/Ausgangsanschlüssen zu testen, die auf einer Leiterplatte montiert sind, wobei mindestens ein Bauelement auf eine Art und Weise konzipiert ist, die weder niveauempfindlichen Abtastentwurfs-(LSSD-)Regeln noch Boundary-Scan-Entwurfsregeln entspricht, die Leiterplatte eine Vielzahl von Eingangs-/Ausgangsanschlüssen hat und das System dadurch gekennzeichnet ist, daß es folgendes umfaßt:

ein Verbindungsmittel zur Montage auf der Leiterplatte, wenn zumindest ein Bauelement von der Leiterplatte entfernt worden ist, wobei das entfernte Bauelement auf der Leiterplatte mit zumindest einem Eingangs-/Ausgangsanschluß eines ausgewählten, von der Leiterplatte nicht entfernten Bauelements über Leitungen verbunden war, das ausgewählte Bauelement weder LSSD- noch Boundary-Scan-Entwurfsregeln entspricht, das entfernte Bauelement auf der Leiterplatte mit zumindest einem Eingangs-/Ausgangsanschluß der Leiterplatte über Leitungen verbunden war, das Verbindungsmittel Mittel enthält, um zumindest einen Eingangs-/Ausgangsanschluß der Leiterplatte mit zumindest einem Eingangs-/Ausgangsanschluß des ausgewählten Bauelements zu verbinden, wodurch es möglich wird, daß zumindest einige der Eingangs-/Ausgangsanschlüsse des ausgewählten Bauelements direkt von den Eingangs-/Ausgangsanschlüssen der Leiterplatte getestet werden können;

und wobei das Verbindungsmittel eine mehrstufige Schieberegisterkippstufe enthält, die mit einem Eingangs-/Ausgangsanschluß der Leiterplatte und einer Vielzahl der Eingangs/Ausgangsanschlüsse des ausgewählten Bauelements verbunden ist, wobei die Schieberegisterkippstufe eine Taktsteuerschaltung für den Empfang von Taktsignalen von mindestens einem Eingangs-/Ausgangsanschluß der Leiterplatte hat, um Signale von der einen Stufe zur nächsten Stufe durchzulassen.

6. System nach Anspruch 5, das eine zweite mehrstufige Schieberegisterkippstufe enthält, wobei jede Stufe der ersten Schieberegisterkippstufe mit einigen Eingangs-/Ausgangsanschlüssen des ausgewählten Bauelements verbunden ist und die Stufen des zweiten Schieberegisters mit anderen Eingangs-/Ausgangsanschlüssen des ausgewählten Bauelements verbunden sind und wobei die zweite Schieberegisterkippstufe eine Taktsteuerschaltung für den Empfang von Taktsignalen von mindestens einem Eingangs-/Ausgangsanschluß der Leiterplatte hat, um Signale von der einen Stufe der zweiten Schieberegisterkippstufe zur nächsten Stufe der zweiten Schieberegisterkippstufe durchzulassen.

7. System nach Anspruch 1 oder 5, das des weiteren einen Pseudozufallstestmuster-Generator enthält, der auf der Karte angeordnet ist, die auf der Leiterplatte montiert werden kann, wobei der Testmustergenerator auf Signale an ausgewählten Eingangsanschlüssen der Leiterplatte anspricht, die mit ihm verbunden sind, um mindestens ein Testmuster für Eingangsanschlüsse des ausgewählten Bauelements zu erzeugen.

8. System nach Anspruch 7, das ein Signaturregister enthält, das auf der Karte angeordnet ist, die auf der Leiterplatte montiert werden kann, wobei das Signaturregister in der Praxis angeschlossen ist, um Signale von Ausgangsanschlüssen des ausgewählten Bauelements zu empfangen und zu akkumulieren und das Signaturregister mit Ausgangsanschlüssen der Leiterplatte verbunden ist, wodurch der Inhalt des Signaturregisters von einem Ausgangsanschluß der Leiterplatte überwacht werden kann.

9. Verfahren zur Isolierung und Diagnose von fehlerhaften oder defekten Bauelementen an Ort und Stelle, die auf einer Leiterplatte montiert sind, die eine Vielzahl von miteinander verbundenen, darauf montierten Bauelementen hat, wobei jedes Bauelement eine Vielzahl von Eingangs- und Ausgangsanschlüssen und die Leiterplatte eine Vielzahl von Leiterplatten-Eingangs-/Ausgangsanschlüssen hat und das Verfahren die folgenden Schritte umfaßt:

- Entfernen von mindestens einem Bauelement von der Leiterplatte, wobei das zumindest eine entfernte Bauelement normalerweise in einem Sockel auf der Leiterplatte montiert ist;

- Installieren einer Anschlußkarte gemäß dem Isolierungs- und Diagnosesystem nach jedwedem der Ansprüche 1 bis 4 und 7 bis 8 anstelle des zumindest einen entfernten Bauelements, wobei die Anschlußkarte Mittel bereitstellt, um mindestens einige der Eingangs-/Ausgangsanschlüsse eines ausgewählten Bauelements, das auf der Leiterplatte montiert ist, mit einigen der Eingangs-/Ausgangsanschlüsse der Leiterplatte zu verbinden;

- Anlegen von Testmustern an zumindest einige der Eingangs-/Ausgangsanschlüsse der Leiterplatte, die mit dem ausgewählten Bauelement verbunden sind; und

- Registrieren der Antwortsignale von dem ausgewählten Bauelement an zumindest einigen der Eingangs-/Ausgangsanschlüsse der Leiterplatte als Antwort auf die Testmuster.

10. Verfahren zum Testen von Bauelementen einer Leiterplatte an Ort und Stelle, die eine Vielzahl von miteinander verbundenen, darauf montierten Bauelementen hat, wobei jedes Bauelement eine Vielzahl von Eingangs- und Ausgangsanschlüssen hat, und das Verfahren die folgenden Schritte umfaßt:

- Installieren einer Anschlußkarte gemäß dem Testsystem nach einem beliebigen der Ansprüche 5 bis 8, die auf der Leiterplatte in dem Sockel montiert werden kann, der durch das zumindest eine entfernte Bauelement frei geworden ist, um Signale von Eingangsanschlüssen der Leiterplatte mit den Eingangsanschlüssen eines ausgewählten, auf der Leiterplatte verbleibenden Bauelements zu verbinden und um Signale von Ausgangsanschlüssen des ausgewählten Bauelements mit Ausgangsanschlüssen der Leiterplatte zu verbinden;

- Anlegen einer Reihe von Prüfbefehlen an Ort und Stelle, um ein ausgewähltes Leiterplatten-Bauelement über die Eingangsanschlüsse der Leiterplatte zu testen;

- Speichern der Antwortsignale an den Ausgangsanschlüssen der Leiterplatte, die von den Ausgangsanschlüssen des ausgewählten Bauelements empfangen werden, wobei die Antwortsignale als Antwort auf die Reihe von Prüfbefehlen erzeugt werden;

- Vergleichen der gespeicherten Antwortsignale mit erwarteten Antwortsignalen; und

- Angeben des ausgewählten Bauelements als defekt, wenn die Antwortsignale nicht mit den erwarteten übereinstimmen.

11. Verfahren zum Testen einer Leiterplatte mit einer Vielzahl von miteinander verbundenen, darauf montierten Bauelementen, wobei jedes Bauelement eine Vielzahl von Eingangs- und Ausgangsanschlüssen hat und das Verfahren die folgenden Schritte umfaßt:

a) Testen einer vollbestückten Leiterplatte mit einer kompletten Reihe von Prüfbefehlen T, wobei die komplette Reihe von Prüfbefehlen in Untergruppen variabler Länge unterteilt wird, bis ein Fehler während der Ausführung der Testuntergruppe TF festgestellt wird;

b) Erneutes Testen der vollbestückten Leiterplatte mit der Testuntergruppe TF, die um zunehmend frühere Testuntergruppen erhöht wird, bis der Fehler wieder festgestellt wird;

c) Simulieren der Logik der vollbestückten Leiterplatte mit allen Testuntergruppen, die zur Wiedergabe des festgestellten Fehlers gefunden werden, und Entnehmen der simulierten Signalwerte an jedem der Eingangs/Ausgangsanschlüsse des Leiterplatten-Bauelements, um eine Reihe von Prüfbefehlen für jedes Bauelement auf der Leiterplatte zu bilden; und

d) Diagnostizieren der defekten Leiterplatte, indem das Prüfverfahren nach Anspruch 10, bei dem die Packung an Ort und Stelle über die Anschlußstifte getestet wird, auf jedes Bauelement auf der Leiterplatte angewendet wird, wobei die im Schritt c) festgelegten Prüfbefehle für jedes der Bauelemente auf der Leiterplatte verwendet werden.