FR2622711A1 - Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees - Google Patents
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Abstract
Ce dispositif est réalisé sur une carte de circuit imprimé 100 sur laquelle viennent s'embrocher différents boîtiers 160-165 de mémoire morte préalablement programmée. Il est prévu un connecteur 110 pour se substituer aux connexions du circuit intégré. Application : mise au point de programmes de microprocesseurs.
Description
DISPOSITIF DESTINE A REMPLACER UN CIRCUIT INTEGRE COMPORTANT
SUR LA MEME PUCE UN PROCESSEUR DE SIGNAL ET UN ENSEMBLE DE ME
MOIRE CONTENANT DES INFORMATIONS FIGEES.
SUR LA MEME PUCE UN PROCESSEUR DE SIGNAL ET UN ENSEMBLE DE ME
MOIRE CONTENANT DES INFORMATIONS FIGEES.
La présente invention concerne un dispositif destiné à remplacer un circuit intégré comportant sur la même puce un processeur principal et un ensemble de mémorisation contenant des informations figées, circuit intégré prévu pour recevoir et fournir des données sur des premiers accès de données, dispositif constitué à partir d'un processeur d'évaluation muni d'accès d'instructions pour une ligne d'instruction sur laquelle viennent se brancher la sortie d'une mémoire d'instruction constituant une partie dudit ensemble de ~émorisation et de deuxièmes accès de données pour une ligne de données sur laquelle viennent se brancher les sorties d'une mémoire de données constituant l'autre partie dudit ensemble de mémorisation, dispositif comportant en outre des troisièmes accès de données prévues pour se substituer auxdites premières connexions de données, caractérisé en ce qu'il comporte un circuit d'isolation branché au niveau desdits troisièmes accès de données.
Les circuits intégrés comportant sur la même puce un processeur de signal et un ensemble de mémorisation sont largement répandus. Un exemple auquel l'invention se rapporte plus particulièrement est le circuit TS68930 fabriqué par
THOMSON SEMICONDUCTEURS. On pourra aussi consulter les demandes de brevet français No. 2 569 285, 2 569 286, 2 569 290 au nom de la# demanderesse.
THOMSON SEMICONDUCTEURS. On pourra aussi consulter les demandes de brevet français No. 2 569 285, 2 569 286, 2 569 290 au nom de la# demanderesse.
L'ensemble de mémorisation que comporte ce dernier circuit est prévu pour comporter d'une part des mots définissant les instructions du programme de fonctionnement et d'autre part des valeurs de coefficients.
Des systèmes existent pour mettre au point des programmes et aussi pour déterminer les coefficients. On pourra consulter à ce sujet l'article de Jean-Yves LARIGNON, intitulé
Un outil de développement pour le TS68930-31" et paru dans
PROCESSEURS ET SYSTEMES - N 12 - MAI 1987.
Un outil de développement pour le TS68930-31" et paru dans
PROCESSEURS ET SYSTEMES - N 12 - MAI 1987.
Cependant de tels systèmes ne permettent pas, par suite de leur encombrement, la mise au point, dans des conditions réelles de fonctionnement, du programme etlou l'ajustement des valeurs des coefficients.
On a déjà proposé des circuits qui conviennent pour un dispositif du genre décrit dans le préambule (voir les documents édités par THOMSON COMPOSANTS concernant les circuits
TS68930 et TS68931).
TS68930 et TS68931).
Cependant, ces circuits ne conviennent pas pour toutes les configurations dans lesquelles le circuit intégré peut se trouver.
La présente invention propose un tel dispositif qui permette de remplacer ledit circuit intégré dans de nombreuses configurations et même celles où un système de multiprocesseur est envisagé.
Pour cela un dispositif du genre mentionné dans le préambule est remarquable en ce qu'il comporte un circuit d'isolation branché entre la ligne de données et des deuxièmes connexions de données.
La description suivante accompagnée des dessins ci-annexés, le tout donné à titre d'exemple non limitatif fera bien comprendre comment l'invention peut être réalisée.
La figure 1 montre un dispositif conforme à l'invention.
La figure 2 montre une première configuration à laquelle le dispositif de la figure 1 est particulièrement adapté.
La figure 3 est un diagramme temps relatif aux dialogues possibles dans la configuration de la figure 2 et de la figure suivante.
La figure 4 montre une autre configuration pour laquelle le dispositif de l'invention s'applique.
La figure 5 montre un dispositif conforme à l'invention convenant pour la configuration de la figure 4
La figure 6 montre une variante de réalisation d'un circuit faisant partie des dispositifs de l'invention.
La figure 6 montre une variante de réalisation d'un circuit faisant partie des dispositifs de l'invention.
La figure 7 montre une réalisation possible du dispositif conforte à l'invention
A la figure 1, le dispositif de l'invention porte la référence 1 ; il est destiné à simuler le fonctionnement du microprocesseur TS68930 fabriqué par THOMSON SEMICONDUCTEURS - FRANCE. Ce dispositif est construit autour du circuit processeur intégré TS68931 portant, sur la figure 1, la référence 2 et il comporte un ensemble de mémorisation formé d'une mémoire 5 prévue pour contenir les instructions de fonctionnement et d'une deuxième mémoire 10 prévue, elle, pour contenir certains coefficients nécessités par l'application qu'envisage l'utilisateur.Cet ensemble de mémorisation est formé de boi- tiers amovibles, c'est-à-dire facilement détachables de leur support ; ainsi, il est possible soit de les remplacer par d'autres contenant des informations modifiées, soit de procéder à un effacement pour une nouvelle programmation dans le cas où ces boîtiers sont du type EPROM. Le code d'adresse de la mémoire 6 est contenu dans un registre 15 du type Slatchw et celui de l'ensemble 10 dans un registre 20 du même type.
A la figure 1, le dispositif de l'invention porte la référence 1 ; il est destiné à simuler le fonctionnement du microprocesseur TS68930 fabriqué par THOMSON SEMICONDUCTEURS - FRANCE. Ce dispositif est construit autour du circuit processeur intégré TS68931 portant, sur la figure 1, la référence 2 et il comporte un ensemble de mémorisation formé d'une mémoire 5 prévue pour contenir les instructions de fonctionnement et d'une deuxième mémoire 10 prévue, elle, pour contenir certains coefficients nécessités par l'application qu'envisage l'utilisateur.Cet ensemble de mémorisation est formé de boi- tiers amovibles, c'est-à-dire facilement détachables de leur support ; ainsi, il est possible soit de les remplacer par d'autres contenant des informations modifiées, soit de procéder à un effacement pour une nouvelle programmation dans le cas où ces boîtiers sont du type EPROM. Le code d'adresse de la mémoire 6 est contenu dans un registre 15 du type Slatchw et celui de l'ensemble 10 dans un registre 20 du même type.
Les entrées de ces registres sont connectées à la ligne BUSI.
Plus précisément, en se reportant aux documents édités par
THOMSON, les entrées du registre 15 sont reliées aux fils I16 à I31 du processeur 2 et les entrées du registre 20 aux fils t6 à 115. Les mémoires 5 et 10 sont munies de sorties à trois états dont l'état passant est déterminé par les signaux OECROM et OEIPROM engendrés par un circuit 30 décrit dans les docu ments précités Ce circuit 30 fournit aussi un signal LA pour les registres 15 et 20 afin que ceux-ci puissent emmagasiner les données véhiculées par la ligne BUSI La sortie de l'ensemble de mémoire 5 contenant les instructions constitue le point de départ des fils IO à I31 de la ligne BUSI. La sortie de l'ensemble de mémoire 10 est connectée à des accès de données DO-D15 du circuit 2.
THOMSON, les entrées du registre 15 sont reliées aux fils I16 à I31 du processeur 2 et les entrées du registre 20 aux fils t6 à 115. Les mémoires 5 et 10 sont munies de sorties à trois états dont l'état passant est déterminé par les signaux OECROM et OEIPROM engendrés par un circuit 30 décrit dans les docu ments précités Ce circuit 30 fournit aussi un signal LA pour les registres 15 et 20 afin que ceux-ci puissent emmagasiner les données véhiculées par la ligne BUSI La sortie de l'ensemble de mémoire 5 contenant les instructions constitue le point de départ des fils IO à I31 de la ligne BUSI. La sortie de l'ensemble de mémoire 10 est connectée à des accès de données DO-D15 du circuit 2.
Pour bien comprendre l'intérêt de l'invention, on se reporte à la figure 2 où trois circuits TS68930 sont utilisés, référencés par 50, 51, 52. Une mémoire 55 coopère avec le circuit 52 ; elle est adressée par un code venant d'une part des accès ADO-7 du circuit 52 et d'autre part des accès A8-11 de ce même circuit 52 Selon la nomenclature donnée dans le document précité, ce circuit 52 est dit "pseudo esclave" et il est relié au circuit 50 dit "Maître" ; pour cela les accès
ADO-7 du circuit 52 sont reliés à des premiers accès de données DO-7 du circuit 50. Le circuit 51 est considéré cou 'Esclave" ; ses accès ADO-7 sont reliés aux accès D8-15 du circuit 50.Au moyen des accès A8-11 et DS, le circuit Maître 50 peut solliciter le circuit 51 ou le circuit 52, chacun de ces circuits 51 et 52 étant affecté d'une adresse formée par les signaux à ces accès A8-11 et DS. La figure 3 est un diagramme-temps qui résume le dialogue entre le circuit 50 et le circuit 52 ; les références situées à gauche rappellent les accès du circuit 50 et les références de droite, celles du circuit 52, les références WRC signifient un cycle d'écriture et RDC un cycle de lecture. Le signal DS valide les données qui sont transmises par les lignes connectées aux accès DO-D15 et aux accès A11, A10, A9 et A8. Le signal R/W détermine le sens du transfert.Le circuit 52 travaille avec la mémoire 55 et il convient que les données transitant sur les accès DO-7 du circuit 50 ne gênent pas ce travail du circuit 52 lorsqu'on utilise conne circuit-maitre un dispositif formé d'un circuit intégré TS68931. En effet il faut remarquer que les informations contenues dans la mémoire 10 passe par des deuxièmes accès de données DO-15 du circuit 2. On appelle D'O-D'15 les troisièmes accès de données du dispositif 1. Dans la configuration de la figure 2, ce sont les connexions D'O-D'7 qui doivent venir se raccorder aux accès ADO-7 du circuit 52. On propose, pour éviter la gêne apportée par la transmission des données provenant de la mémoire 10, d'utiliser un circuit d'isolation qui sépare les troisièmes accès D'O-D'7 des deuxièmes accès DO-D7. Ces deuxièmes accès sont à confondre avec les premiers accès d'un circuit TS68930.
ADO-7 du circuit 52 sont reliés à des premiers accès de données DO-7 du circuit 50. Le circuit 51 est considéré cou 'Esclave" ; ses accès ADO-7 sont reliés aux accès D8-15 du circuit 50.Au moyen des accès A8-11 et DS, le circuit Maître 50 peut solliciter le circuit 51 ou le circuit 52, chacun de ces circuits 51 et 52 étant affecté d'une adresse formée par les signaux à ces accès A8-11 et DS. La figure 3 est un diagramme-temps qui résume le dialogue entre le circuit 50 et le circuit 52 ; les références situées à gauche rappellent les accès du circuit 50 et les références de droite, celles du circuit 52, les références WRC signifient un cycle d'écriture et RDC un cycle de lecture. Le signal DS valide les données qui sont transmises par les lignes connectées aux accès DO-D15 et aux accès A11, A10, A9 et A8. Le signal R/W détermine le sens du transfert.Le circuit 52 travaille avec la mémoire 55 et il convient que les données transitant sur les accès DO-7 du circuit 50 ne gênent pas ce travail du circuit 52 lorsqu'on utilise conne circuit-maitre un dispositif formé d'un circuit intégré TS68931. En effet il faut remarquer que les informations contenues dans la mémoire 10 passe par des deuxièmes accès de données DO-15 du circuit 2. On appelle D'O-D'15 les troisièmes accès de données du dispositif 1. Dans la configuration de la figure 2, ce sont les connexions D'O-D'7 qui doivent venir se raccorder aux accès ADO-7 du circuit 52. On propose, pour éviter la gêne apportée par la transmission des données provenant de la mémoire 10, d'utiliser un circuit d'isolation qui sépare les troisièmes accès D'O-D'7 des deuxièmes accès DO-D7. Ces deuxièmes accès sont à confondre avec les premiers accès d'un circuit TS68930.
Ce circuit 60 devient transparent lorsqu'un dialogue doit s'instaurer entre le circuit "maître" et le circuit "pseudo-esclave" ; pour cela, on utilise un signal actif sur un fil Cl qui, d'une part rend transparent le circuit d'isolation 60 et qui d'autre part, agit sur les accès CS RS du circuit 52 pour déclencher la procédure de dialogue. Un autre signal R/W détermine le sens du transfert à effectuer ; il provient du circuit 2. Dans l'exemple illustré à la figure 1, on notera qu'au moyen d'un commutateur 61 muni d'un cavalier 62 le signal Cl se confond avec le signal Ail.En déplaçant ce dernier, le signal Cl devient une fonction de l'application de l'utilisateur selon les adresses physiques prévues pour la procédure de dialogue avec le circuit pseudo-esclave Ainsi, en déplaçant le cavalier 62, on peut obtenir les relations suivantes pour choisir l'adresse du circuit "pseudo-esclave".
Cl = Ail
Cl = A10
Cl = A9
Cl = A8 + DS.
Cl = A10
Cl = A9
Cl = A8 + DS.
La combinaison A8+DS est obtenue au moyen d'une porte OU 65. Cette porte permet de valider le signal A8 par le signal DS de sorte que l'on évite de tenir compte des variations de A8 lorsque le signal DS n'est pas à l'état zéro.
Le circuit d'isolation 60 réalisé au moyen d'un circuit du genre portant l'immatriculation 74F245 et fabriqué par FAIRCHILD nécessite une entrée pour recevoir un signal définissant la direction de l'inforiation, c'est-à-dire que soit l'information provient du circuit pseudo-esclave 52 soit elle lui est destinée ; cette entrée reçoit le signal provenant de l'accès R/W du circuit 2.
Les différentes connexions entre les accès du circuit 2 et les accès du circuit intégré que le dispositif 1 remplace, sont effectuées broche à broche ; ceci est représenté par la torsade 66 à la figure 1.
Un circuit "maître" peut être aussi relié à deux circuits pseudo-esclaves par ses accès DO-7 pour l'un et
D8-D15 pour l'autre, comme cela est montré à la figure 4. Sur cette figure le circuit maîtres porte la référence 70 et les circuits "pseudo-esclaves", 71 et 72, tandis que leur mémoire associée porte, respectivement, les références 75 et 76. On notera que les circuits 71 et 72 peuvent être sélectionnés par le circuit maître 70 au moyen du signal Ci pour le circuit 72 et d'un signal C2 pour le circuit 71. Par exemple, on prend
C1=A11 et C2=A8+DS.
D8-D15 pour l'autre, comme cela est montré à la figure 4. Sur cette figure le circuit maîtres porte la référence 70 et les circuits "pseudo-esclaves", 71 et 72, tandis que leur mémoire associée porte, respectivement, les références 75 et 76. On notera que les circuits 71 et 72 peuvent être sélectionnés par le circuit maître 70 au moyen du signal Ci pour le circuit 72 et d'un signal C2 pour le circuit 71. Par exemple, on prend
C1=A11 et C2=A8+DS.
Pour pouvoir remplacer un circuit "maire" dans cette dernière configuration montrée à la figure 4, le dispositif de l'invention montré à la figure 5 comporte un deuxième circuit d'isolation 80 connecté sur les accès D8-D15. Le circuit 80 est rendu transparent par le signal C2 provenant d'un deuxième commutateur 81 muni lui aussi d'un cavalier 82. Ce cavalier est positionné de manière à ce que C2=AS+DS.
Il est aussi possible de remplacer un ou les deux coxxutateurs 61 et 81 par un circuit décodeur programmable (PAL) 90 com e cela est représenté à la figure 6. Ainsi, il est possible de choisir pour les circuits "pseudo-esclaves" n'importe quel code d'adresse à partir des signaux A8-A11 et
DS et de là faire apparaître les signaux Ci et C2 actifs en fonction de ces codes d'adresse. Le circuit 80 peut être le circuit iuatriculé PALî6L8 et fabriqué chez AMD. Ce circuit doit être en correspondance avec un circuit de décodage 85 de même type lorsque les circuits 70, 71 et 72 sont formés de circuit TS68930.
DS et de là faire apparaître les signaux Ci et C2 actifs en fonction de ces codes d'adresse. Le circuit 80 peut être le circuit iuatriculé PALî6L8 et fabriqué chez AMD. Ce circuit doit être en correspondance avec un circuit de décodage 85 de même type lorsque les circuits 70, 71 et 72 sont formés de circuit TS68930.
A la figure 7 on montre comment, en pratique, le dispositif de l'invention est utilisé. Le dispositif est formé d'une part d'une plaque de circuit imprimé 100 sur laquelle les circuits électroniques sont disposés, et d'un connecteur 110 dont le brochage correspond à celui du circuit TS68930 prévu pour venir se connecter sur le support 120 faisant partie d'un ensemble électronique complexe 150. Différents boîtiers 160 à 165 constituent les ensembles de mémoire 5 et 10.
Ces différents boîtiers viennent s'enficher respectivement sur des supports 170 à 175 du type à insertion nulle de préférence.
Claims (7)
1. Dispositif destiné à remplacer un circuit intégré comportant sur la même puce un processeur principal et un ensemble de mémorisation contenant des informations figées, circuit intégré prévu pour recevoir et fournir des données sur des premiers accès de données, dispositif constitué à partir d'un processeur d'évaluation muni d'accès d'instructions pour une ligne d'instruction sur laquelle viennent se brancher la sortie d'une mémoire d'instruction constituant une partie dudit ensemble de mémorisation et de deuxièmes accès de données pour une ligne de données sur laquelle viennent se brancher les sorties d'une mémoire de données constituant l'autre partie dudit ensemble de mémorisation, dispositif comportant en outre des troisièmes accès de données prévues pour se substituer auxdites premières connexions de données, caractérisé en ce qu'il comporte un circuit d'isolation branché au niveau desdits troisièmes accès de données.
2. Dispositif selon la revendication 1 pour lequel les premiers accès de données peuvent se répartir en groupes pour des liaisons indépendantes, caractérisé en ce qu'il est prévu au moins un circuit d'isolation pour un groupe.
3. Dispositif selon la revendication 1 pour lequel les premièrs accès de données peuvent se répartir en groupes pour des liaisons indépendantes, caractérisé en ce qu'il est prévu un circuit d'isolation pour chaque groupe.
4. Dispositif selon l'une des revendications 1 à 3 pour lequel le circuit d'isolation est muni d'une commande pour le mettre à l'état transparent, caractérisé en ce que cette commande est reliée à la sortie d'un circuit commutateur muni d'un cavalier.
5. Dispositif selon l'une des revendications 1 à 3 pour lequel le circuit d'isolation est muni d'une commande pour le mettre à l'état transparent, caractérisé en ce que cette coxcande est reliée à la sortie d'un circuit décodeur programmable.
6. Dispositif selon les revendications 1 à 5, caractérisé en ce qu'il est bâti sur une carte de circuit intégré et qu'il est prévu un connecteur qui vient se brancher sur des broches convenant au circuit intégré.
7. Dispositif selon les revendications 1 à 6, caractérisé en ce que l'ensemble de mémorisation est formé de boîtiers de mémoire amovibles reprogrammables.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8715295A FR2622711A1 (fr) | 1987-11-04 | 1987-11-04 | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
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|---|---|---|---|
| FR8715295A FR2622711A1 (fr) | 1987-11-04 | 1987-11-04 | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2622711A1 true FR2622711A1 (fr) | 1989-05-05 |
Family
ID=9356481
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|---|---|---|---|
| FR8715295A Withdrawn FR2622711A1 (fr) | 1987-11-04 | 1987-11-04 | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
Country Status (1)
| Country | Link |
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| FR (1) | FR2622711A1 (fr) |
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