JP2561164B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路に関し、特に半導体集積
回路内部ならびに半導体集積回路間の接続検査を容易に
行なうことが可能な半導体集積回路に関する。

［従来の技術］ 近年の表面実装技術の進歩によりプリント基板におけ
るテスト（主にインサーキットテスト）が困難となって
きている。

インサートキットテストはチップをボードに実装した
後数mmの間隔で配置されたばね式プローブで基板の裏の
表面を圧着し、すべてのチップを個別にテストすること
によりボードのテストを行なうというものである。しか
し最近の表面実装技術の進歩によりチップの端子にプロ
ーブを立てられなくなったり、治工具を作製するとコス
トが合わなかったりすることが多い。こうした問題の解
決をするためには従来チップ内部のテスト容易化のため
に用いてきたスキャンデザインをボードレベルに拡張
し、チップの入出力部にシフトレジスタラッチを接続
し、これをシリアルに接続してスキャンパスを構成する
バウンダリスキャンが有効であり、たとえばIEEE P114
9.1/D5 Standard Test Access Port and Boundar
y−Scan Architectureに詳細に示されている。

第15図は前記文献に示されたバウンダリスキャン設計
によってテスト設計されたチップで構成したボードのブ
ロック図を示す。

同図を参照して、ボード１のエッジには、他のボード
との間でシステムを動作させるための入出力端子２、テ
ストデータを入力するためのスキャンイン端子３、テス
トデータを出力するためのスキャンアウト端子４などが
設けられる。上記ボード１には複数のチップ５が搭載さ
れ、チップ５内に回路ブロック６、バウンダリスキャン
レジスタ７、制御回路８などが集積され、回路ブロック
６はバウンダリスキャンレジスタ７によってチップ５の
周囲に設けられる入出力端子９に接続される。この入出
力端子９はシステム信号線10を介して他の入出力端子９
あるいはボードの入出力端子２に接続される。上記制御
回路８はバウンダリスキャンレジスタ７を用いてチップ
５の動作テスト（内部テスト）、チップ５間の接続テス
ト（外部テスト）、ボード全体の動作テスト（サンプル
テスト）を行なうための制御信号を生成し、スキャンイ
ン端子３、あるいは他のチップ５からのテスト信号を伝
搬させ、シフトパス11を通してスキャンアウト端子４か
ら外部にテストデータを出力する。

バウンダリスキャンによるボードレベルテストは以下
の事項を達成することで完了する。

［Ｉ］内部テスト ボード１のスキャン入力端子３よりシフトパス11を通
じてテスト入力データをシリアルデータとして伝搬さ
せ、チップ５の入力端子９に接続されたバウンダリスキ
ャンレジスタ７に所望のテスト入力データを伝搬させた
後、このデータをチップの回路ブロック６に与え、これ
によって得られる回路ブロック６の出力データをチップ
５の出力端子９に接続されたバウンダリスキャンレジス
タ７に取込み、この後シフトパス11上を伝搬させ、スキ
ャン出力端子４から出力する。この出力端子４から出力
されたテストデータを観測してチップ５が正常に動作す
るかどうかを確認する。

［II］外部テスト チップ５の出力端子９に接続されたバウンダリスキャ
ンレジスタ７に接続確認用のテストデータを伝搬保持さ
せた後、チップの出力端子９にデータを与え、この出力
端子９に接続された他のチップの入力端子９に接続され
たバウンダリスキャンレジスタ７にこのデータを取込ま
せ、この後シフトパス11上を伝搬させスキャン出力端子
４から出力されるテストデータを観測することにより、
チップ５間の信号配線10の接続を確認する。このテスト
によってチップ間配線の断線ならびにチップとボード間
のはんだ付け不良などに起因するチップ間配線の開放な
らびに短絡テストが行なえる。

［III］サンプルテスト 以上述べた内部テストならびに外部テストによって、
ボード１を構成する個々のチップ５とチップ間の接続テ
ストを行なうことができるが、チップ５がボード１に実
装された後のチップ５の相互影響や通常のシステム動作
時の機能を確認することができない。これを行なうた
め、システム（ボード）を通常動作させ、このときのバ
ウンダリスキャンレジスタ７が接続されたノードの信号
を通常動作を妨げずに任意のタイミングでバウンダリス
キャンレジスタに取込み観測することによって通常動作
中の回路の相互影響とシステム動作時の機能を確認す
る。

第16図は上記チップ５のブロック図である。同図を参
照して、制御回路８はシフトパス11を通して入力される
テストデータTDI、テストモードセレクト信号TMS、テス
トクロックTCKを入力され、これらの信号に基づいてバ
ウンダリスキャンレジスタ７を制御するためのクロック
信号SCLK1,SCLK2,UPCLK,CPCLK,およびデータ入力端子DI
とスキャン入力端子SIとを切換えるための信号LTを生成
する。テストデータTDIをスキャン出力端子SOを通して
バウンダリスキャンレジスタ７のデータ入力端子SIに与
えるとともに、クロック信号SCLK1、SCLK2,UPCLK,CPCL
K,制御信号LTをバウンダリスキャンレジスタ７に与え
る。バウンダリスキャンレジスタ７は制御回路８からの
制御信号ならびにクロック信号に応答して入力端子DIも
しくはスキャン入力端子SIからのデータを保持し、スキ
ャン出力端子SOもしくはデータ出力端子DOへのデータの
伝搬を行なう。このバウンダリスキャンレジスタ７のス
キャン出力端子SOから出力されるテストデータは順次バ
ウンダリスキャンレジスタ７によってシフトされ制御回
路８のスキャン入力端子SIに与えられる。制御回路８は
このスキャン入力されたテストデータを所定のタイミン
グでテストデータ出力ポートTDOから外部に出力する。
上記制御回路８により生成される制御信号LT,テストデ
ータSI,クロック信号SCLK1,SCLK2,CPCLK,UPCLK、バウン
ダリスキャンレジスタ７の入力端子DIの入力信号、スキ
ャン出力端子SO、データ出力端子DOの波形を第19図に示
す。

第17図は上記第15図および第16図のテスト回路におけ
るテストデータの流れを模式的に示したブロック図であ
る。同図を参照して、7iはチップ５の入力端子9iに接続
されたバウンダリスキャンレジスタ、7oはチップ５の出
力端子9oに接続されたバウンダリスキャンレジスタであ
る。バウンダリスキャンレジスタは複数存在し、同一チ
ップに存在するバウンダリスキャンレジスタはすべてシ
リアルに接続され、１本のシフトバスを形成している
が、同図においては簡単のため入力ならびに出力を１つ
ずつ示してある。同図を参照して、前述の３種類のテス
トにおけるテストデータの流れを説明する。

［Ｉ］内部テスト チップ５の入力端子9iに接続されたバウンダリスキャ
ンレジスタ7iにシフトバス11上を伝搬したテストデータ
がバウンダリスキャンレジスタ7iのスキャンイン端子SI
から入力され、データが設定される。バウンダリスキャ
ンレジスタ7iに設定されたデータはバウンダリスキャン
レジスタ7iのデータ出力端子DOを通じて回路ブロック６
に印加される。その入力信号に対する回路ブロック６の
出力結果はチップ５の出力端子9oに接続されたバウンダ
リスキャンレジスタ7oに入力され設定される。バウンダ
リスキャンレジスタ7oに設定された回路ブロック６の出
力結果はバウンダリスキャンレジスタ7oのスキャン端子
SOよりシフトアウトされる。

［II］外部テスト チップ間配線の接続テストを行なうため、外部テスト
のテストデータはチップ５の出力端子9oに接続されたバ
ウンダリスキャンレジスタ7oにスキャンイン端子SIから
シフトインして設定される。そしてこのデータがチップ
の出力端子9oから出力される。また、チップ５の入力端
子9iから入力されるテストデータはチップ５の入力端子
9iに接続されたバウンダリスキャンレジスタ7iに取込ま
れ、スキャン出力端子SOよりシフトアウトされる。

［III］サンプルテスト チップ５の入力端子9iから回路ブロック６に入力され
るデータならびに回路ブロック６の出力データは、それ
ぞれ入力されるのと同時にチップ５の入力端子9iならび
に出力端子9oに接続されるバウンダリスキャンレジスタ
7iならびに7oに取込まれ、回路ブロック６の動作に影響
を与えることなくスキャン出力端子SIよりシフトアウト
される。よって３種類のテストを行なうバウンダリスキ
ャンレジスタに必要な機能は、（１）各データ入力端子
DIから入力されるデータをバウンダリスキャンレジスタ
７に取込む機能、（２）スキャン入力端子SIからスキャ
ン出力端子SOまでデータをシフトする機能、（３）バウ
ンダリスキャンレジスタ７に保持したデータをデータ出
力端子DOに与える機能である（以下、（１），（２），
（３）の各機能をそれぞれキャプチャ（CAPTURE）、シ
フト（SHIFT）、アップデート（UPDATE）と称する）。

ただし、サンプルテスト実行のため、キャプチャなら
びにシフト動作はこれの実行により出力端子に影響を与
えてはならない。

第18図は上記バウンダリスキャンレジスタ７の詳細を
示す回路図である。同図を参照して、バウンダリスキャ
ンレジスタ７は２入力１出力のセレクタ回路12、ラッチ
回路13、14、15、前述したデータ入力端子DI、スキャン
入力端子SI、データ出力端子DO、スキャン出力端子SOお
よび制御信号LT、キャプチャのタイミングとなるCPCL
K、入力データをシフトさせるためのシフトクロックSCL
K1,SCLK2、データを出力するためのクロック信号UPCLK
を入力とする入力端子16、17、18、19、20からなる。上
記データ選択回路12は制御回路８からの制御信号LTによ
って入力端子D1,D2を切換選択するものであり、ラッチ
回路15の出力端子Ｙに入力端子D2が接続され、データ入
力端子DIに入力端子D1が接続され、出力端子Ｙがデータ
出力端子DOおよびラッチ回路13の入力端子D1に接続され
る。ラッチ回路13は２つのデータ入力端子D1,D2があ
り、制御端子C1に入力されるクロック信号CPCLKにより
端子D1に入力されるデータがラッチされ、端子C2に入力
されるクロック信号SCLK1により端子D2からの入力デー
タがラッチされる。ラッチ回路14の入力端子D1には、ラ
ッチ13の出力端子Ｙが接続されており、端子C1に入力さ
れるクロック信号SCLK2によってデータをラッチする。
ラッチ13の入力端子D1には同じくラッチ15の出力端子Ｙ
が接続されており、端子C1に入力されるクロック信号UP
CLKによってデータがラッチされる。

次に、上記テスト回路装置における外部テスト、内部
テスト、サンプルテストの３種のテスト機能を第19図を
参照して説明する。なお、同図中の斜線部は任意の状態
を示す。

［Ｉ］内部テスト （１） キャプチャ セレクト回路12は制御回路８から制御信号LT（ローレ
ベル）に応答してD1入力を選択し、これによってデータ
入力端子DIから入力した信号はデータ出力端子DOに伝搬
される。そして、ラッチ13はクロック信号入力端子C1に
入力されるキャプチャクロックCPCLKのタイミングで入
力端子D1すなわちこれが接続されているセレクト回路12
の出力データを取込む。この後ラッチ14の入力端子C1に
シフトクロックSCLK2が与えられ、このシフトクロックS
CLK2の入力タイミングでラッチ13にラッチされたデータ
がラッチ14に伝搬される。

（２） シフト ２相のノンオーバラップなクロックSCLK1とSCLK2によ
りスキャン入力端子SIからスキャン出力端子SOへのシフ
ト動作を行なう。この動作でキャプチャにおいてラッチ
13ならびに14に取込んだデータのシフトアウトを行な
い、またチップ５の外部よりシリアルデータをシフトイ
ンしてラッチ13に保持させる。

（３） アップデート シフト動作において、ノンオーバラップな２相のシフ
トクロックSCLK1ならびにSCLK2によってスキャン入力端
子SIからシフトインされてきたデータは、ラッチ13なら
びにラッチ14に保持される。スキャンイン端子SIから入
力されたデータをデータ出力端子DOから出力するため
に、制御回路８は制御信号LTをハイレベルにする。セレ
クタ回路12はこのハイレベルの制御信号LTに応答してD2
入力を選択する。このときデータ出力端子DOにはラッチ
15が保持しているデータが出力されている。この後、制
御回路８はラッチ15の端子C1にデータ出力クロックUPCL
Kを与えることによって、ラッチ15はこのデータ出力ク
ロックUPCLKの入力タイミングでラッチ13に保持されて
いたデータSIを取込み、結果的に出力端子DOのデータは
更新される。

［II］外部テスト キャプチャ、シフト、アップデータにおける入力なら
びに出力信号は前述の内部テストと同一である。

［III］サンプルテスト （１）キャプチャ サンプル動作においては、通常データの伝搬経路は通
常動作と同等なのでセレクタ回路12は制御回路８からの
制御信号LT（ローレベル）に応答してD1入力を選択す
る。これによってデータ入力端子DIから入力された信号
がデータ出力端子DOに伝搬される。次に制御回路８はラ
ッチ13のクロック信号入力端子C1にCPCLKを与える。ラ
ッチ13はこのクロック信号CPCLKの入力タイミングで入
力端子D1すなわちこれが接続されているセレクタ回路12
の出力端子のデータを取込む。この後SCLK2を与えるこ
とによってラッチ13にラッチされていたデータがラッチ
14に伝搬される。この一連の動作においてデータ入力端
子DIからデータ出力端子DOまでデータを伝搬するととも
にそのデータをラッチ13に保持することができるのであ
るが、データ入力端子DIからデータセレクタ端子DOまで
の信号はこれによって何の影響も受けていない。

（２）シフト ２層のノンオーバラップなクロックSCLK1とSCLK2によ
りシフト入力端子SIからシフト出力端子SOへのシフト動
作を行なう。この動作でキャプチャにおいてラッチ13に
取込んだデータのシフトアウトを行なう。

（３）アップデート サンプル動作は通常動作中の回路の信号を或るタイミ
ングでサンプリングし、シフト動作によってチップ外部
に出力する動作なので、アップデート動作は行なわな
い。

［IV］通常動作時 第18図におけるセレクタ回路12をD1端子の選択状態に
しておけば、他の制御信号端子に入力される信号はデー
タ入力端子DIからデータ出力端子DOまでのデータ伝搬に
何ら影響を与えない。このため、基本的にはサンプルテ
ストにおける動作と同じであるが、キャプチャ、シフト
ともに行なわないためSCLK1,SCLK2,CPCLK,UPCLK,SI,SO
端子は固定値にしておく。第19図ではLT,SCLK1,SCLK2,C
PCLK,をローレベルに固定し、UPCLKをハイレベルに固定
している。

また第20図は上記バウンダリスキャンレジスタの他の
態様を示す回路図である。同図を参照して、入力端子な
らびにその構成要素は第18図と同一であるが、その接続
が第18図と異なる。第18図においてラッチ13の入力はセ
レクタ回路12の出力端子に接続されていたが、第20図に
示したバウンダリスキャンレジスタにおいてラッチ13の
入力端子はセレクト回路12を介さずデータ入力端子DIに
接続されている。

第21図は上記第20図の動作を示すタイミングチャート
である。

このバウンダリスキャンレジスタの動作はキャプチャ
時、セレクタ回路12の選択が任意であることの他は第18
図のものと同様である。

［発明が解決しようとする課題］ しかしながら、第18図に示したバウンダリスキャンレ
ジスタ７はキャプチャ動作時、ラッチ13にデータがラッ
チされるのと同様に出力端子DOには、ラッチされるデー
タがそのまま伝わってしまう。バウンダリスキャンレジ
スタ７が回路ブロック６内に埋込まれた出力バッファに
接続された場合、このキャプチャ動作によって多くの出
力バッファの同時変化が起こる。出力バッファの同時変
化は電源電圧の変動に伴なってノイズの発生をもたら
し、テストの誤動作を記憶することとなる。

また、第20図のバウンダリスキャンレジスタは、キャ
プチャ、シフト、アップデートといった一連のテスト動
作時にテストデータが伝搬する伝搬経路にデータ入力端
子DIからデータ出力端子DOまでのパスが含まれていな
い。したがって通常動作時に通常データ（システムデー
タ）が伝搬する経路をテストすることは、これを搭載し
たチップ全体でシステム動作を行なって判断する以外に
方法がない。しかし、この経路の検査は重要であり、こ
のようなテスト回路の挿入により故障検出率を低下させ
ることは避けなければならない。

この発明の目的は回路自身のテストを行なうことがで
き、かつ所望の場合以外は出力端子の変化を抑えること
を可能とする半導体集積回路を得ることにある。

［課題を解決するための手段］ 上記目的を達成するためこの発明による半導体集積回
路は、 被テスト対象となる論理回路と、外部制御信号に応じ
て、セレクト信号、アップデートクロック信号、キャプ
チャクロック信号、第１のシフトクロック信号および第
２のシフトクロック信号を出力する信号生成手段と、外
部制御信号に応じて、外部からシフト入力される論理回
路へのテスト入力データと、論理回路からの論理演算デ
ータとのいずれかを取込んで出力する、少なくとも１つ
のスキャンパス構成手段とを備え、スキャンパス構成手
段は、第１および第２の出力ノードを有し、第１のシフ
トクロック信号に応じて、テスト入力データを取込み、
第１の出力ノードに出力するシフト手段と、論理演算デ
ータおよび第１の出力ノードからのデータを受けて、セ
レクタ信号に応じて、いずれか一方を出力するデータ選
択手段と、データ選択手段の出力を受けて、アップデー
トクロック信号に応じて、保持あるいは通過させて出力
するラッチ手段とを含み、シフト手段は、キャプチャク
ロック信号に応じてデータ選択手段の出力を取込み、第
２のシフトクロック信号に応じて、テスト入力データお
よびデータ選択手段の出力のいずれかを第２の出力ノー
ドに出力する。

［発明の作用］ 以上の構成の本発明によれば、信号生成手段がスキャ
ンパス構成手段に制御信号を与えることにより、スキャ
ンパス構成手段のデータ選択手段から所望の場合のみデ
ータを選択し、さらにラッチ手段が所望のデータのみを
通過させることによって、テスト動作に必要なとき以外
は出力端子の状態を保持し、通常動作時には、このラッ
チ手段を単なるドライバとして機能させている。

［実施例］ 以下本発明の半導体集積回路を添付図面に従って詳細
に説明する。なお、本発明によるテスト回路装置と従来
例との相違はバウンダリスキャンレジスタ７と制御回路
８であり、その他の部分については同様である。

第１図は本発明にかかる半導体集積回路の制御回路８
の詳細を示すブロック図である。同図を参照して、制御
回路８はテストアクセスポートTAPを通して入力される
テストデータTDI、テストモード選択信号TMS、テストク
ロックTCKを入力とし、テストデータTDIはスキャン出力
端子SO、バイパスレジスタ8a、インストラクションレジ
スタ8bに与えられる。テストモードセレクタ信号TMSお
よびテストクロックTCKはテストアクセスポートコント
ローラ（以下TAPコントローラと称する）8cに与えら
れ、TAPコントローラ8cはバウンダリスキャンレジスタ
７をコントロールするための信号LT,SCLK1,SCLK2,CPCL
K,UPCLKを生成するとともに、インストラクションレジ
スタ8bに対する制御信号ISCLK1,ISCLK2,キャプチャクロ
ックICPCLK,データ出力クロックIUPCLKを生成する。す
なわちTAPコントローラ8cは状態遷移マシンであって、
これによりテストモードセレクト信号TMSとテストクロ
ックTCKによってIEEE P1149.1で決められているシーケ
ンスと同様の状態が作り出される（第２図参照）。イン
ストラクションレジスタ8bは上記クロックISCLK1,ISCLK
2,ICPCLK,IUPCLKに応答してテストデータTDIをマルチプ
レクサ8dおよびデコーダ8eに与える。またデコーダ8eは
インストラクションレジスタからのデータ（命令）を解
読し、内部テストならびに外部テスト時と判断した場合
にはハイレベルの信号を上記TAPコントローラ8cの入力
端子Ｔに与える。またこのデコーダ8eはインストラクシ
ョンレジスタ8bからの命令に応答してマルチプレクサ8f
の入力切換制御をする。TAPコントローラ8cは入力端子
Ｔに与えられるデコーダ8eからのハイレベルの信号なら
びに外部から入力されるTMS,TCKに応答して各バウンダ
リスキャンレジスタ７をコントロールするための信号を
生成する。上記マルチプレクサ8fはバイパスレジスタ8a
から入力されるテストデータおよびバウンダリスキャン
レジスタ７によるシフトパスを通してスキャン入力端子
SIに入力されるデータを入力とする。そしてデコーダ8e
からの切換信号に応答していずれか一方の信号をマルチ
プレクサ8dに与える。マルチプレクサ8dはTAPコントロ
ーラ8cからの切換信号に応答してマルチプレクサ8fから
のデータ、インストラクションレジスタ8bからのデータ
のいずれか一方をラッチ8gに与える。ラッチ8gはTAPコ
ントローラ8cからのテストクロックの反転値▲▼
の入力タイミングでマルチプレクサ8dからのデータをテ
ストデータ出力端子TDOに与える。

第２図は上記第１図の制御回路８のシーケンスを示
す。なおこのシーケンスはIEEE P1149.1に示すシーケ
ンスと同様である。このシーケンスに示される状態を説
明する。

Test−Logic−Reset テスト論理を初期値に設定し、システム論理の通常動
作が可能な状態にする。

Run−Test/Idle テスト実行中の基本状態であり、スキャン動作中の中
間状態で特定の命令を実行できる。

Select−DR−Scan テストデータレジスタ（バウンダリスキャンおよびバ
イパスレジスタ）のスキャンシーケンスを初期化する。

Select−IR−Scan インストラクションレジスタのスキャンシーケンスを
初期化する。

Capture−DR 応答を捕獲する基本状態であり、実行長の命令によっ
て選ばれたテストデータレジスタに並列にデータをロー
ドする。

Shift−DR シフト状態でテストデータレジスタをテストデータ入
力ポートTDIとテストデータ出力ポートTDOの間に接続
し、テストクロックTCKが立上がるごとにデータを１個
ずつデータ出力ポートTDOの方にシフトする。

Exit1−DR スキャンを終了する。

Pause−DR テスト入力ポートTDIとテスト出力ポートTDOの間のシ
リアルパスにおけるテストデータレジスタのシフト動作
を休止する。

Exit2−DR スキャンを終了する。

Updata−DR シフトレジスタパスからテストデータレジスタ群の並
列出力にデータを出力する。

Capture−IR インストラクションレジスタに固定パターンを取込
む。

Shift−IR インストラクションレジスタをテストデータ入力ポー
トTDIとテストデータ出力ポートTDOの間に接続し、テス
トクロックTCKが立上がるごとに、テストデータ出力ポ
ートTDOの方へデータをシフトする。

Exit1−IR スキャンを終了する。

Pause−IR テストデータ入力ポートTDIとテストデータ出力ポー
トTDO間のシリアルパスにおけるインストラクションレ
ジスタのシフト動作を休止する。

Exit2−IR スキャンを終了する。

Updata−IR 新しい命令をインストラクションレジスタにロードす
る。インストラクションレジスタにシフト入力された命
令はラッチされ、並列に出力される。ラッチが完了する
と命令の実行が始まる。

上記TAPコントローラ8cの詳細を第３図（ａ）〜
（ｌ）に示す。同図を参照して第３図（ａ）の回路と第
３図（ｂ）の回路とはループを構成し、第３図（ｂ）の
出力が第３図（ｄ）〜（ｌ）に入力されている。そし
て、第３図（ｂ）の回路に与えられるC1およびC2に与え
られる信号は第３図（ｃ）に示されるインバータ、ディ
レー回路、アンドゲートによって作られる。さらに詳細
に説明すれば、第３図（ａ）に示される複数のゲート回
路はテストモードセレクト信号および第３図（ｂ）に示
される複数のラッチ回路からの出力信号,A,,B,,
C,,Dを入力とし、複数のアンドゲートにより組合わせ
ることにより所定の出力信号NA,NB,NC,NDを得る。第３
図（ｂ）に示す回路は上記第３図（ａ）に示す回路から
入力される信号NA,NB,NC,NDおよび第３図（ｃ）に示さ
れる回路によって作られた信号C1,C2を入力とし、複数
のラッチ回路によりこれらの信号に基づてAL,▲▼,
A,,BL,▲▼,B,,CL,▲▼,C,,DL,▲
▼,D,なる信号を生成する。第３図（ｄ）はデコーダ8
eから与えられる内部テストならびに外部テストのとき
にハイレベルとなる信号であり、ＴおよびA,,C,を
入力としセレクタ回路12を制御するための信号LTを生成
する。以下第３図（ｅ）〜（ｌ）に示す回路によってバ
ウンダリスキャンレジスタ７およびインストラクション
レジスタ8bに与えるための選択信号LTクロック信号SCLK
1,CPCLK,UPCLK,SCLK2,ISCLK1,ISCLK2,ICPCLK,IUPCLKを
生成する。

第４図は上記インストラクションレジスタの詳細を示
す回路図である。同図を参照して、インストラクション
レジスタ8bは２入力ラッチ8L1、１入力ラッチ8L2、１入
力ラッチ8L3を有する。ISCLK1,ISCLK2の入力に応答し
て、テストデータ入力端子TDIからインストラクション
（命令）がラッチ8L1,ラッチ8L2を介してシフト入力さ
れる。所望のインストラクション（命令）がインストラ
クションレジスタ8bの各ビットに保持された後、ラッチ
8L3の端子Ｔにデータ出力クロックIUPCLKを与えること
により、インストラクションがデコーダ8eに与えられ
る。また、ラッチ8L1のTI端子にキャプチャクロックICO
CLKを与えることにより、ラッチ8L1は、DI端子から状態
維持データを読込み、これをインストラクションとする
ことができる。

第５図は上記バイパスレジスタの詳細を示す回路図で
ある。同図を参照して、バイパスレジスタ8aはラッチ8L
4、8L5からなり、ラッチ8L4のデータ入力Ｄに入力され
るテストデータをTAPコントローラ8cから与えられるシ
フトクロックSCLK1により取込み、ラッチ8L4に与える。
そして、ラッチ8L5のクロック端子ＴにシフトクロックS
CLK2を与えることによりラッチ8L5にラッチされたデー
タがラッチ8L5に伝搬し、結果的にラッチ8L5のスキャン
出力端子SOから出力される。

第６図はバウンダリスキャンレジスタの一具体例を示
す回路図である。第18図に示したバウンダリスキャンレ
ジスタとの接続関係における相違は、セレクタ回路12の
データ入力D2がラッチ13の出力端子Ｙに接続され、セレ
クタ回路12の出力端子Ｙがラッチ15のデータ入力DIに接
続されている点である。

第７図は上記第６図に用いられるセレクタ回路12の詳
細を示す回路図である。同図を参照して、データ入力D
1、D2に出力される信号はインバータ30、31により反転
されてそれぞれトランスファゲート32、33に与えられ
る。このトランスファゲート32、33に与えられた信号は
セレクタ端子SELに与えられる制御信号LTを反転したも
のと反転させないものとにより選択される。この選択さ
れた信号は、インバータ35により再び反転されて出力さ
れる。

第８図は上記２入力ラッチ回路13の詳細を示す回路図
である。同図を参照して、ｎチャンネルトランスファゲ
ート36はクロック入力端子C1からのクロック信号に応答
して導通し、データ入力端子D1から入力されるデータを
インバータ38およびインバータ39からなるフリップフロ
ップに与える。またこのフリップフロップの入力側には
上記ゲート36と同様にゲート37が接続され、このゲート
37はクロック入力端子C2に与えられるクロック信号に応
答して導通しデータ入力端子D2から入力されるデータを
フリップフロップに与える。フリップフロップの出力側
にはインバータ40が接続され、このインバータ40により
入力データを反転させないで出力する。すなわち、デー
タのラッチは端子C1またはC2にクロック信号を与え、ｎ
チャンネルトランスファゲート36、37を制御することに
よって実行される。したがって、２入力ラッチの場合に
は、互いにノンオーバラップな制御信号SCLK1,SCLK2を
それぞれC1、C2を与えることによってデータの競合を抑
えることができる。

第９図はラッチ14、ラッチ15の詳細を示す回路図であ
る。同図を参照して、このラッチ回路は１入力のレシオ
形であってこのクロック信号入力端子C1から入力される
信号によってデータ入力端子DIに入力されるデータがト
ランスファゲート41を介してインバータ42、43からなる
フリップフロップに与えられる。これにより入力データ
が保持される。すなわち、データのラッチはクロック入
力端子C1にクロック信号を与え、ｎチャンネルトランス
ファゲート41を制御することによって実行される。

よって、通常動作時には、ラッチ15のクロック入力端
子C1にハイレベルの信号を固定して与えるようにすれ
ば、ラッチ回路15は入力端子DIから出力端子Ｙまで単な
る非反転なドライバとして機能させることができる。

上記構成の半導体集積回路における内部テスト、外部
テスト、サンプルテストにおけるキャプチャ、シフト、
アップデータの３種のテスト機能について説明する。こ
の動作の説明については第10図のタイミングチャート図
を参照して説明する。なお、同図中斜線部は任意の状態
を示す。

［Ｉ］内部テスト （１）キャプチャ セレクタ回路12は、制御回路８からの制御信号LT（ロ
ーレベル）に応答してデータ入力D1を選択する。データ
入力端子DIから入力された信号はセレクタ回路の出力端
子Ｙからラッチ15およびラッチ13に与えられる。このと
きラッチ15のクロック入力端子C1にはデータ出力クロッ
クUPCLKが与えられていないので、データ出力端子DOの
出力状態は前のままである。次に、制御回路８からラッ
チ13のクロック入力端子C1にキャプチャクロックCPCLK
を与えることによって、ラッチ13の入力端子D1すなわち
これが接続されているセレクタ回路12の出力端子のデー
タが取込まれる。この後ラッチ14のクロック入力端子C1
にシフトクロックSCLK2を与えることによってラッチ13
にラッチされたデータがラッチ14に伝搬される。

（２）シフト 制御回路８から２相のノンオーバラップなクロックSC
LK1とSCLK2をラッチ13のクロック入力端子C1およびラッ
チ14のクロック入力端子C1に与えることによってスキャ
ン入力端子SIからスキャン出力端子SOへのシフト動作を
行なう。この動作でキャプチャにおいてラッチ13に取込
んだデータのシフトアウトを行ない、またチップ５の外
部からのシリアルデータをシフトインしてラッチ13に保
持させる。

（３）データ出力 シフト動作において、ノンオーバラップな２相のクロ
ックSCLK1ならびにSCLK2によってスキャン入力端子SIか
らシフトインされてきたデータは、ラッチ13ならびにラ
ッチ14に保持される。このデータをデータ出力端子DOか
ら出力するために、制御回路８は制御信号LTをハイレベ
ルにする。セレクタ回路12はこれに応答してデータ入力
D2を選択する。このときデータ出力端子DOには、ラッチ
15が保管しているデータが出力されている。この後、ラ
ッチ15のクロック入力端子C1にデータ出力クロックUPCL
Kを与えることによって、ラッチ13に保管されているデ
ータがラッチ15に取込まれ、データが更新される。

［II］外部テスト 各動作（キャプチャ、シフト、データ出力）における
入力ならびに出力信号は前述の内部テストと同一であ
る。

［III］サンプルテスト （１）キャプチャ サンプル動作については、通常データの伝搬経路は通
常動作と同じである。したがって、制御回路は制御信号
LTをローレベル、データ出力クロックUPCLKをハイレベ
ルにしておく。セレクタ回路12はローレベルの制御信号
LTに応答してデータ入力D1を選択する。これによってデ
ータ入力端子DIから入力された信号はラッチ15を通して
データ出力端子DOに伝搬される。次に、ラッチ13のクロ
ック入力端子C1にキャプチャクロックCPCLKを与えるこ
とによって、ラッチ13の入力端子D1すなわちこれが接続
されているセレクタ回路12の出力端子のデータを取込
む。この一連の動作によってデータ入力端子DIからデー
タ出力端子DOまでデータを伝搬するとともにそのデータ
をラッチ13に保持することができる。このキャプチャ動
作は、通常の動作とは別個のタイミングで出力されるク
ロックによって行なわれるので、データ出力端子DIから
データ出力端子DOまでの信号は何の影響も受けていな
い。

（２）シフト 制御回路８から入力される２相のノンオーバラップな
クロックSCLK1とSCLK2によりスキャン入力端子SIからス
キャン出力端子SOへのシフト動作を行なう。この動作で
キャプチャにおいてラッチ13に取込んだデータのシフト
アウトが行なわれる。

（３）データ出力 サンプル動作は通常動作中の回路の信号をあるタイミ
ングでサンプリングし、シフト動作によってチップ外部
に出力する動作なのでアップデータ動作は行なわない。
このために、データ出力クロックCPCLKはハイレベルに
設定し、データスルーの状態にしている。

［IV］通常動作時 制御回路８は制御信号LT、クロック信号SCLK1、SCLK
2、CPCLK、UPCLKをローレベルに設定しておき、セレク
タ回路12にデータ入力D1を選択させ、ラッチ13、ラッチ
14のシフト動作を停止させ、さらにデータスルーとして
機能させることにより、通常データが伝搬するパスを確
保し、通常動作に何ら影響を与えることはない。

第11図は本発明の他の実施例を示すブロック図であ
り、第12図はその動作を示すタイミングチャート図であ
る。本実施例は第６図と比較してデータ入力端子DIから
のデータを取込む。すなわちキャプチャ動作をラッチ46
で行なっている点で相違する。これに伴なって、ラッチ
46は２入力のラッチ回路、ラッチ45は１入力のラッチ回
路となっている。この回路の各テスト（内部テスト、外
部テスト、サンプルテスト）の動作時の各機能（キャプ
チャ、シフト、アップデータ）に対する入出力波形を第
12図に示す。第11図と比較して、データは直接ラッチ45
に取込まれるので、キャプチャの際、クロックSCLK2を
必要としない点を除いて同一である。

第13図はさらに他の実施例を示すブロック図である。
同図を参照して、上記実施例と相違する点は出力端子DO
にラッチ15を接続するのに代えてANDゲート47を接続し
た点である。以上の構成をとることによりラッチ13から
のデータによって外部から与えるデータ出力クロックUP
CLKを制御することができる。すなわち、ラッチ13から
出力されるデータがセレクタ回路12により選択され、AN
Dゲート47に入力される。ANDゲート47はこのラッチ回路
13から与えられるデータとデータ出力クロックUPCLKと
のANDをとることにより外部より与えるポジティブクロ
ックを制御して出力端子D0に与えることができる。

また第14図は上記第13図のANDゲート47に代えてORゲ
ート48およびORゲート48の入力端子にインバータ49を接
続した構成である。このような構成をとることにより上
記第13図のものと同様に、ラッチ回路13のデータによっ
て外部より与えるデータ出力クロックUPCLKを制御する
ことができる。

なお、上記実施例においてはラッチ回路として２相の
クロックを用いるレベルセンシティブなものを例示した
が、エッヂトリガなシフトレジスタ手段を用いたラッチ
回路であってもよい。

［発明の効果］ 本発明の半導体集積回路は、信号生成手段がスキャン
パス構成手段に制御信号を与えることにより、スキャン
パス構成手段のデータ選択手段が所望のデータを選択
し、さらにラッチ手段が所望のデータのみを通過させる
ことによってスキャンパス構成手段の出力端子に接続さ
れた出力バッファの同時変化を防ぐことができ、これに
よってノイズの発生を低減することができる。また、ス
キャンパス構成手段は、キャプチャ、シフト、アップデ
ートという一連のテストによって、すべてのパスにデー
タを伝搬させることができるので、スキャンパス構成手
段自身のテストをも行なうことができる。

【図面の簡単な説明】

第１図は本発明にかかる制御回路のブロック図、第２図
は上記第１図の制御回路８のシーケンスを示す図、第３
図（ａ）〜（ｌ）はテストアクセスポートコントローラ
の詳細を示す回路図、第４図はインストラクションレジ
スタの回路図、第５図はバイパスレジスタの回路図、第
６図は本発明にかかるバウンダリスキャンレジスタの詳
細を示す回路図、第７図はセレクタ回路の一具体例を示
す回路図、第８図は２入力ラッチ回路の一具体例を示す
回路図、第９図は１入力ラッチ回路の一具体例を示す回
路図、第10図は上記第６図に示すバウンダリスキャンレ
ジスタのタイミングチャート、第11図は本発明の他の実
施例を示す回路図、第12図は第11図のタイミングチャー
ト、第13図および第14図はさらに他の実施例を示す回路
図、第15図はバウンダリスキャン設計によってテスト設
計されたボードを示す図、第16図はチップの詳細を示す
ブロック図、第17図はバウンダリスキャンレジスタによ
る３種類のテストを示したブロック図、第18図および第
20図は従来のバウンダリスキャンレジスタのブロック
図、第19図および第21図は上記第18図および第20図のバ
ウンダリスキャンレジスタのタイミングチャート図であ
る。 図において、１はボード、２はデータ入出力端子、３は
スキャン入力端子、４はスキャン出力端子、５はチッ
プ、６は回路ブロック、７はバウンダリスキャンレジス
タ、８は制御回路、９はチップの入出力端子、11はスキ
ャンパス、12はセレクタ回路、13は２入力ラッチ、14お
よび15は１入力ラッチである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】被テスト対象となる論理回路と、 外部制御信号に応じて、セレクト信号、アップデートク
   ロック信号、キャプチャクロック信号、第１のシフトク
   ロック信号および第２のシフトクロック信号を出力する
   信号生成手段と、 外部制御信号に応じて、外部からシフト入力される前記
   論理回路へのテスト入力データと、前記論理回路からの
   論理演算データとのいずれかを取込んで出力する、少な
   くとも１つのスキャンパス構成手段とを備え、 前記スキャンパス構成手段は、 第１および第２の出力ノードを有し、前記第１のシフト
   クロック信号に応じて、前記テスト入力データを取込
   み、前記第１の出力ノードに出力するシフト手段と、 前記論理演算データおよび前記第１の出力ノードからの
   データを受けて、前記セレクト信号に応じていずれか一
   方を出力するデータ選択手段と、 前記データ選択手段の出力を受けて、前記アップデート
   クロック信号に応じて、保持あるいは通過させて出力す
   るラッチ手段とを含み、 前記シフト手段は、前記キャプチャクロック信号に応じ
   て前記データ選択手段の出力を取込み、前記第２のシフ
   トクロック信号に応じて、前記テスト入力データおよび
   前記データ選択手段の出力のいずれかを前記第２の出力
   ノードに出力する、半導体集積回路。