JP2973641B2 - Ｔａｐコントローラ - Google Patents
ＴａｐコントローラInfo
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- Japan
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- signal
- tap controller
- boundary scan
- input
- scan register
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318555—Control logic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Description
【０００１】
【産業上の利用分野】本発明は、米国ＩＥＥＥ規格のＩ
ＥＥＥ１１４９．１に準拠してつくられたＴＡＰ（Ｔｅ
ｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラに関す
る。
ＥＥＥ１１４９．１に準拠してつくられたＴＡＰ（Ｔｅ
ｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラに関す
る。
【０００２】
【従来の技術】このＩＥＥＥ規格１１４９．１に規定さ
れているバウンダリ・スキャン（Ｂｏｕｎｄａｒｙ−Ｓ
ｃａｎ）方式は、ディジタルＩＣチップのテストに用い
られる方式で、内部論理回路と入出力端子との間に設け
られマルチプレクサとして各テスト信号を入力するバウ
ンダリ・スキャン・レジスタと、このバウンダリ・スキ
ャン・レジスタに各種テスト信号を供給するＴＡＰコン
トローラとから構成される。
れているバウンダリ・スキャン（Ｂｏｕｎｄａｒｙ−Ｓ
ｃａｎ）方式は、ディジタルＩＣチップのテストに用い
られる方式で、内部論理回路と入出力端子との間に設け
られマルチプレクサとして各テスト信号を入力するバウ
ンダリ・スキャン・レジスタと、このバウンダリ・スキ
ャン・レジスタに各種テスト信号を供給するＴＡＰコン
トローラとから構成される。
【０００３】このＴＡＰコントローラは、テストモード
選択信号（ＴＭＳ）とテストクロック（ＴＣＫ）とを入
力し、１６種のテスト信号を出力することが出来る。こ
のＴＡＰコントローラと入力用バウンダリ・スキャン・
レジスタ・セルとの接続は、図４のブロック図に示され
る。なお、アクティブ・ローの信号名には、信号名の語
尾に＊印をつけて表している。
選択信号（ＴＭＳ）とテストクロック（ＴＣＫ）とを入
力し、１６種のテスト信号を出力することが出来る。こ
のＴＡＰコントローラと入力用バウンダリ・スキャン・
レジスタ・セルとの接続は、図４のブロック図に示され
る。なお、アクティブ・ローの信号名には、信号名の語
尾に＊印をつけて表している。
【０００４】外部からＴＡＰコントローラ７０へテスト
クロックＴＣＫ信号１２とモード選択信号のＴＭＳ信号
４４とが入力され、ＴＡＰコントローラ７０から入力用
バウンダリ・スキャン・レジスタ・セル７１へシフト・
データレジスタ（ＳｈｉｆｔＤＲ）信号４１とクロック
・データレジスタ（ＣｌｏｃｋＤＲ）信号４２とが出力
される。その他の入力と出力信号７３は入力用バウンダ
リ・スキャン・レジスタ７１には無関係の信号である。
クロックＴＣＫ信号１２とモード選択信号のＴＭＳ信号
４４とが入力され、ＴＡＰコントローラ７０から入力用
バウンダリ・スキャン・レジスタ・セル７１へシフト・
データレジスタ（ＳｈｉｆｔＤＲ）信号４１とクロック
・データレジスタ（ＣｌｏｃｋＤＲ）信号４２とが出力
される。その他の入力と出力信号７３は入力用バウンダ
リ・スキャン・レジスタ７１には無関係の信号である。
【０００５】入力用バウンダリ・スキャン・レジスタ・
セル７１に入力ピンから外部入力ピン・イン（ＰＩ）信
号７２が入力され、また、前段のバウンタリ・スキャン
・レジスタ・セル（図示せず）のシフト入力としてシフ
ト・アウト（ＳＯ）信号７５が出力される。
セル７１に入力ピンから外部入力ピン・イン（ＰＩ）信
号７２が入力され、また、前段のバウンタリ・スキャン
・レジスタ・セル（図示せず）のシフト入力としてシフ
ト・アウト（ＳＯ）信号７５が出力される。
【０００６】入力用バウンダリ・スキャン・レジスタ・
セル７１の内部回路を図５に示す。選択回路（ＭＰＸ）
８１はＳｈｉｆｔＤＲ信号４１を選択信号として、この
ＳｈｉｆｔＤＲ信号４１がローのときＰＩ信号７２を選
択し、ＳｈｉｆｔＤＲ信号４１がハイのときＳＩ信号７
４を選択する。この選択回路８１で選択された信号８２
はＤＦＦ８３に入力されＣｌｏｃｋＤＲ信号４２の立ち
上がりエッジでＳＯ信号７５として出力される。
セル７１の内部回路を図５に示す。選択回路（ＭＰＸ）
８１はＳｈｉｆｔＤＲ信号４１を選択信号として、この
ＳｈｉｆｔＤＲ信号４１がローのときＰＩ信号７２を選
択し、ＳｈｉｆｔＤＲ信号４１がハイのときＳＩ信号７
４を選択する。この選択回路８１で選択された信号８２
はＤＦＦ８３に入力されＣｌｏｃｋＤＲ信号４２の立ち
上がりエッジでＳＯ信号７５として出力される。
【０００７】従来のＴＡＰコントローラ７０の回路は、
図６，図７の回路図に示される。このＴＡＰコントロー
ラ７０は、セット付き立上りエッジ出力のＤＦＦ４〜７
と、リセット付き立上りエッジ出力のＤＦＦ２７〜２
９，３２と、インバータ２，１３，４５と、ＮＡＮＤゲ
ート２２〜２４、３０，３３，４６〜６６と、ＡＮＤゲ
ート３１，３４とから構成され、ＴＡＰリセット（ＴＲ
ＳＴ）＊信号１，クロック（ＴＣＫ）信号１２、モード
・セレクト（ＴＭＳ）信号４４を入力し、リセット（Ｒ
ｅｓｅｔ）＊信号３５、セレクト（Ｓｅｌｅｃｔ）信号
３６、イネーブル（Ｅｎａｂｌｅ）信号３７、シフト・
インストラクション・レジスタ（ＳｈｉｆｔＩＲ）信号
３８、ＣｌｏｃｋＩＲ信号３９、ＵｐｄａｔｅＩＲ信号
４０、ＳｈｉｆｔＤＲ信号４１、ＣｌｏｃｋＤＲ信号４
２、ＵｐｄａｔｅＤＲ信号４３を出力とする。ＮＡ信号
８〜ＮＤ信号１１，Ａ〜Ｄ信号２１〜１８、Ａ＊〜Ｄ＊
信号１７〜１４は内部信号である。
図６，図７の回路図に示される。このＴＡＰコントロー
ラ７０は、セット付き立上りエッジ出力のＤＦＦ４〜７
と、リセット付き立上りエッジ出力のＤＦＦ２７〜２
９，３２と、インバータ２，１３，４５と、ＮＡＮＤゲ
ート２２〜２４、３０，３３，４６〜６６と、ＡＮＤゲ
ート３１，３４とから構成され、ＴＡＰリセット（ＴＲ
ＳＴ）＊信号１，クロック（ＴＣＫ）信号１２、モード
・セレクト（ＴＭＳ）信号４４を入力し、リセット（Ｒ
ｅｓｅｔ）＊信号３５、セレクト（Ｓｅｌｅｃｔ）信号
３６、イネーブル（Ｅｎａｂｌｅ）信号３７、シフト・
インストラクション・レジスタ（ＳｈｉｆｔＩＲ）信号
３８、ＣｌｏｃｋＩＲ信号３９、ＵｐｄａｔｅＩＲ信号
４０、ＳｈｉｆｔＤＲ信号４１、ＣｌｏｃｋＤＲ信号４
２、ＵｐｄａｔｅＤＲ信号４３を出力とする。ＮＡ信号
８〜ＮＤ信号１１，Ａ〜Ｄ信号２１〜１８、Ａ＊〜Ｄ＊
信号１７〜１４は内部信号である。
【０００８】各内部信号は、図６，図７の同じ信号名、
番号名と対応可能のものが相互に接続されており、リセ
ット，クロック，モード・セレクト信号１，１２，４４
を入力してテスト信号となる各出力信号３５〜４３を出
力している。
番号名と対応可能のものが相互に接続されており、リセ
ット，クロック，モード・セレクト信号１，１２，４４
を入力してテスト信号となる各出力信号３５〜４３を出
力している。
【０００９】従来のＴＡＰコントローラ７０と入力用バ
ウンダリ・スキャン・レジスタ・セル７１との動作タイ
ミングは、図８に示される。このＴＡＰコントローラ７
０の制御タイミングにおいては、テスト動作をしない通
常動作状態、すなわちＩＥＥＥ１１４９．１に示されて
いるＴｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔコントローラ状
態において、ＳｈｉｆｔＤＲ信号４１がローであるた
め、選択回路８１はＰＩ信号７２を選択しており、ＰＩ
信号７２が、外部回路に接続されていないような、ハイ
レベルでもロウレベルでもない中間電位にある場合、選
択回路８１またはＤＦＦ８３において、貫通電流を引き
起こすことになる。
ウンダリ・スキャン・レジスタ・セル７１との動作タイ
ミングは、図８に示される。このＴＡＰコントローラ７
０の制御タイミングにおいては、テスト動作をしない通
常動作状態、すなわちＩＥＥＥ１１４９．１に示されて
いるＴｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔコントローラ状
態において、ＳｈｉｆｔＤＲ信号４１がローであるた
め、選択回路８１はＰＩ信号７２を選択しており、ＰＩ
信号７２が、外部回路に接続されていないような、ハイ
レベルでもロウレベルでもない中間電位にある場合、選
択回路８１またはＤＦＦ８３において、貫通電流を引き
起こすことになる。
【００１０】
【発明が解決しようとする課題】上述した従来のＴＡＰ
コントローラ７０の制御方法においては、テスト動作を
しない通常動作状態、すなわちＩＥＥＥ１１４９．１に
示されているＴｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔコント
ローラ状態において、ＳｈｉｆｔＤＲ信号４１がローで
あるため、選択回路８１はＰＩ信号１２を選択している
ので、ＰＩ信号７２が中間電位にある場合選択回路８１
またはＤＦＦ８３において、貫通電流を引き起こすとい
う欠点がある。
コントローラ７０の制御方法においては、テスト動作を
しない通常動作状態、すなわちＩＥＥＥ１１４９．１に
示されているＴｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔコント
ローラ状態において、ＳｈｉｆｔＤＲ信号４１がローで
あるため、選択回路８１はＰＩ信号１２を選択している
ので、ＰＩ信号７２が中間電位にある場合選択回路８１
またはＤＦＦ８３において、貫通電流を引き起こすとい
う欠点がある。
【００１１】本発明の目的は、このような欠点を除き、
ＰＩ信号が中間電位にあっても選択回路やＤＦＦに貫通
電流を流さないようにしたＴＡＰコントローラを提供す
ることにある。
ＰＩ信号が中間電位にあっても選択回路やＤＦＦに貫通
電流を流さないようにしたＴＡＰコントローラを提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明の構成は、ディジ
タルＩＣのテストのために、テストモード選択信号とテ
ストクロックとを入力し、各種テスト信号を出力すると
共に、次段のバウンダリ・スキャン・レジスタの外部入
力を選択するシフト・データ・レジスタ信号を出力する
テスト・アクセス・ポート（ＴＡＰ）コントローラにお
いて、前記ディジタルＩＣのテスト動作をしない通常動
作時、すなわちテスト−ロジック−リセット・コントロ
ーラ状態にある時、前記バウンダリ・スキャン・レジス
タのセルの前記外部入力を選択しないディスイネーブル
状態に設定するように、前記シフト・データ・レジスタ
信号を制御するゲートを設けたことを特徴とする。
タルＩＣのテストのために、テストモード選択信号とテ
ストクロックとを入力し、各種テスト信号を出力すると
共に、次段のバウンダリ・スキャン・レジスタの外部入
力を選択するシフト・データ・レジスタ信号を出力する
テスト・アクセス・ポート（ＴＡＰ）コントローラにお
いて、前記ディジタルＩＣのテスト動作をしない通常動
作時、すなわちテスト−ロジック−リセット・コントロ
ーラ状態にある時、前記バウンダリ・スキャン・レジス
タのセルの前記外部入力を選択しないディスイネーブル
状態に設定するように、前記シフト・データ・レジスタ
信号を制御するゲートを設けたことを特徴とする。
【００１３】
【実施例】図１は本発明の第１の実施例の部分で、図７
（Ｂ部）に対応する回路図を示している。すなわち、本
実施例は、従来例の図６，図７にインバータ１０１，Ｎ
ＡＮＤゲート１０２が付加されて構成され、点線で囲ま
れた部分７０が従来例のＴＡＰコントローラ７０Ｂと同
じ部分である。従来のＳｈｉｆｔＤＲ信号４１をインバ
ータ１０１で反転させ、Ｒｅｓｅｔ＊信号３５と共にＮ
ＡＮＤゲート１０２に入力し、このＮＡＮＤゲート１０
２の出力がＳｈｉｆｔＤＲ信号４１となる回路として構
成されている。
（Ｂ部）に対応する回路図を示している。すなわち、本
実施例は、従来例の図６，図７にインバータ１０１，Ｎ
ＡＮＤゲート１０２が付加されて構成され、点線で囲ま
れた部分７０が従来例のＴＡＰコントローラ７０Ｂと同
じ部分である。従来のＳｈｉｆｔＤＲ信号４１をインバ
ータ１０１で反転させ、Ｒｅｓｅｔ＊信号３５と共にＮ
ＡＮＤゲート１０２に入力し、このＮＡＮＤゲート１０
２の出力がＳｈｉｆｔＤＲ信号４１となる回路として構
成されている。
【００１４】本実施例のＴＡＰコントローラ７０と入力
用バウンダリ・スキャン・レジスタ・セル７１との動作
タイミングを図２に示す。ＴＡＰコントローラ７０がＴ
ｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔ状態にあるとき、すな
わちテスト動作をしていない間はＲｅｓｅｔ＊信号３５
はローに保たれるので、ＳｈｉｆｔＤＲ信号１０３はハ
イに保たれる。一方、入力用バウンダリ・スキャン・レ
ジスタ・セル７１内の選択回路８１はＳｈｉｆｔＤＲ信
号１０３がハイの間はＳＩ信号７４を選択しているの
で、ＰＩ信号７２が中間電位になった場合でも、入力用
バウンダリ・スキャン・レジスタ・セル７１内で貫通電
流を引き起こすことを防ぐことができる。
用バウンダリ・スキャン・レジスタ・セル７１との動作
タイミングを図２に示す。ＴＡＰコントローラ７０がＴ
ｅｓｔ−Ｌｏｇｉｃ−Ｒｅｓｅｔ状態にあるとき、すな
わちテスト動作をしていない間はＲｅｓｅｔ＊信号３５
はローに保たれるので、ＳｈｉｆｔＤＲ信号１０３はハ
イに保たれる。一方、入力用バウンダリ・スキャン・レ
ジスタ・セル７１内の選択回路８１はＳｈｉｆｔＤＲ信
号１０３がハイの間はＳＩ信号７４を選択しているの
で、ＰＩ信号７２が中間電位になった場合でも、入力用
バウンダリ・スキャン・レジスタ・セル７１内で貫通電
流を引き起こすことを防ぐことができる。
【００１５】図３は本発明の第２の実施例の部分回路図
である。本実施例において、Ｒｅｓｅｔ＊信号３５は、
ＤＦＦ２７へ入力される信号２５をＴＣＫ信号１２の立
下りエッジで出力する。この信号２５とＮＡＮＤゲート
２４の出力のＡＮＤゲート２０１へ入力し、このＡＮＤ
ゲート２０１の出力信号２０２をＤＦＦ３２へ入力し、
ＴＣＫ信号１２の立下りエッジでＳｈｉｆｔＤＲ信号２
０３を出力させている。
である。本実施例において、Ｒｅｓｅｔ＊信号３５は、
ＤＦＦ２７へ入力される信号２５をＴＣＫ信号１２の立
下りエッジで出力する。この信号２５とＮＡＮＤゲート
２４の出力のＡＮＤゲート２０１へ入力し、このＡＮＤ
ゲート２０１の出力信号２０２をＤＦＦ３２へ入力し、
ＴＣＫ信号１２の立下りエッジでＳｈｉｆｔＤＲ信号２
０３を出力させている。
【００１６】本実施例のＴＡＰコントローラと入力用バ
ウンダリ・スキャン・レジスタ・セルの動作タイミング
は第１の実施例と同様、図２に示される。Ｒｅｓｅｔ＊
信号３５がローの間は信号２０２がローに保たれ、その
結果ＳｈｉｆｔＤＲ信号２０３はハイに保たれる。
ウンダリ・スキャン・レジスタ・セルの動作タイミング
は第１の実施例と同様、図２に示される。Ｒｅｓｅｔ＊
信号３５がローの間は信号２０２がローに保たれ、その
結果ＳｈｉｆｔＤＲ信号２０３はハイに保たれる。
【００１７】第１の実施例では、従来のＴＡＰコントロ
ーラ７０の内部構成を変更せずにＳｈｉｆｔＤＲ信号を
修正しているが、ＳｈｉｆｔＤＲ信号１０３の変化はＲ
ｅｓｅｔ＊信号３５がローの間は信号２０２がローに保
たれ、その結果ＳｈｉｆｔＤＲ信号２０３はハイに保た
れる。
ーラ７０の内部構成を変更せずにＳｈｉｆｔＤＲ信号を
修正しているが、ＳｈｉｆｔＤＲ信号１０３の変化はＲ
ｅｓｅｔ＊信号３５がローの間は信号２０２がローに保
たれ、その結果ＳｈｉｆｔＤＲ信号２０３はハイに保た
れる。
【００１８】第１の実施例では、従来のＴＡＰコントロ
ーラ７０の内部構成を変更せずにＳｈｉｆｔＤＲ信号を
修正しているが、ＳｈｉｆｔＤＲ信号１０３の変化はＲ
ｅｓｅｔ＊信号３５の変化の後に起こる。第２の実施例
の場合は、ＴＣＫ信号１２の立下りエッジによってＳｈ
ｉｆｔＤＲ信号２０３の変化をＲｅｓｅｔ＊信号３５の
変化と同時に起こすことができる。
ーラ７０の内部構成を変更せずにＳｈｉｆｔＤＲ信号を
修正しているが、ＳｈｉｆｔＤＲ信号１０３の変化はＲ
ｅｓｅｔ＊信号３５の変化の後に起こる。第２の実施例
の場合は、ＴＣＫ信号１２の立下りエッジによってＳｈ
ｉｆｔＤＲ信号２０３の変化をＲｅｓｅｔ＊信号３５の
変化と同時に起こすことができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ＴＡＰコントローラが通常動作状態、すなわちＩＥＥＥ
１１４９．１に示されているＴｅｓｔ−Ｌｏｇｉｃ−Ｒ
ｅｓｅｔコントローラ状態にある場合に、入力用バウン
ダリ・スキャン・レジスタ・セル内の選択回路がＳＩ信
号を選択しているので、ＰＩ信号が中間電位になった場
合も入力用バウンダリ・スキャン・レジスタ・セル内で
貫通電流を回避するようにできるという効果がある。
ＴＡＰコントローラが通常動作状態、すなわちＩＥＥＥ
１１４９．１に示されているＴｅｓｔ−Ｌｏｇｉｃ−Ｒ
ｅｓｅｔコントローラ状態にある場合に、入力用バウン
ダリ・スキャン・レジスタ・セル内の選択回路がＳＩ信
号を選択しているので、ＰＩ信号が中間電位になった場
合も入力用バウンダリ・スキャン・レジスタ・セル内で
貫通電流を回避するようにできるという効果がある。
【図１】本発明の第１の実施例の部分回路図。
【図２】図１の動作を説明するタイミング図。
【図３】本発明の第２の実施例の部分回路図。
【図４】一般のＴＡＰコントローラと入力用バウンダリ
・スキャン・レジスタ・セルとの接続を示したブロック
図。
・スキャン・レジスタ・セルとの接続を示したブロック
図。
【図５】図４の入力用バウンダリ・スキャン・レジスタ
・セルの内部ブロック図。
・セルの内部ブロック図。
【図６】従来例のＴＡＰコントローラの半分の回路図。
【図７】従来例のＴＡＰコントローラの他の半分の回路
図。
図。
【図８】図６，図７の動作を説明するタイミング図。
１ Ｔｅｓｔ＊信号 ２，１３，４５，１０１ インバータ ４〜７ セット付きＤＦＦ ８〜１１ ＮＡ〜ＮＤ信号 １２ ＴＣＫ信号 １４〜１７ Ｄ＊〜Ａ＊信号 １８〜２１ Ｄ〜Ａ信号 ２２〜２４，３０，３３，４６〜６６，１０２ ＮＡ
ＮＤゲート ２７〜２９，３２ リセット付きＤＦＦ ３１，３４，２０１ ＡＮＤゲート ３５ リセット＊信号 ３６ セレクト信号 ３７ イネーブル信号 ３８ シフトＩＲ信号 ３９ クロックＩＲ信号 ４０ アップデートＩＲ信号 ４１ シフトＤＲ信号 ４２ クロックＤＲ信号 ４３ アップデートＤＲ信号 ７０Ａ，Ｂ ＴＡＰコントローラ ７１ 入力用バウンダリ・スキャン・レジスタ・セル ７２ ＰＩ信号 ７３ 入出力信号 ７４ ＳＩ信号 ７５ ＳＯ信号 ８１ 選択回路（ＭＰＸ） ８３ ＤＦＦ
ＮＤゲート ２７〜２９，３２ リセット付きＤＦＦ ３１，３４，２０１ ＡＮＤゲート ３５ リセット＊信号 ３６ セレクト信号 ３７ イネーブル信号 ３８ シフトＩＲ信号 ３９ クロックＩＲ信号 ４０ アップデートＩＲ信号 ４１ シフトＤＲ信号 ４２ クロックＤＲ信号 ４３ アップデートＤＲ信号 ７０Ａ，Ｂ ＴＡＰコントローラ ７１ 入力用バウンダリ・スキャン・レジスタ・セル ７２ ＰＩ信号 ７３ 入出力信号 ７４ ＳＩ信号 ７５ ＳＯ信号 ８１ 選択回路（ＭＰＸ） ８３ ＤＦＦ
Claims (2)
- 【請求項１】テストモード時に供給される第１の制御信
号に応答して外部ピンに供給される信号を選択して出力
し、第２の制御信号に応答してシフトイン信号を選択し
て出力するバウンダリ・スキャン・レジスタに、前記第
１および第２の制御信号を供給するＴＡＰコントローラ
において、通常動作時に前記シフトインを選択させるよ
うに前記第２の制御信号を前記バウンダリスキャンレジ
スタに供給するコントロール回路を備えることを特徴と
するＴＡＰコントローラ。 - 【請求項２】テストモード時に供給される第１の制御信
号とクロック信号とに応答して外部ピンに供給される信
号を選択して出力し、第２の制御信号と前記クロック信
号とに応答してシフトイン信号を選択して出力するバウ
ンダリ・スキャン・レジスタに、前記第１の制御信号、
前記第２の制御信号および前記クロック信号を供給する
ＴＡＰコントローラにおいて、通常動作時には、前記ク
ロック信号の供給を停止すると共に前記シフトインを選
択させるように前記第２の制御信号を前記バウンダリス
キャンレジスタに供給するコントロール回路を備えるこ
とを特徴とするＴＡＰコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254040A JP2973641B2 (ja) | 1991-10-02 | 1991-10-02 | Ｔａｐコントローラ |
| US07/954,745 US5396501A (en) | 1991-10-02 | 1992-09-30 | Test access port controller with a gate for controlling a shift data register signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254040A JP2973641B2 (ja) | 1991-10-02 | 1991-10-02 | Ｔａｐコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593762A JPH0593762A (ja) | 1993-04-16 |
| JP2973641B2 true JP2973641B2 (ja) | 1999-11-08 |
Family
ID=17259404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254040A Expired - Fee Related JP2973641B2 (ja) | 1991-10-02 | 1991-10-02 | Ｔａｐコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396501A (ja) |
| JP (1) | JP2973641B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417602D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | A controller for implementing scan testing |
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