DE19835608A1

DE19835608A1 - Initialisierung eines JTAG-Interfaces ohne Reset-Eingang

Info

Publication number: DE19835608A1
Application number: DE1998135608
Authority: DE
Inventors: Pavel Peleska; Dirk Schnabel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2000-02-10

Abstract

Integrierte Schaltungen aufnehmende Bausteine, die einen JTAG-Controller zur Ansteuerung von Boundary-Scan-Einrichtungen aufweisen, können, wenn der JTAG-Controller nicht mit einem JTAG-Reset-Eingang ausgestattet ist, in einen Zustand geraten, in dem der JTAG-Controller die bestimmungsgemäße Funktion des Bausteins verhindert. Anmeldungsgemäß ist zwischen dem JTAG-Interface und dem JTAG-Controller ein Multiplexer angeordnet, derart, daß die Erkenntnis ausgenutzt wird, wonach der JTAG-Controller durch Zuführung einer vorgegebenen Anzahl von aufeinanderfolgenden Bits mit logischen '1'-Zuständen in den TMS-Eingang sicher im Reset-Zustand ist und ohne daß die Boundary-Scan-Funktionen eingeschränkt werden.

Description

Der Anmeldungsgegenstand betrifft eine Anordnung zur JTAG-Interface-Initialisierung mit Sicherheit gegen Fehlfunktion umfassend ein JTAG-Interface nach Standard IEEE 1149.1 mit einem Anschluß für ein Datensignal (TDI) einem Anschluß für ein Betriebsart-Signal (TMS) einem Anschluß für ein Taktsi gnal (TCK) und einem Anschluß für ein Rücksetzsignal (TRST*).

Integrierte Schaltungen aufnehmende Bausteine, wie z. B. kun denspezifische Bausteine ASICs, werden zunehmend für Test zwecke an ihren Anschlüssen mit Boundary-Scan-Einrichtungen gemäß dem Standard IEEE 1149.1a ausgestattet, wobei eine An steuerung über eine Schnittstelle, die in Fachkreisen als JTAG-Interface geläufig ist, erfolgt.

Moderne elektronische Bauelemente werden heute häufig mit ei nem JTAG-Controller ausgestattet, über den der Baustein und die Leitungen zu anderen Bauteilen getestet werden können, sowie eine Programmierung eines mit dem Baustein auf einer Leiterplatte verbundenen (Flash-)Speichers möglich ist (In-System-Programming, On-Board-Programming). Bei dem Interface dieses Controllers sind vier Anschlüsse mit folgenden JTAG-Signalen vorgeschrieben:

- TCK Clock Input, Taktsignal
- TMS Mode Select Input, Betriebsart-Signal
- TDI Data In Input, Datenfolge Eingang
- TDO Data Out Output, Datenfolge Ausgang.

Ein weiterer Eingang zum Rücksetzen des JTAG-Controllers mit tels eines Rücksetzsignals (TRST*), ein sogenannter JTAG-Reset-Eingang, ist nicht gefordert sondern optional, und wird daher nur bei Bausteinen herausgeführt, bei denen dafür eine ausreichende Anzahl von Anschlüssen (Pins) zur Verfügung steht.

Bausteine ohne JTAG-Reset-Eingang können, insbesondere beim Einschalten der Versorgungsspannung, durch fehlerhaft erkann te Wechsel der Signale TMS und TCK in einen Zustand gebracht werden, in dem der JTAG-Controller die normale Funktion des Bausteins unterbindet. Dieses Phänomen ist besonders gut bei Bausteinen zu beobachten, die an mehrere Versorgungsspannun gen angeschlossen sind, oder wenn Bausteine in der JTAG-Kette an unterschiedlichen Versorgungsspannungen liegen. Der JTAG-Controller eines Bausteins ist dann schon aktiv, wenn die ei genen Ein-/Ausgänge (Inputs/Outputs) oder die anderen Bau steine mit Spannung versorgt werden. Da die Spannung außerdem nicht streng monoton steigt, ist eine Fehlinterpretation der JTAG-Signale durchaus keine Seltenheit.

Bei Bausteinen, die über einen JTAG-Reset-Eingang verfügen, wird dieser Eingang so beschaltet, daß der JTAG-Controller im Reset-Zustand gehalten wird. Bei Bausteinen ohne JTAG-Reset-Ein gang wird, wenn mit Problemen zu rechnen ist, das JTAG-Inter face nicht beschaltet. Ein so abgetrennter Baustein ist dann allerdings im System nicht programmierbar und schlecht testbar.

Dem Anmeldungsgegenstand liegt das Problem zugrunde, für In tegrierte Schaltungen aufnehmende Bausteine mit Boundary-Scan-Schnittstelle, jedoch ohne Reset-Eingang, eine Anordnung anzugeben, bei der unter allen Betriebsbedingungen eine si chere Rücksetzbarkeit gegeben ist, ohne daß die Möglichkeiten von Boundary-Scan eingeschränkt wären.

Das Problem wird bei einem durch die Merkmale des Oberbe griffs umrissenen Gegenstand durch die Merkmale des kenn zeichnenden Teils des Anspruchs 1 gelöst.

Der Anmeldungsgegenstand, der sich die Erkenntnis zu Nutze macht, daß nach Eintaktung einer vorgegebenen, aufeinander folgenden Anzahl von beispielsweise hier fünf Einsen in den TMS-Eingang der JTAG-Controller sicher in dem Reset-Zustand ist, bringt eine sichere Rücksetzbarkeit ohne Einschränkung der Boundary-Scan-Funktionen mit sich.

Vorteilhafte Weiterbildungen des es sind in den Unteransprü chen angegeben.

Der Anmeldungsgegenstand wird im folgenden als Ausführungs beispiel in einem zum Verständnis erforderlichen Umfang an hand von Figuren näher erläutert. Dabei zeigen:

Fig. 1 eine typische Schaltung, bei der der Anmeldungsgegen stand anwendbar ist,

Fig. 2 das Zustandsdiagramm eines JTAG-Controllers und

Fig. 3 einen Multiplexer zur Realisierung des Anmeldungsge genstandes.

In den Figuren bezeichnen gleiche Bezeichnungen gleiche Ele mente.

Fig. 1 zeigt eine typische Schaltung, bei der mehrere Inte grierte Schaltungen aufnehmende Bausteine D1 . . . Dn (für: De vice), wie z. B. kundenspezifische Bausteine ASICs (Applicant Specific Integrated Circuit), über einen Buffer B mit einer als JTAG-Interface bezeichneten Schnittstelle, die durch ei nen Anschluß für ein Dateneingangssignal TDI, einen Anschluß für die Betriebsart TMS, einen Anschluß für ein Taktsignal TCK, einen Anschluß für ein Rücksetzsignal TRST* und einen Anschluß für ein Datenausgangssignal TDO gegeben ist, verbun den sind. Das JTAG-Interface möge dem Standard IEEE (Institut of Electrical and Electronics Engineers) 1149.1a entsprechen. Der Baustein D1 weist einen mit dem Anschluß für ein Rück setzsignal TRST* zu verbindenden JTAG-Reset-Eingang auf, die Bausteine D2 . . . Dn weisen einen solchen Eingang nicht auf. Das an dem Anschluß für die Betriebsart des JTAG-Interface' abge gebene Signal TMS, das mit einer sequentiellen Folge von Nul len und Einsen gebildet ist, wird allen Bausteinen parallel zugeführt. Der Buffer B und die Bausteine D1 . . . Dn sind durch voneinander unabhängige Spannungsquellen U₀ . . . U_n gespeist, wo bei ein Baustein durchaus durch mehrere voneinander unabhän gige Spannungsquellen gespeist sein kann.

Eine Datenfolge wird sequentiell über den JTAG Datenpfad TDI → TDO durch alle Bausteine geschoben. Eine Bewertung der Da ten hängt vom Zustand des JTAG-Controllers des Bausteins ab. Der Zustand des JTAG-Controllers ist nach Maßgabe des Signals TMS gesteuert, das ihm von dem Betriebsart-Anschluß des JTAG-Interface' zugeführt und das mittels des am Anschluß für das Taktsignal anliegenden Taktsignals TCK eingetaktet wird.

Fig. 2 zeigt das Zustandsdiagramm des JTAG-Controllers. Die Zahlen zwischen den Zuständen geben den Wert des Signals TMS an.

Im laufenden Betrieb ist das JTAG-Interface i.d.R. nicht ak tiv, d. h. die Signale TDI und TMS liegen auf ihrem inaktiven Pegel (logische 1) und der Takt liegt nicht an. Das der Rück setzsignal (TRST*) am JTAG-Reset-Eingang sorgt bei den hier mit ausgestatteten Bausteinen dafür, daß der JTAG-Controller nicht aktiv ist und der Baustein normal arbeitet.

Verfügen die JTAG-Controller nicht über einen JTAG-Reset-Ein gang, so lassen sie sich trotzdem in den Reset-Zustand bringen, indem über den Eingang für das Betriebsart-Signal TMS mehrere Einsen hineingetaktet werden (nach maximal 5 Ein sen ist der Reset-Zustand garantiert erreicht, jede weitere '1' ändert daran nichts). Da aber das JTAG-Interface im nor malen Betrieb der Baugruppe nicht beschaltet ist, liegt auch am Anschluß für das Taktsignal TCK kein Takt an. Hier greift nun das nachfolgend beschriebene Verfahren, bei dem ein (baugruppeneigener) Takt TCK' an den Anschluß für das Taktsi gnal TCK angelegt wird und eine logische '1' am Eingang für das Betriebsart-Signal TMS, wenn das JTAG-Interface nicht ak tiv ist.

Zwischen den Anschluß des JTAG-Interface' für das Taktsignal TCK und den Eingang des JTAG-Controllers für den Takt ist ein Multiplexer MUX geschaltet, der über den JTAG-Reset TRST* ge steuert wird. Der Zustand des Betriebsart-Signals TMS wird über einen Pull-Up-Widerstand auf dem logischen Pegel '1' ge halten.

Im Resetfall (TRST* = logisch 0) wird ein beliebiger auf der Baugruppe vorhandener Takt TCK' auf den Eingang für den JTAG-Takt geschaltet. Dies hat zur Folge, daß der augenblickliche Zustand des Betriebsart-Signals TMS (logische '1') in den JTAG-Controller geschoben wird. Nach maximal fünf Taktperi oden ist der JTAG-Controller garantiert im Reset-Zustand und beeinflußt den normalen Betrieb des Bausteins nicht mehr.

Soll der JTAG-Controller die Boundary-Scan-Funktionen akti vieren, so geht das Reset-Signal TRST* auf '1' (hierfür sorgt die extern an das JTAG-Interface angesteckte Schaltung). Nun kann von außen das Betriebsart-Signal TMS beeinflußt werden und ein dazu synchroner externer Takt eingespeist werden.

Claims

1. Anordnung zur JTAG-Interface-Initialisierung mit Sicher heit gegen Fehlfunktion umfassend ein JTAG-Interface nach Standard IEEE 1149.1 mit einem Anschluß für ein Datensignal (TDI) einem Anschluß für ein Betriebsart-Signal (TMS), einem Anschluß für ein Taktsignal (TCK) und einem Anschluß für ein Rücksetzsignal (TRST*), gekennzeichnet durch einen Multiplexer (MUX)

- dessen erster Eingang mit dem Anschluß für das Taktsignal (TCK) verbunden ist
- dessen zweiter Eingang mit einem vorhandenen Taktsignal (CLK_I) verbunden ist
- dessen Eingänge nach Maßgabe des Signalzustands am An schluß für das Rücksetzsignal (TRST*) auf seinen Ausgang durchschaltbar sind und
- dessen Ausgang den eigentlichen Anschluß für das Taktsi gnal (TCK') des Interfaces bildet.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Anschluß für das Betriebsart-Signal (TMS) über einen Widerstand mit einem Anschluß für die Betriebsspannung (VCC) verbunden ist.