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Die vorliegende Erfindung bezieht sich auf eine Verbesserung
bei einem Logikschaltkreis und insbesondere auf einen
Logikschaltkreis, der seinen Funktionstest leicht durchführen
kann.
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Beim Installieren eines integrierten Schaltkreises und dgl.
werden der Funktionstest des integrierten Schaltkreises und
dgl. durchgeführt. Z. B. wird der Funktionstest eines
Logikschaltkreises 1, wie gezeigt in Fig. 1, gewöhnlicherweise
in der folgenden Art und Weise durchgeführt. Zunächst werden
Testmustersignale von einer Vielzahl von Eingangsanschlüssen 1
des Logikschaltkreises 1 eingegeben. Als nächstes werden
Ausgangssignale, welche ausgegeben werden von einer Vielzahl
von Ausgangsanschlüssen 5, verglichen mit erwarteten Werten,
welche im voraus bereitet worden sind. Wenn die
Vergleichsresultate miteinander übereinstimmen, wird bestimmt,
daß der Logikschaltkreis 1 exakt arbeitet. In dem Fall, in dem
die Vergleichsresultate nicht übereinstimmen, wird bestimmt,
daß der Logikschaltkreis 1 fehlerhaft ist.
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Bezüglich eines sequentiellen Schaltkreises unter
Logikschaltkreisen ist ein Verfahren für einen Funktionstest,
ein sog. Scan-Pfad-Verfahren, bekannt. Fig. 2 zeigt einen
logischen Schaltkreis, der bei dem Scan-Pfad-Verfahren benutzt
werden kann. Dieser Schaltkreis ist eine Modifikation des
Logikschaltkreises, der gezeigt ist in Fig. 7 vom US-Patent
3,783,254. Im allgemeinen kann ein sequentieller Schaltkreis
ausgedrückt werden als kombinierte Form von Registern 11-1 bis
11-n und einem Kombinationsschaltkreis 13. Der sequentielle
Schaltkreis von Fig. 2 umfaßt weiterhin Wechselschalter 15-1
bis 15-n derselben Struktur. Fig. 3 zeigt einen dieser
Schalter, e. g., den Schalter 15-1. Wie in dieser Figur
gezeigt, wird ein Schaltersignal SW eingespeist an den ersten
Eingangsanschluß eines 2-Eingangs-UND-Gates 21. Dieses Signal
SW wird über einen Inverter 23 an den ersten Eingangsanschluß
eines 2-Eingangs-UND-Gates 25 eingespeist. Ein Scan-
Eingabesignal IN wird eingespeist an den zweiten
Eingangsanschluß des UND-Gates 21. Der zweite Eingangsanschluß
des UND-Gates 25 ist verbunden mit dem Kombinationsschaltkreis
13. Die Ausgangsanschlüsse der UND-Gates 21 und 25 sind
gekoppelt mit dem ersten und dem zweiten Eingangsanschluß eines
2-Eingangs ODER-Gates 27, dessen Ausgangsanschluß gekoppelt ist
mit dem Register 11-1.
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Da die anderen Wechselschalter 15-2 bis 15-n die gleiche
Struktur wie der Schalter 15-1 haben, speichern die Register
11-1 bis 11-n die Daten, die vorgesehen werden durch den
Kombinationsschaltkreis 13, solange das Schaltersignal SW auf
dem niedrigen Pegel ist. Andererseits arbeiten die Register 11-
1 bis 11-n als Schieberegister, wenn das Schaltersignal SW auf
dem hohen Pegel ist. Das Scan-Pfad-Verfahren wird wie folgt
durchgeführt. Testmustersignale werden eingegeben von einer
Vielzahl von Eingangsanschlüssen 17 des
Kombinationsschaltkreises 13. Ausgangssignale von
Ausgangsanschlüssen 19 werden verglichen mit erwarteten Werten,
welche im voraus bereitet worden sind. Das Schaltersignal SW
wird so geschaltet, daß die Register 11-1 bis 11-n die
Schieberegister darstellen. Ein Pulssignal 4) zur Übertragung
wird eingegeben an die Register 11-1 bis 11-n. Der Inhalt der
Register 11-1 bis 11-n wird verschoben, ansprechend auf das
Signal 4). Der Inhalt der Register 11-1 bis 11-n wird
sequentiell geholt als die Ausgabe des Registers 11-n. Der
Inhalt der jeweiligen Register 11-1 bis 11-n, der geholt wird
als die Ausgabe des Registers 11-n, wird verglichen mit den
erwarteten Werten, welche im voraus bereitet worden sind.
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Die Aufgabe eines Funktionstestes ist es, zu prüfen, ob ein
Logikschaltkreis in erwarteter Weise arbeitet oder nicht. Es
ist ideal, daß eine kleine Anzahl von Eingabetestmustern alle
möglichen Defekte von logischen Komponenten in einem
Logikschaltkreis überprüft. Die Anzahl von Eingabetestmustern
hängt davon ab, wie schwierig die Eingangssignale jeden
Logikknoten innerhalb eines Logikschaltkreises steuern und
seinen logischen Zustand (Hoch- oder Niedrigpegel) zu den
Ausgangsanschlüssen propagieren lassen. Ein Anwachsen der
Anzahl von Logikknoten und seiner Komplexität erhöht die
Eingabetestmuster. Ein Anwachsen der Anzahl von
Ausgangsanschlüssen jedoch bewirkt den Abfall der
Eingabetestmuster, da Defekte logischer Komponenten
wahrscheinlicher an Ausgangsanschlüssen erfaßt werden können.
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In dem Fall des Scan-Pfad-Verfahrens spielen Register eine
Rolle von zusätzlichen Ausgabeanschlüssen. Da der
Logikschaltkreis beobachtbarer wird bei diesem Scan-Pfad-
Verfahren als bei dem gewöhnlichen Verfahren, kann die Anzahl
von Testmuster von Eingabesignalen, welche eingegeben werden an
die Eingabeanschlüsse 17, reduziert werden im Vergleich mit dem
gewöhnlichen Verfahren für den Funktionstest, wie beschrieben
in Verbindung mit Fig. 1.
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Nach dem gewöhnlichen Verfahren zum Funktionstest steigt die
Anzahl von Testmuster von Eingabesignalen, wenn der Aufbau des
Logikschaltkreises 1 kompliziert wird. Das stellt insofern ein
Problem dar, als daß es eine lange Zeit benötigt, den
vollständigen Funktionstest durchzuführen.
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Andererseits kann nach dem Scan-Pfad-Verfahren die Anzahl von
Testmustern und Eingabesignalen reduziert werden durch Benutzen
von Registern als Ausgabeanschlüssen.
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Bei diesem Scan-Pfad-Verfahren jedoch sind beobachtbare Punkte
innerhalb eines Logikschaltkreises begrenzt auf die Eingaben
der Register 11-1 bis 11-n. Das Signal jedes Teils des
Kombinationsschaltkreises 13 kann nicht beobachtet werden.
Zusätzlich ist es, wenn der Anstieg von beobachtbaren logischen
Knoten erfordert ist, notwendig, Register zum Logikschaltkreis
zu addieren. Ein Register hat eine größere Anzahl von
Elementen, welche die Registerfunktion darstellen, als ein
gewöhnlicher Gate-Schaltkreis oder dgl. Somit hat dieses
Verfahren einen solchen Nachteil, daß die Skala des gesamten
Schaltkreises groß wird. Weiterhin verursacht ein Anstieg der
Anzahl von den Registern 11-1 bis 11-n, daß die Zeit, die
benötigt ist, um die Inhalte der Register 11-1 bis 11-n nach
draußen zu holen, ansteigt. Deshalb gibt es solch einen
Nachteil, daß es eine lange Zeit erfordert, den Funktionstest
durchzuführen.
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Im Rahmen der jüngeren Hochintegration und Hochdichte-
Halbleitervorrichtungen, wird der Funktionstest mehr und mehr
signifikant. Jedoch gibt es mit der hohen Integration von
Halbleitervorrichtungen ein Problem, als daß es eine längere
Zeit benötigt, den Funktionstest davon durchzuführen.
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Der Artikel im IBM Journal of Research and Development, Band
27, Nr. 3, Mai 1983, S. 265-272 beschreibt die Benutzung von
linearen Rückkopplungsregistern, um einen Selbsttest einer
Logikkomponente zu schaffen. Ein zusätzlicher Schaltkreis ist
vorgesehen, um interne Knoten zu beobachten, wobei dieser
Schaltkreis ausschließlich ODER-Gates beinhaltet. Die bekannte
Vorrichtung schafft nicht eine Möglichkeit, den
ausschließlichen ODER-Gate-Schaltkreis zu testen, noch ist der
Schaltkreis anpaßbar auf gerade oder ungerade Anzahlen von
Fehlern.
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Das Dokument "Systeme, Computer, Steuerungen", Band 7, Nr. 2,
1976, Seiten 19 bis 25: "Modifikation von Reddy's leicht
testbarem Netzwerk und seine Anwendung auf sequentielle
Schaltkreise" von M. Yamamoto offenbart einen Logikschaltkreis
mit einem Logikabschnitt, welcher eine Vielzahl von
Logikelementen zum Empfangen von zumindest einem
Eingangssignal, das eine vorbestimmte logische Operation
durchführt, und Ausgeben von zumindest einem Signal umfaßt. Ein
Erfassungsschaltkreis ist vorgesehen, mit einem
ausschließlichen ODER-Gate-Schaltkreis zum Empfangen eines
Steuersignals und einer Vielzahl von Ausgabesignalen von
vorbestimmten logischen Elementen des Logikabschnitts, welche
ausgewählt sind zum Prüfen, ob der Logikabschnitt korrekt
funktioniert und zum Ausgeben eines Diagnosesignals
entsprechend dem Steuersignal und den Ausgangssignalen der
vorbestimmten logischen Elemente, um dadurch zu erfassen, ob
die vorbestimmten logischen Elemente Signale mit Werten
erzeugen, wie bestimmt durch Eingabesignale des
Logikabschnitts, und ob der logische Abschnitt korrekt
funktioniert. Der logische Pegel von Steuersignalen wird
umgeschaltet, um bestimmte Fehlerkombinationen von anderen zu
unterscheiden. Der ausschließliche ODER-Gate-Schaltkreis umfaßt
eine Vielzahl von ausschließlichen ODER-Gates, von denen jedes
zumindest einen ersten und zweiten Eingangsanschluß hat. Diese
ODER-Gates sind so verbunden, daß der Ausgangsanschluß jedes
ausschließlichen ODER-Gates verbunden ist zum ersten
Eingangsanschluß des folgenden ausschließlichen ODER-Gates und
der zweite Eingangsanschluß jeweils verbunden ist zu
Ausgangsanschlüssen der vorbestimmten logischen Elemente.
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Diese Erfindung wurde geschaffen in Betracht der oben erwähnten
Umstände.
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Aufgabe der vorliegenden Erfindung ist es, einen
Logikschaltkreis zu schaffen, der seinen Funktionstest leicht
und genau in kurzer Zeit durchführen kann.
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Erfindungsgemäß wird die obige Aufgabe gelöst nach Anspruch 1
durch ein Verfahren zum Testen eines Logikschaltkreises mit
einem Logikabschnitt mit einer Vielzahl von logischen Elementen
zum Empfangen von zumindest einem Eingangssignal, welche eine
vorbestimmte logische Operation durchführen und zumindest ein
Signal ausgeben, wobei das Verfahren folgende Schritte umfaßt:
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Empfangen eines Steuersignals und einer Vielzahl von
Ausgangssignalen von vorbestimmten logischen Elementen des
Logikabschnitts, welche ausgewählt sind, um zu prüfen, ob der
Logikabschnitt korrekt funktioniert, wobei die Prüfung
durchgeführt wird durch einen Erfassungsschaltkreis mit einem
ausschließlichen ODER-Gate-Schaltkreis;
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Ausgeben eines Diagnosesignals von dem Erfassungsschaltkreis
entsprechend der logischen Kombination des Steuersignals und
der Ausgangssignale der vorbestimmten logischen Elemente, um
dadurch zu erfassen, ob die vorbestimmten logischen Elemente
Signale mit Werten erzeugen, wie bestimmt durch die
Eingangssignale des Logikabschnitts, und ob der Logikabschnitt
korrekt funktioniert;
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Erzeugen des Steuersignals und Schalten des logischen Pegels
des Steuersignals, um bestimmte Fehlerkombinationen von anderen
zu unterscheiden, mit Hilfe eines Steuersignal-
Erzeugungsschaltkreises;
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wobei der ausschließliche ODER-Gate-Schaltkreis eine Vielzahl
ausschließlicher ODER-Gates umfaßt, von denen jedes zumindest
einen ersten und zweiten Eingangsanschluß hat, welche so
verbunden sind, daß der Ausgangsanschluß jedes ausschließlichen
ODER-Gates verbunden ist mit dem ersten Eingangsanschluß des
folgenden ausschließlichen ODER-Gates und die zweiten
Eingangsanschlüsse jeweils verbunden sind mit
Ausgangsanschlüssen der vorbestimmten logischen Elemente, wobei
das Steuersignal eingegeben wird an den ersten Eingangsanschluß
des vordersten ausschließlichen ODER-Gates;
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Eingeben einer Reihe von Testmustersignalen an den logischen
Abschnitt durch einen Eingabeschaltkreis,
gekennzeichnet durch
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Eingeben eines vorbestimmten Testmustersignals an den
Logikabschnitt, wobei die vorbestimmten Logikelemente
Logikelemente sind, deren Fehler schwierig zu prüfen sind,
wobei der Logikschaltkreis getestet wird durch sequentielles
Ausführen von den Schritten:
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einem ersten Schritt zum Betreiben des Steuersignal-
Erzeugungsschaltkreises-, Schalten des logischen Pegels des
Steuersignals und Prüfen, ob die Ausgabe des
Erfassungsschaltkreises sich ändert; einem zweiten Schritt des
Bestimmens, daß der Erfassungsschaltkreis nicht funktioniert,
wenn die Ausgabe des Erfassungsschaltkreises im ersten Schritt
ungeändert bleibt, und, falls dies so ist, Stoppen des Testens
des logischen Schaltkreises; einen dritten Schritt, der
ausgeführt wird, wenn die Ausgabe des Erfassungsschaltkreises
sich beim ersten Schritt ändert, des sequentiellen Eingebens
vorbestimmter Testmustersignale an den Logikabschnitt und
Prüfen, ob Ausgangssignale des Logikabschnitts und des
Erfassungsschaltkreises mit erwarteten Werten übereinstimmen;
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und einem vierten Schritt des Bestimmens, daß der
Logikabschnitt korrekt funktioniert, wenn die Ausgabesignale
des Logikabschnitts des Erfassungsschaltkreises übereinstimmen
mit den erwarteten Werten, und des Bestimmens, daß der
Logikabschnitt nicht funktioniert, wenn die Ausgabesignale
nicht mit den erwarteten Werten übereinstimmen.
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Bei dem Logikschaltkreis mit solch einer Anordnung ist es
möglich, zu prüfen, ob die Ausgabesignale der vorbestimmten
logischen Elemente korrekt sind oder nicht, durch Vergleichen
der Ausgabesignale des Erfassungsschaltkreises mit den
erwarteten Werten. Der Funktionstest des Logikabschnitts wird
durchgeführt durch jeweiliges Vergleichen der Ausgangssignale
des Logikabschnitts und der Ausgangssignale des
Erfassungsschaltkreises mit erwarteten Werten. Deshalb ist es
möglich, die Anzahl von Eingabetestmustersignalen an den
Logikabschnitt bemerkenswert zu reduzieren, und dadurch zu
ermöglichen, daß der Funktionstest des Logikabschnitts genau
durchgeführt wird innerhalb kurzer Zeit. Zusätzlich können die
Logikelemente, bei denen die Ausfälle schwer zu entdecken sind
von außen, ausgewählt werden als die oben erwähnten
vorbestimmten logischen Elemente. In solch einem Fall ist es
möglich, die Anzahl von Eingabetestmustersignalen an den
Logikabschnitt bemerkenswert zu reduzieren. Somit ist es
möglich, die für die Durchführung des Funktionstests benötigte
Zeit stark zu reduzieren.
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Diese Erfindung kann besser verstanden werden aus der folgenden
detaillierten Beschreibung in Zusammenhang mit der begleitenden
Zeichnung. Die Figuren zeigen im einzelnen:
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Fig. 1 ein Blockdiagramm, um ein Beispiel des Funktionstests
bei einem herkömmlichen Logikschaltkreis zu erklären;
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Fig. 2 ein Blockdiagramm, um ein Beispiel des herkömmlichen
Funktionstests eines sequentiellen Schaltkreises zu
erklären;
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Fig. 3 ein Schaltkreisdiagramm eines der Wechselschalter von
Fig. 2;
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Fig. 4(A) ein Schaltkreisdiagramm, das das Konzept der
vorliegenden Erfindung zeigt;
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Fig. 4(B) ein Schaltkreisdiagramm, das eine Anordnung eines
logischen Schaltkreises nach einer Ausführungsform der
vorliegenden Erfindung zeigt; und
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Fig. 5 bis 7 Schaltkreisdiagramme zum Erklären von Anordnungen
der logischen Schaltkreise nach anderen
Ausführungsformen der vorliegenden Erfindung.
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Fig. 4(A) zeigt die Idee der vorliegenden Erfindung. Wie in
dieser Figur gezeigt, sind drei ausschließliche ODER-Gates 32
kaskadenverbunden. Die Eingangsanschlüsse dieser Gates 32 sind
verbunden mit den Ausgangsanschlüssen von drei vorbestimmten
Gates eines logischen Schaltkreises 30, der andere Gates
verschiedener Arten umfaßt.
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Ein Logikschaltkreis nach einer Ausführungsform der
vorliegenden Erfindung wird jetzt beschrieben werden mit Bezug
auf Fig. 4(B).
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In Fig. 4(B) besteht ein Logikabschnitt 31 aus vielen Arten von
Gates und Registern usw. und hat eine vorbestimmte logische
Funktion. Weiterhin ist er versehen mit ausschließlichen ODER-
Gates. Die ausschließlichen ODER-Gates sind in solch einer Art
und Weise verbunden, daß der Ausgangsanschluß jedes
ausschließlichen ODER-Gates verbunden ist mit einem
Eingangsanschluß des folgenden ausschließlichen ODER-Gates. Die
anderen Eingangsanschlüsse dieser ausschließlichen ODER-Gates
sind jeweils verbunden mit den Ausgangsanschlüssen der
vorbestimmten Gates unter den Gates, welche den Logikabschnitt
31 darstellen (die vorbestimmten Gates sollten der Prüfung
unterworfen werden, ob die Ausgangssignale davon korrekt sind
oder nicht). Je komplexer der Logikabschnitt 31, desto
effizienter funktioniert die vorliegende Erfindung. Zur
Erklärung sei angenommen, daß der Logikabschnitt 31 in dieser
Ausführungsform in folgender Art und Weise aufgebaut ist. Der
Logikabschnitt 31 hat einen ersten bis vierten Eingangsanschluß
33, 35, 37 und 39. Der erste Eingangsanschluß 33 ist verbunden
mit einem ersten Eingangsanschluß eines UND-Gates 41. Der
zweite Eingangsanschluß 35 ist verbunden mit einem zweiten
Eingangsanschluß des UND-Gates 41, einem Inverter 43 und einem
ersten Eingangsanschluß des UND-Gates 44. Der dritte
Eingangsanschluß 37 ist verbunden mit einem zweiten
Eingangsanschluß des UND-Gates 45 und mit einem ersten
Eingangsanschluß eines NAND-Gates 47. Der vierte
Eingangsanschluß 39 ist verbunden mit einem zweiten
Eingangsanschluß des NAND-Gates 47, einem zweiten
Eingangsanschluß des NAND-Gates 49 und einem Eingangsanschluß
eines Inverters 51. Ein Ausgangsanschluß des UND-Gates 41, ein
Ausgangsanschluß des Inverters 43 und ein Ausgangsanschluß des
UND-Gates 45 sind jeweils verbunden mit einem ersten, zweiten
und dritten Eingangsanschluß eines ODER-Gates 53. Ein
Ausgangsanschluß dieses ODER-Gates 53 ist verbunden mit einem
Eingangsanschluß eines Inverters 55. Der Ausgangsanschluß des
UND-Gates 45 ist verbunden mit einem Eingangsanschluß eines
Inverters 57. Ein Ausgangsanschluß des Inverters 57 ist
verbunden mit einem ersten Eingangsanschluß eines ODER-Gates
59. Ein Ausgangsanschluß des NAND-Gates 47 ist verbunden mit
einem ersten Eingangsanschluß des NAND-Gates 49 und einem
ersten Eingangsanschluß eines NAND-Gates 61. Ausgangsanschlüsse
der NAND-Gates 61 und 49 sind verbunden mit jeweils einem
ersten und zweiten Eingangsanschluß eines NAND-Gates 63. Ein
Ausgangsanschluß des NAND-Gates 63 ist verbunden mit einem
zweiten Eingangsanschluß des ODER-Gates 59 und einem ersten
Eingangsanschluß des NAND-Gates 61. Der Inverter 55 ist
verbunden mit einem ersten Ausgangsanschluß 65 des
Logikabschnitts 31. Ein Ausgangsanschluß des ODER-Gates 59 ist
verbunden mit einem zweiten Ausgangsanschluß 67 des
Logikabschnitts 31. Der Ausgangsanschluß des NAND-Gates 63 ist
über einen Inverter 73 mit einem dritten Ausgangsanschluß 69
des Logikabschnitts 31 verbunden. Ein Ausgangsanschluß des
Inverters 51 ist mit einem vierten Ausgangsanschluß 71 des
Logikabschnitts verbunden. In dieser Ausführungsform ist
weiterhin ein erster Eingangsanschluß eines ersten
ausschließlichen ODER-Gates 75 verbunden mit dem
Ausgangsanschluß des UND-Gates 45. Ein Ausgangsanschluß des
ersten ausschließlichen ODER-Gates 75 ist verbunden mit einem
zweiten Eingangsanschluß eines zweiten ausschließlichen ODER-
Gates 77. Ein erster Eingangsanschluß des zweiten
ausschließlichen ODER-Gates 77 ist verbunden mit dem
Ausgangsanschluß des ODER-Gates 53. Weiterhin ist-ein
Ausgangsanschluß des zweiten ausschließlichen ODER-Gates 77
verbunden mit einem zweiten Eingangsanschluß eines dritten
ausschließlichen ODER-Gates 79. Ein erster Eingangsanschluß des
dritten ausschließlichen ODER-Gates 79 ist verbunden mit dem
Ausgangsanschluß des NAND-Gates 63. Ein Ausgangsanschluß eines
Steuersignalgenerators 81 ist verbunden mit einem zweiten
Eingangsanschluß des ersten ausschließlichen ODER-Gates 75.
Dieser Steuersignalgenerator 81 produziert ein Steuersignal SIG
mit einem logischen Pegel von "0" oder "1".
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Als nächstes wird der Funktionstest für den Logikschaltkreis
mit solch einem Aufbau, wie oben beschrieben, in der folgenden
Art und Weise durchgeführt. Vor dem Funktionstest des
Logikabschnitts 31 wird die Funktion eines Schaltkreises (im
weiteren als ausschließlicher ODER-Schaltkreis 83 bezeichnet),
welcher aus dem ersten, zweiten und dritten ausschließlichen
ODER-Gate 75, 77 und 79 besteht, getestet. Zunächst wird der
logische Pegel des Ausgangssignals SIG des
Steuersignalgenerators 81 invertiert. Wenn der ausschließliche
ODER-Schaltkreis 83 nicht defekt ist, wird der logische Pegel
eines Ausgangssignals S des dritten ausschließlichen ODER-Gates
79 invertiert. Deshalb ist es möglich, wenn das Steuersignal
SIG invertiert ist, zu unterscheiden, ob der ausschließliche
ODER-Schaltkreis 83 defekt ist oder nicht, durch Prüfen, ob das
Signal S invertiert ist oder nicht. Wenn das Steuersignal SIG
invertiert ist, und wenn der Pegel des Signals S invertiert
ist, wird bestimmt werden, daß der ausschließliche ODER-
Schaltkreis 83 nicht defekt ist. Andererseits, wenn das
Steuersignal SIG invertiert ist, falls der Pegel des Signals S
nicht invertiert ist, wird bestimmt werden, daß der
ausschließliche ODER-Schaltkreis 83, wie gezeigt in Fig. 4(B),
defekt ist.
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Wenn bestimmt worden ist, daß der ausschließliche ODER-
Schaltkreis 83 nach dem obigen Test nicht defekt ist, werden
darauffolgend vorbestimmte Testmustersignale eingegeben an die
Eingangsanschlüsse 33, 35, 37 und 39 des Logikabschnitts 31.
Andererseits werden mit diesen Testmustersignalen Signale
benutzt, durch die der Ausfall des Logikabschnitts 31 entdeckt
werden kann. Diese Testmustersignale können die gleichen
Signale wie die herkömmlichen Signale sein. Die Ausgabesignale
des ersten bis vierten Ausgangsanschlusses 65, 67, 69, 71
werden mit den erwarteten Werten verglichen. Weiterhin wird das
Ausgabesignal S des dritten ausschließlichen ODER-Gates 79 mit
dem erwarteten Wert verglichen. Durch Vergleichen des Signals S
mit dem erwarteten Wert ist es möglich, zu prüfen, ob die
Ausgangssignale des UND-Gates 45, ODER-Gates 53 und NAND-Gates
63 korrekt sind oder nicht. Wenn nämlich die konstanten
Testmustersignale eingegeben werden an den Logikabschnitt 31,
werden die Ausgabesignale des Logikabschnitts 31 unbedingt
bestimmt. Zusätzlich werden ebenfalls die Ausgabesignale der
Gates 45, 53 und 63 unbedingt bestimmt. Somit wird ebenfalls
das Ausgabesignal S des dritten ausschließlichen ODER-
Schaltkreises 79 ebenfalls unbedingt bestimmt. In diesem Fall
ist das Steuersignal SIG eingestellt auf entweder den logischen
Pegel "1" oder "0". In dem Fall, in dem eines der
Ausgangssignale der Gates 45, 53 und 63 entgegengesetzt dem
normalen Pegel ist, wird das Ausgabesignal S den
entgegengesetzten logischen Pegel zum erwarteten Wert annehmen.
Deshalb kann ebenfalls durch Prüfen des Ausgangssignales S der
Funktionstest für den Logikabschnitt 31 durchgeführt werden.
Wenn das Ausgabesignal S übereinstimmt mit dem erwarteten Wert
und die Ausgabesignale von dem ersten bis vierten
Ausgangsanschluß mit den erwarteten Werten übereinstimmen, wird
bestimmt, daß dieser Logikschaltkreis 31 nicht defekt ist. In
ähnlicher Weise wie oben werden die nächsten Testmustersignale
eingegeben. Darauf wird der Funkionstest mit dem logischen
Abschnitt 31 erneut durchgeführt.
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Wenn alle Ausgabesignale des Logikabschnitts 31 und das Signal
S sich als gleich wie die erwarteten Werte herausstellen,
nachdem alle Testmustersignale eingegeben worden sind, wird
zumindest bestimmt, daß der logische Abschnitt 31 nicht
fehlerhaft ist.
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Das Verfahren zum Durchführen des Funktionstests für den in
Fig. 4(B) gezeigten Schaltkreis wird jetzt erklärt werden im
folgenden unter Benutzung eines praktischen Beispiels. Zunächst
wird die Spannung des Ausgabesignals SIG des
Steuersignalgenerators 81 invertiert, z. B. von einem logischen
Pegel "1" auf "0". Wenn das Signal S invertiert wird, ist der
ausschließliche ODER-Schaltkreis nicht defekt. Die
Testmustersignale werden eingegeben an den ersten bis vierten
Eingangsanschluß 33, 35, 37 und 39 des logischen Abschnitts 31.
Zur Erklärung wird angenommen, daß die Testmustersignale mit
den logischen Pegeln "1", "1", "0" und "1" jeweils eingegeben
wurden an den ersten bis vierten Eingangsanschluß 33, 35, 37
und 39. Ebenfalls wird angenommen, daß das Steuersignal SIG auf
dem logischen Pegel "1" ist. Dabei sind die erwarteten Werte
der Ausgangssignale am ersten bis vierten Ausgangsanschluß 65,
67, 69 und 71 logische Pegel von jeweils "0", "1", "0" und "0".
Die Ausgangssignale am ersten bis vierten Ausgangsanschluß 65,
67, 69 und 71 werden verglichen mit den oben erwähnten
erwarteten Werten. Dabei sind die erwarteten Werte der
Ausgangssignale des UND-Gates 45, ODER-Gates 52 und NAND-Gates
63 auf logischen Pegeln von "0", "1" und "1". Deshalb ist der
erwartete Wert des Ausgabesignals S auf dem logischen Wert von
"1". Die tatsächlichen Ausgangssignale am ersten bis vierten
Ausgangsanschluß 65, 67, 69 und 71 und das tatsächliche Signal
S werden mit den erwarteten Werten verglichen. Es wird jetzt
hier angenommen, daß beispielsweise das UND-Gate 45 ausfällt
und das logische Signal "1" ausgegeben wird. Dabei stimmen die
Ausgabesignale am ersten bis vierten Ausgangsanschluß 65, 67,
69 und 71 mit den erwarteten Werten überein. Somit ist es
allein durch Vergleichen der Ausgangssignale am ersten bis
vierten Ausgangsanschluß 65, 67, 69 und 71 mit den erwarteten
Werten möglich, zu entscheiden, daß der Logikabschnitt 31
defekt ist. Andererseits wird das Eingangssignal mit dem Pegel
"1" eingegeben an den ersten Eingangsanschluß des ersten
ausschließlichen ODER-Gates 75. Dagegen werden die Signale mit
dem Pegel "1" jeweils eingegeben an den ersten Eingangsanschluß
des zweiten und dritten ausschließlichen ODER-Gates 77 und 79.
Das Ausgangssignal S nimmt den logischen Pegel "0" an, so daß
es verschieden ist vom erwarteten Wert. Somit ist es möglich,
zu entscheiden, daß der Logikabschnitt 31 defekt ist.
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Bei der vorhergehenden Ausführungsform wird, wenn die
ungradzahligen Signale verschieden sind von den normalen
(erwarteten) Pegeln, das Ausgabesignal S invertiert, so daß
erfaßt wird, daß ein defekter Abschnitt in dem Logikschaltkreis
31 existiert. Andererseits, wenn die gradzahligen Signale
verschieden sind von den normalen Pegeln, wird das Signal S
nicht invertiert, so daß die Gegenwart eines fehlerhaften
Abschnitts in dem Logikabschnitt 31 nicht erfaßt werden kann.
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Beim Durchführen des Funktionstest für den logischen Abschnitt
31 kann, wenn die Anzahl von Signalen, welche außerhalb
beobachtet werden können, größer ist, die Anzahl von
Eingabetestmustersignalen reduziert werden. Bei der obigen
Ausführungsform können zusätzlich zu den Ausgabesignalen vom
ersten bis vierten Ausgangsanschluß 65, 67, 69 und 71 ebenfalls
geprüft werden, ob die Ausgabesignale der Gates, welche den
Logikabschnitt 31 bilden, korrekt sind oder nicht. Somit
ermöglicht das, daß die Anzahl von Eingabestestmustersignalen
reduziert werden kann im Vergleich zum herkömmlichen Fall.
Insbesondere können, falls der ausschließliche ODER-Schaltkreis
83 verbunden ist mit den Gates, bei denen Ausfälle schwer von
außen zu entdecken sind, die Anzahl der Testmustersignale
bemerkenswert reduziert werden. Demzufolge kann, sogar wenn der
logische Schaltkreis besondere Funktionen und einen
komplizierten Schaltkreisaufbau hat, der Funktionstest davon in
einer kurzen Zeit durchgeführt werden. Andererseits kann im
Vergleich mit dem herkömmlichen Scan-Pfad-Verfahren bei dem
Logikschaltkreis nach der vorhergehenden Ausführungsform nur
die notwendige Anzahl von Ausgabesignalen der beliebigen Gates
ausgewählt werden und geprüft werden. Ebenfalls können diese
Signale geprüft werden durch den ausschließlichen ODER-
Schaltkreis 83 innerhalb kurzer Zeit. Deshalb ist es möglich,
die bemerkenswerte Reduktion der Zeitspanne, die benötigt ist,
um den Funktionstest durchzuführen, sogar im Vergleich mit dem
oben erwähnten Scan-Pfad-Verfahren zu realisieren.
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Der Logikabschnitt 31 und der ausschließliche ODER-Schaltkreis
83 können auf einem Halbleiter-Chip gebildet sein.
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Fig. 5 zeigt eine Modifikation des Logikschaltkreises nach Mol-%4(B). Wie in Fig. 5 gezeigt, hat ein Inverter 85 seinen
Eingangsanschluß verbunden mit dem Ausgangsanschluß eines UND-
Gates 45 und seinen Ausgangsanschluß verbunden mit dem ersten
Eingangsanschluß eines ersten ausschließlichen ODER-Gates 75.
Ein Inverter 87 hat seinen Eingangsanschluß verbunden mit dem
Ausgangsanschluß eines ODER-Gates 53 und seinen
Ausgangsanschluß verbunden mit dem ersten Eingangsanschluß
eines zweiten ausschließlichen ODER-Gates 77. Ein Inverter 89
hat seinen Eingangsanschluß verbunden mit dem Ausgangsanschluß
eines NAND-Gates 63 und seinen Ausgangsanschluß verbunden mit
dem ersten Eingangsanschluß eines dritten ausschließlichen
ODER-Gates 79. Der erwartete Wert des Ausgangssignals S des
dritten ausschließlichen ODER-Gates 79 ist der invertierte Wert
des erwarteten Werts des Signals S, wie erzeugt durch den
Schaltkreis von Fig. 4(B).
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Fig. 6 ist ein Schaltkreisdiagramm, das einen Aufbau eines
Logikschaltkreises nach einer weiteren Ausführungsform der
vorliegenden Erfindung zeigt. Dabei sind in Fig. 6 die Teile
und Elemente entsprechend denen, wie gezeigt in Fig. 4(B), mit
denselben Bezugszeichen bezeichnet und ihre Beschreibungen
werden ausgelassen werden. Ein Merkmal des in Fig. 6 gezeigten
Schaltkreises ist, daß ein erstes bis drittes UND-Gate 95, 97
und 99 und ein Dekoder 101 vorgesehen sind. In Fig. 6 ist ein
erster Eingangsanschluß eines ersten UND-Gates 95 verbunden mit
dem Ausgangsanschluß eines UND-Gates 45. Ein zweiter
Eingangsanschluß des ersten UND-Gates 95 ist verbunden mit
einem ersten Ausgangsanschluß 01 eines Dekoders 101. Weiterhin
ist ein Ausgangsanschluß des ersten UND-Gates 95 verbunden mit
dem ersten Eingangsanschluß eines ersten ausschließlichen ODER-
Gates 75. Ein erster Eingangsanschluß des zweiten UND-Gates 97
ist verbunden mit dem Ausgangsanschluß eines ODER-Gates 53. Ein
zweiter Eingangsanschluß des zweiten UND-Gates 97 ist verbunden
mit einem zweiten Ausgangsanschluß 02 des Dekoders 101. Ein
Ausgangsanschluß des zweiten UND-Gates 97 ist verbunden mit dem
ersten Eingangsanschluß eines zweiten ausschließlichen ODER-
Gates 77. Ein erster Eingangsanschluß des dritten UND-Gates 99
ist verbunden mit dem Ausgangsanschluß eines NAND-Gates 63. Ein
zweiter Eingangsanschluß des dritten UND-Gates 99 ist verbunden
mit einem dritten Ausgangsanschluß 03 des Dekoders 101. Der
Ausgangsanschluß des dritten UND-Gates 99 ist verbunden mit dem
ersten Eingangsanschluß eines dritten ausschließlichen ODER-
Gates 79. Z. B. wird ein Ausgangssignal von zwei Bits
eingegeben an die Eingangsanschlüsse 11, 12 des Dekoders 101.
Ein Signal aus einem logischen Pegel "1" wird ausgegeben von
einem der drei Ausgangsanschlüsse 01 bis 03 ansprechend auf
dieses Zwei-Bit-Auswahlsignal, während Signale mit dem
logischen Pegel "0" ausgegeben werden von den zwei anderen
Ausgangsanschlüssen.
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Ein Verfahren zum Durchführen des Funktionstests für den in
Fig. 6 gezeigten logischen Schaltkreis wird jetzt erklärt
werden. Der Betrieb eines ausschließlichen ODER-Schaltkreises
83 wird geprüft unter Benutzung eines ähnlichen Verfahrens wie
im Fall des in Fig. 4(B) gezeigten Schaltkreises. Als nächstes
werden die Testmustersignale eingegeben an den ersten bis
vierten Eingangsanschluß 33, 35, 37 und 39. Die Ausgabesignale
vom ersten bis vierten Ausgangsanschluß 65, 67, 69 und 71
werden mit den erwarteten Werten verglichen. Dann wird das oben
erwähnte Auswahlsignal ausgegeben an die Eingangsanschlüsse 11,
12 des Dekoders 101, und dabei wird ein Signal mit dem
logischen Pegel "1" ausgegeben von dem ersten Ausgangsanschluß
01. Das öffnet das erste UND-Gate 95. Das Ausgangssignal des
UND-Gates 45 wird eingegeben durch das erste UND-Gate 95 an den
Eingangsanschluß des ersten ausschließlichen ODER-Gates 75.
Dabei geben das zweite und dritte UND-Gate 97 und 99 die
Signale mit dem logischen Pegel "0" aus. Das Signal S wird mit
dem erwarteten Wert verglichen. Wenn das Signal S gleich dem
erwarteten Wert ist, wird das Ausgabesignal des UND-Gates 45
als korrekt bestimmt. Wenn andererseits das Signal S
verschieden vom erwarteten Wert ist, ist das Ausgabesignal des
UND-Gates 45 nicht korrekt, so daß der Logikabschnitt 31 als
defekt bestimmt wird. Als nächstes wird das Auswahlsignal
umgeschaltet und das Signal mit dem logischen Pegel "1" wird
ausgegeben von dem zweiten Ausgangsanschluß 02. Das
Ausgabesignal des ODER-Gates 53 wird eingegeben durch das
zweite UND-Gate 97 an den ersten Eingangsanschluß des zweiten
ausschließlichen ODER-Gates 77. Das Signal S wird verglichen
mit dem erwarteten Wert. In ähnlicher Weise wird das
Auswahlsignal umgeschaltet, um zu prüfen, ob das Ausgabesignal
des NAND-Gates 63 korrekt ist oder nicht. Im in Fig. 6
gezeigten Schaltkreis werden die Ausgabesignale des UND-Gates
45, ODER-Gates 53 und NAND-Gates 63 jeweils geprüft, um zu
sehen, ob sie normal sind oder nicht. Deshalb ist es möglich,
sogar wenn die gradzahligen Signale (z. B. zwei) gleichzeitig
verschieden sind von den korrekten Pegeln, zu bestimmen, daß
der Logikabschnitt 31 defekt ist. Weiterhin kann ein annähernd
defekter Abschnitt im Logikschaltkreis 31 geprüft werden.
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Im Fall dieser Ausführungsform ist es nötig, zu prüfen, daß die
Ausgangssignale der Gates 45, 53 und 63 korrekt sind oder
nicht, durch Ändern der Einstellung des Auswahlsignals, welches
eingegeben wird an den Dekoder 101. Deshalb benötigt man eine
leicht längere Zeit für den Funktionstest als für den von Mol-%4(B). Jedoch ist die Erfindung extrem effektiv für einen
Logikschaltkreis mit einer großen Wahrscheinlichkeit des
Auftretens eines Ausfalls.
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Bei der vorhergehenden Ausführungsform werden die
Ausgabesignale der Gates 45, 53 und 63 unabhängig geprüft in
Übereinstimmung mit der Ausgabe des Dekoders 101. Die Erfindung
ist extrem effektiv, wenn die zu prüfende Anzahl von Signalen
im Logikabschnitt 31 groß ist. Zusätzlich wurden bei den in
Fig. 4(B), 5 und 6 gezeigten Ausführungsformen die
Ausgabesignale der drei Gates 45, 53 und 63 geprüft. Aber die
Erfindung ist nicht darauf beschränkt. Zwei, vier oder mehr
Signale im Logikabschnitt 31 können geprüft werden, ob sie
korrekt ausgegeben werden oder nicht. Die Anzahl der zu
prüfenden Signale kann eine beliebige Anzahl sein. Ebenfalls
werden als zu prüfende Signale die Signale, bei denen die
Abnormalität schwer von außen zu entdecken ist (durch die
Ausgabesignale des Logikabschnitts 31), ausgewählt. Die Anzahl
von ausschließlichen ODER-Schaltkreisen, die den
ausschließlichen ODER-Schaltkreis 83 bilden, wird ebenfalls
erhöht oder abgesenkt in Verbindung mit dem Erhöhen oder
Absenken der Anzahl von zu prüfenden Signalen.
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Fig. 7 zeigt eine Modifikation des in Fig. 6 gezeigten
Schaltkreises. Der Dekoder 101 des Schaltkreises von Fig. 6 ist
so entworfen, daß er ein Signal des logischen Pegels "1" von
einem der Ausgangsanschlüsse und ein Signal vom logischen Pegel
"0" von den übrigen zwei Ausgangsanschlüssen ausgibt. Welcher
Ausgangsanschluß ein "1"-Pegelsignal ausgibt, wird bestimmt
durch das Ausgangssignal, das an den Dekoder 101 zugeführt
wird. Andererseits hat der Schaltkreis von Fig. 7 einen Dekoder
115, welcher so entworfen ist, daß er ein Signal vom logischen
Pegel "0" von einem der Ausgangsanschlüsse 01 bis 03 und
Signale vom logischen Pegel "1" von den übrigen zwei
Ausgangsanschlüssen ausgibt. Welcher Ausgangsanschluß ein "0"-
Pegelsignal ausgibt, wird bestimmt durch das Auswahlsignal, das
an dem Dekoder 115 angelegt wird. In diesem Schaltkreis werden
ODER-Gates 117, 119, 121 benutzt anstatt der UND-Gates 95, 97
und 99 (Fig. 6). Das Signal von dem Anschluß 01 wird zugeführt
an einen Eingangsanschluß des ODER-Gates 117 mit zwei
Eingangsanschlüssen. Das Signal von dem Anschluß 02 wird
zugeführt an einen Eingangsanschluß des ODER-Gates 119 mit zwei
Eingängen. Das Ausgangssignal vom Anschluß 03 wird angelegt an
einen Eingangsanschluß eines ODER-Gates 121 mit zwei Eingängen.
Der erwartete Wert des Signals S erzeugt durch den Schaltkreis
von Fig. 7 ist das invertierte Signal des erwarteten Werts des
Signals S, wie ausgegeben durch den Schaltkreis von Fig. 6.
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selbstverständlich können bei den Schaltkreisen von den Mol-%4(B), 5, 6 und 8 die ausschließlichen ODER-Gates 75, 77 und 79
ersetzt werden durch einen Schaltkreis, der dieselbe
ausschließliche ODER-Operation durchführt.
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Bei den in Fig. 4(B) bis 7 gezeigten logischen schaltkreisen
ist ein Beispiel zum Erklären des Aufbaus eines Logikabschnitts
31 gezeigt worden. Die Erfindung ist jedoch nicht darauf
beschränkt. Zusätzlich sind die Signale, die geprüft werden,
nicht beschränkt auf die oben erwähnten Signale. Diese
Erfindung kann angewendet werden auf logische Schaltkreise mit
einem Logikabschnitt mit einer beliebigen Anordnung. Dann
werden die Prüfsignale willkürlich ausgewählt. Insbesondere
können durch dieses Verfahren die Signale, bei denen die
Abnormalität schwer von außen zu entdecken ist, geprüft werden.
Weiterhin kann die Anzahl von Prüfsignalen eine beliebige
Anzahl sein. Deshalb kann nach der vorliegenden Erfindung,
sogar wenn der Logikschaltkreis schwierige Funktionen und eine
komplizierte Schaltkreisanordnung hat, die Anzahl von
Eingabetestmustersignalen reduziert werden, und der
Funktionstest davon kann innerhalb kurzer Zeit genau
durchgeführt werden.