JPH03211481A - Ｌｓｉテスト回路 - Google Patents

Ｌｓｉテスト回路

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JPH03211481A
JPH03211481A JP2008805A JP880590A JPH03211481A JP H03211481 A JPH03211481 A JP H03211481A JP 2008805 A JP2008805 A JP 2008805A JP 880590 A JP880590 A JP 880590A JP H03211481 A JPH03211481 A JP H03211481A
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JP
Japan
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input
circuit
output
exclusive
lsi
Prior art date
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Application number
JP2008805A
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English (en)
Inventor
Yasuyuki Nasu
康之 那須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明ＬＳＩテスト回路、特にプリント基板に実装され
たＬＳＩの外部接続ピンとプリント基板の配線パターン
との接続をチエツクするためのＬＳＩテスト回路に関す
る。
〔従来の技術〕
ＬＳＩプリント基板上に実装した後に、基板上の配線パ
ターンとＬＳＩの外部接続ピンとがはんだにより電気的
に欠陥なく接続されていることをチエツクする方法とし
て、従来、目視によりチエツクする方法、ＬＳＩ内部に
入力ピンから出力ピンへのスルーバスを設け、入力ピン
にあたえたバタンかそのまま出力ピンにあられれること
を検証する方法、基板のＬＳＩ実装面の裏側からネット
に１対１に対応したプローブをたてて、入力ピンにテス
トバクンを印加し、出力ピンにあられれるバタンを検証
する（インサーキットテスト）が用いられている。
〔発明が解決しようとする課題〕
上述した従来のはんだ付はチエツクの方法のうち、目視
によるチエツク方法は見落しや見誤りが多く、５００ピ
ン以上もある最近の大規模ＬＳＩではチエツクに多大の
工数を必要とする３才な、スルーバスを設ける方法では
、出力部分に内部バスとスルーバスとを切換えるセレク
タが必要であり、そのためにハード量の増加の問題を有
している。さらにまた、インサーキットテスト方式では
、最近の大規模ＬＳＩのように集積度があがり、内部回
路が複雑になると、入力に与えたテストパターンと出力
に現れるパターンとの因果関係がつかみにくい、つまり
、出カバターンが不正であった場合に、入出力ピンのは
んだ付は不良によるものなのか、内部回路の故障による
ものなのかを判断するなめに、膨大なテストパターン数
が必要となって解析が困難であるという問題点がある。
〔課題を解決するための手段〕
本発明のＬＳＩテスト回路は、ＬＳＩにおいて、外部入
力ピンの小なくとも一部を入力とする排他論理和回路と
、この排他論理和回路の出力を接続した外部出力ピンを
有すること、または前記排他論理和回路と、この排他論
理和回路と外部出力ピンとの間に常時は内部論理回路の
出力を入力とし、テスト時にこの排他論理和回路の出力
を入力として出力する切換え回路とを有することにより
構成される。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１区の実
施例はＬＳＩの入力ピン１１〜１ｎ、ＬＳＩ内部に設け
られ入力ピン１１〜１ｎのそれぞれに接続された入力バ
ッファ２１〜２ｎ、入力バッファ２１〜２ｎに接続され
たエクスクル−シブ・オア回路３、エクスクル−シブ・
オア回路３に接続された出力バッファ４、出力バッファ
４に接続された出力ピン５から構成される。
入力ピン１１〜１ｎがはんだ付けされたプリント基板上
のネットに対して、あるテストパターンをあたえると、
入力バッファ２１〜２ｎをとおり、エクスクル−シブ・
オア回路３で排他的論理和がとられて、出力バッファ４
をとおって出力ピン５から出力される。出力された値は
、出力ピン５がはんだ付けされたプリント基板上のネッ
トからテスタによって検出される。
第２図は第１図において、入力ピン数が８で、入力バッ
ファにプルアップ抵抗付きのバッファを使用した場合の
テストの動作を説明するための図である。第２図におい
て、いま、５番目と７番目の入力ピンがはんだ付は不良
の場合に、プルアップ抵抗付きの入力バッファを使用し
ているので、５番目と７番目との入力バッファの出力は
、入力ピンにあたえられるパターンに関係なく値“１゛
′をとる。したがって、８つの入力の排他的論理をとれ
ば、パターン番号６およびパターン番号７の入カバター
ンをあたえたときに、出力期待値と実際に出力にあられ
れうパターンとが不一致となる。
このように、ＬＳＩのすべての入力の排他的論理和をと
り、出力するような回路を設けることにより、［入力ピ
ン数＋ＩＪだけのテストパターン数でＬＳＩの入力ピン
とプリント基板との間のはんだ付は不良が検出される。
第３図は本発明の別の実施例の回路図である。
第３図の実施例は第１図の実施例においてエクスクル−
シブ・オア回路３と出力バッファ４との間に切換え回路
６が設けられ、切換え回路６は通常は内部回路７からの
入力を出力するが、テスト時にエクスクル−シブ・オア
回路３からの出力を入力として出力する。このようにす
ることにより、テスト用に独立の出力ピンを用いなくて
もよいようになる。
〔発明の効果〕
以上説明したように本発明は、ＬＳＩテストの入力ピン
とプリント基板との間のはんだ付は不良の検出のための
テストパターン数を減らし、テスト時間を削減するとい
う効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を説明するための図、第３図は本発明の別の実施例
の回路図である。 ３・・・・・・エクスクル−シブ・オア回路、４・・・
・・・出力バッファ、７・・・・・・内部回路、１１．
１２〜１ｎ・・・・・・入力ピン、２１．２２〜２ｎ・
・・・・・入力バッファ。

Claims (1)

  1. 【特許請求の範囲】 １、ＬＳＩにおいて、外部入力ピンの小なくとも一部を
    入力とする排他論理和回路と、この排他論理和回路の出
    力を接続した外部出力ピンを有することを特徴とするＬ
    ＳＩテスト回路。 ２、請求項１記載の排他論理和回路と、この排他論理和
    回路と外部出力ピンとの間に常時は内部論理回路の出力
    を入力とし、テスト時にこの排他論理和回路の出力を入
    力として出力する切換え回路とを有することを特徴とす
    るＬＳＩテスト回路。
JP2008805A 1990-01-17 1990-01-17 Ｌｓｉテスト回路 Pending JPH03211481A (ja)

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JP2008805A JPH03211481A (ja) 1990-01-17 1990-01-17 Ｌｓｉテスト回路
FR9100438A FR2657171A1 (fr) 1990-01-17 1991-01-16 Circuit de test a grande echelle d'integration lsi.
US08/253,328 US5442301A (en) 1990-01-17 1994-06-03 LSI test circuit

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FR2657171B1 (ja) 1994-12-16
FR2657171A1 (fr) 1991-07-19

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