JPH07159493A - 半導体デバイスの検査方法 - Google Patents

Abstract

(57)【要約】 【目的】テストパターンが要らず、プリント基板上に実
装された全ての半導体デバイスの全てのピンの半田付け
の良否および不良箇所の特定を容易かつ短時間で行うこ
とができる生産性の高い半導体デバイスの検査方法の提
供。 【構成】半導体デバイスの被検査入力ピンおよび出力ピ
ンの接続状態を検査するに際し、被検査出力ピンを双方
向ピンとすると共に、半導体デバイスの入出力部に、第
１のテスト用入力ピンと、第２のテスト用入力ピンと、
テスト用出力ピンと、被検査ピン毎に記憶素子およびプ
ルアップもしくはプルダウン抵抗素子とを設け、第１の
テスト用入力ピンによって被検査ピンを入力状態に制御
すると共に抵抗素子の制御を行い、被検査ピンに入力さ
れるテストデータを記憶素子に入力し、第２のテスト用
入力ピンによって記憶素子をシフトレジスタとして構成
し、このシフトレジスタに入力されるテストデータをシ
リアル動作させてテスト用出力ピンから出力させること
により上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体デバイスの検査
方法に関し、特に、半導体デバイスの半田付けの良否を
簡単に確認できる半導体デバイスの検査方法に関する。

【０００２】

【従来の技術】現在、半導体デバイスは高集積化のため
に半導体デバイスの信号の入出力を行う入力ピンや出力
ピンなどの多ピン化、狭ピッチ化が進んでいる。この多
ピン化、狭ピッチ化された半導体デバイスを封止するパ
ッケージにもフラットパッケージが多く用いられている
が、このような半導体デバイスをプリント基板上に実装
する場合には、パッケージの各ピンとプリント基板上の
配線パターンとを半田付けしている。しかし、半導体デ
バイスの入・出力ピンの多ピン化、狭ピッチ化が進むに
つれ、パッケージに封止された半導体デバイスをプリン
ト基板上に半田付けにより実装するのはますます困難に
なっており、半田付け不良が多発する結果となってい
る。

【０００３】そこで、従来から目視による半田付け不良
の検査が行われていたが、多ピン化、狭ピッチ化された
半導体デバイスではその発見が非常に困難となってい
る。また、これを改善するものとして、プリント基板上
の配線パターンを介して半導体デバイスにテストパター
ンを入力し、出力される信号パターンを確認することに
より、半田付けの良否の検査を行うという従来のインサ
ーキットテスタ（以下、ＩＣＴと記述する。）による検
査方法があるが、半田付けの不良箇所を特定することが
困難であったり、また、検査を行うために複雑なテスト
パターンを作る必要がある等の問題点があった。

【０００４】上述の問題点を解決するために、特開平３
−２４４１４２号公報に開示されているような半導体デ
バイスの検査方法がある。この半導体デバイスの検査方
法では、２本のテスト用入力ピンを設け、このテスト用
入力ピンへの入力信号により、このテスト用入力ピンを
除く他の全てのピンに、通常状態、ハイインピーダンス
状態、ＨＩＧＨ状態およびＬＯＷ状態の４つの状態の中
から、１つの状態を設定できるようにしたものである。
従って、例えば、ＩＣＴにより上述のテスト用入力ピン
を設定すれば、プリント基板上の被検査半導体デバイス
を除く全ての半導体デバイスをハイインピーダンス状態
とし、被検査半導体デバイスをＨＩＧＨ状態またはＬＯ
Ｗ状態とすることによって、被検査半導体デバイスのテ
スト用入力ピンを除く全てのピンが全てＨＩＧＨレベル
またはＬＯＷレベルになっていることをプリント基板上
の配線パターンを介して確認することができる。

【０００５】しかし、上述の特開平３−２４４１４２号
公報に開示されているような半導体デバイスの検査方法
では、一度にプリント基板上の全ての半導体デバイスに
ついて検査ができないし、被検査半導体デバイスの全て
のピンを確認しなければならないので、検査時間がかか
り過ぎるという問題点等が残されている。

【０００６】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、テストパ
ターンが要らず、プリント基板上に実装された全ての半
導体デバイスの全てのピンの半田付けの良否および不良
箇所の特定を容易かつ短時間で行うことができる生産性
の高い半導体デバイスの検査方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体デバイスの被検査入力ピンおよび
出力ピンの接続状態を検査するに際し、前記被検査出力
ピンを双方向ピンとすると共に、前記半導体デバイスの
入出力部に、第１のテスト用入力ピンと、第２のテスト
用入力ピンと、テスト用出力ピンと、前記被検査ピン毎
に記憶素子およびプルアップもしくはプルダウン抵抗素
子とを設け、前記第１のテスト用入力ピンによって前記
被検査ピンを入力状態に制御すると共に前記プルアップ
もしくはプルダウン抵抗素子の制御を行い、前記被検査
ピンに入力されるテストデータを前記記憶素子に入力
し、前記第２のテスト用入力ピンによって前記記憶素子
をシフトレジスタとして構成し、このシフトレジスタに
入力されるテストデータをシリアル動作させて前記テス
ト用出力ピンから出力させることを特徴とする半導体デ
バイスの検査方法を提供するものである。

【０００８】また、本発明は、予め半導体デバイスの被
検査ピンの内の全ての出力ピンを双方向ピンとすると共
に、予め前記半導体デバイスに、第１のテスト用入力ピ
ンと、第２のテスト用入力ピンと、テスト用クロックピ
ンと、テスト用出力ピンと、前記半導体デバイスの被検
査ピン毎に設けられたスイッチ素子とプルアップもしく
はプルダウン抵抗素子とマルチプレクサと記憶素子とを
有するテスト回路とを設け、このテスト回路を用いてプ
リント基板上に半田付けされた前記半導体デバイス被検
査ピンの半田付けの良否を検査するに際し、前記第１の
テスト用入力ピンからの入力信号により、前記半導体デ
バイスの全ての前記被検査ピンを入力モードに設定する
と共に、前記スイッチ素子を導通状態にして、全ての前
記被検査ピンにこのスイッチ素子を介して接続されてい
る前記プルアップもしくはプルダウン抵抗素子を電気的
に接続状態とし、前記半導体デバイスの外部から全ての
前記被検査ピンにロウもしくはハイレベル信号をテスト
データとして入力し、前記マルチプレクサを介して前記
記憶素子のデータ入力端に入力されている全ての前記被
検査ピンから入力されるテストデータおよびこれと異な
るプルアップもしくはプルダウン不良データを、前記テ
スト用クロックピンにクロックを入力することにより、
前記被検査ピン毎の前記記憶素子に記憶し、前記マルチ
プレクサの出力を前記第２のテスト用入力ピンにより切
り替えて、前記被検査ピン毎に設けられた前記記憶素子
をシフトレジスタ状態とし、これらの記憶素子に記憶し
た前記テストデータおよび不良データを前記テスト用ク
ロックピンに連続的にクロックを入力することによりシ
フトし、全ての前記被検査ピンに入力される前記テスト
データおよび不良データを、前記テスト用出力ピンから
前記半導体デバイスの外部にシリアル出力させ、半田付
け不良ピンを検出することを特徴とする半導体デバイス
の検査方法を提供するものである。

【０００９】

【発明の作用】本発明の半導体デバイスの検査方法は、
まず、第１のテスト用入力ピンＴＳＴ１により、半導体
デバイスの全ての被検査ピンを入力状態にすると共に、
スイッチ素子を導通状態にして、入力バッファの入力端
にスイッチ素子を介して設けられているプルアップもし
くはプルダウン抵抗素子を電気的に接続状態とし、半導
体デバイスの外部から全ての被検査ピンにテストデータ
としてロウレベルもしくはハイレベル信号を入力する。
続いて、マルチプレクサを介して記憶素子のデータ入力
端に全ての被検査ピンから入力されるテストデータ、即
ち、半田付けの良否の検査結果を、テスト用クロックピ
ンＣＬＫに１クロックを入力することにより、被検査ピ
ン毎の前記記憶素子に記憶する。その後、第２のテスト
用入力ピンＴＳＴ２によりマルチプレクサの出力を切り
替えて記憶素子をシフトレジスタ状に接続し、各記憶素
子に記憶されているテストデータをテスト用クロックピ
ンＣＬＫに連続的にクロックを入力することによりシフ
トし、テスト用出力ピンＴＳＴＯＵＴから出力するもの
である。

【００１０】従って、本発明の半導体デバイスの検査方
法においては、テスト用出力ピンＴＳＴＯＵＴから入力
テストデータと異なるデータが出力された場合には、例
えば入力テストデータがロウ（ＬＯＷ）レベルである
時、テスト用出力ピンＴＳＴＯＵＴからハイ（ＨＩＧ
Ｈ）レベルが出力された場合には、半田付けの不良が検
出されたことが一目瞭然であるし、さらに、テスト用出
力ピンＴＳＴＯＵＴから入力テストデータと異なるデー
タ、例えばＨＩＧＨレベルが出力されるまでのテスト用
クロックピンＣＬＫに入力されたクロック数によって、
半田付けの不良箇所も特定することができる。さらに、
本発明の半導体デバイスの検査方法においては、一度に
複数個の半導体デバイスの検査を短時間でできるので、
生産性の向上を図ることができる。

【００１１】

【実施例】本発明の半導体デバイスの検査方法を、添付
の図面に示す好適実施例に基づいて以下に詳細に説明す
る。

【００１２】まず、本発明の半導体デバイスの検査方法
を実施する場合のテスト回路について説明する。

【００１３】図１は本発明の半導体デバイスの検査方法
を適用する半導体デバイスをプリント基板上に実装した
場合の一実施例のブロック図である。同図に示すよう
に、本発明を適用する半導体デバイス１２はプリント基
板１０上に実装され、半導体デバイス１２に設けられた
テスト用入力ピンＴＳＴ１およびＴＳＴ２と、テスト用
クロックピンＣＬＫと、テスト用出力ピンＴＳＴＯＵＴ
とは、プリント基板１０上に設けられたインサーキット
テスタ（ＩＣＴ）１４に接続されている。また、半導体
デバイス１２の被検査ピンは、プリント基板１０上に実
装されている他の半導体デバイスと通常使用の場合の図
示していない配線がされていることは勿論であるが、Ｉ
ＣＴ１４にも接続されている。

【００１４】次に、上述の本発明を適用する半導体デバ
イス１２の一実施例の構成回路図を図２に示す。同図に
示す半導体デバイス１２には、多数の被検査ピンが設け
られているが、被検査ピンの代表例として、ピン１８に
入力ピンを、同様に、ピン２０に双方向ピンに変更され
た出力ピン、ピン２２に出力イネーブル端が正論理の場
合の双方向ピン（出力イネーブル端にＬＯＷレベルが入
力された場合に３ステートバッファの出力がハイインピ
ーダンス状態となる。）、ピン２４に出力イネーブル端
が負論理の場合の双方向ピン（出力イネーブル端にＨＩ
ＧＨレベルが入力された場合に３ステートバッファの出
力がハイインピーダンス状態となる。）を示し、以後こ
の回路構成を用いて説明を行う。ここで、図２には、各
ピン１８、２０、２２、２４は各々多数のピンの代表例
として一つずつ示されているが、本発明はこれに限定さ
れるわけではなく、少なくとも各々複数の入力ピン１
８、双方向化出力ピン２０を有していればよく、他の双
方向ピン２２、２４は有していなくともよい。なお、半
導体デバイス１２の内部回路１６には、次に述べるテス
ト回路が含まれている。

【００１５】図３は本発明の半導体デバイスの検査方法
を適用する半導体デバイスのテスト回路の一実施例の構
成回路図である。被検査ピンの一例として、同図には図
２と同一の入力ピン１８と、双方向ピンに変更された出
力ピン２０と、出力イネーブル端が正論理の場合の双方
向ピン２２と、出力イネーブル端が負論理の場合の双方
向ピン２４とを示している。同図に示すそれぞれのピン
１８、２０、２２、２４には、テスト回路としてスイッ
チ素子（スイッチトランジスタ）２６と、プルアップ抵
抗素子２８と、マルチプレクサ３０と、記憶素子３２
（Ｄ型フリップフロップ回路）とが設けられている。

【００１６】ここで、入力ピン１８および双方向ピン２
０、２２、２４の入力側に設けられる入力バッファ３４
の入力端にはスイッチ素子２６を介してプルアップ抵抗
素子２８が接続され、入力バッファ３４の出力端はマル
チプレクサ３０の一方のデータ入力端に入力されてい
る。また、マルチプレクサ３０の出力端は、記憶素子３
２のデータ入力端に入力され、記憶素子３２の出力端は
他のピンのマルチプレクサ３０の他方のデータ入力端に
入力されている。なお、出力ピン２０を除く全てのピン
１８、２２、２４のマルチプレクサ３０の出力端は、図
示していない半導体デバイス１２の内部回路に入力され
ている。また、マルチプレクサ３０の選択制御端にはテ
スト用入力ピンＴＳＴ２が入力されており、記憶素子３
２のクロック入力端にはテスト用クロックピンＣＬＫが
入力されている。従って、それぞれのピン１８、２０、
２２、２４に設けられたスイッチ素子２６と、プルアッ
プ抵抗素子２８と、マルチプレクサ３０と、記憶素子３
２とは、テスト回路としてデータ初期化の機能を有する
シフトレジスタ（または、パラレル・シリアル変換器）
を構成する。

【００１７】なお、スイッチ素子２６は、入力バッファ
３４の入力端にプルアップ抵抗素子２８を電気的に接続
状態または非接続状態の切り替えができれば、例えば、
Ｐチャネルトランジスタや、Ｎチャネルトランジスタ等
どのような素子または回路でも良い。本実施例では、ス
イッチ素子２６としてＮチャネルトランジスタを用い、
そのゲート端にはテスト用入力ピンＴＳＴ１を入力して
いるので、テスト用入力ピンＴＳＴ１がＨＩＧＨレベル
の場合にプルアップ抵抗素子２８が電気的に接続状態と
なり、テスト用入力ピンＴＳＴ１がＬＯＷレベルの場合
にプルアップ抵抗素子２８が電気的に非接続状態とな
る。

【００１８】また、マルチプレクサ３０は、入力バッフ
ァ３４の出力データと、他のピンの記憶素子３２の出力
データとを選択制御端に入力される選択制御信号により
選択出力できれば、どのような回路でも良い。本実施例
においては、選択制御端にテスト用入力ピンＴＳＴ２を
入力しているので、テスト用入力ピンＴＳＴ２がＨＩＧ
Ｈレベルの場合に入力バッファ３４の出力データを選択
出力し、テスト用入力ピンＴＳＴ２がＬＯＷレベルの場
合に他のピンの記憶素子３２の出力データを選択出力す
る。ここで、通常使用の場合（テスト用入力ピンＴＳＴ
１＝ＬＯＷレベル）には、テスト用入力ピンＴＳＴ２を
常にＨＩＧＨレベルとするような回路が設けられている
のが好ましい。

【００１９】また、後述するように本発明を実施する場
合には、全てのピン１８、２０、２２、２４を入力状態
にする必要があるので、図２および図３に示すように、
出力ピン２０は出力バッファ３６を出力イネーブル端が
負論理の３ステートバッファ３６に変更して、出力イネ
ーブル端にテスト用入力ピンＴＳＴ１を入力し、入力バ
ッファ３４を追加することにより、出力イネーブル端が
負論理の双方向ピンに変更されている。従って、テスト
用入力ピンＴＳＴ１がＨＩＧＨレベルの場合に３ステー
トバッファの出力がハイインピーダンス状態となり、テ
スト用入力ピンＴＳＴ１がＬＯＷレベルの場合に３ステ
ートバッファの出力が出力状態となる。

【００２０】同様に、双方向ピン２２および２４の出力
イネーブル端にも、それぞれテスト用入力ピンＴＳＴ１
の反転信号およびテスト用入力ピンＴＳＴ１を入力する
が、双方向ピン２２および２４の出力バッファ３８およ
び４０の出力イネーブル端には通常使用の場合の出力イ
ネーブル信号ＥＮおよびＥＮＢが入力されているので、
例えば、図４ａおよび図４ｂに示すような論理ゲート４
２および４４を用いて、図３に示すような接続方法を用
いれば良い。従って、テスト用入力ピンＴＳＴ１がＨＩ
ＧＨレベルの場合に３ステートバッファ３８、４０の出
力がハイインピーダンス状態となり、テスト用入力ピン
ＴＳＴ１がＬＯＷレベルの場合には、３ステートバッフ
ァ３８、４０の出力はそれぞれ通常使用の場合の出力イ
ネーブル信号ＥＮおよびＥＮＢにより制御される。

【００２１】さらに、通常使用の際にプルダウン抵抗素
子を必要とするピンがある場合には、図５に示すよう
に、プルアップ抵抗素子２８の場合と同様に、入力バッ
ファ３４の入力端にスイッチ素子４６を介してプルダウ
ン抵抗素子４８を設け、プルアップ抵抗素子２８あるい
はプルダウン抵抗素子４８を択一的に選択できるように
すれば良い。本実施例においては、入力バッファ３４の
入力端にＰチャネルトランジスタを介してプルダウン抵
抗素子４８を接続し、テスト用入力ピンＴＳＴ１により
スイッチ素子２６および４６のオン（ＯＮ）／オフ（Ｏ
ＦＦ）を制御する。即ち、通常使用の場合には、テスト
用入力ピンＴＳＴ１をＬＯＷレベルとしてプルダウン抵
抗素子４８を電気的に接続し、本発明の半導体デバイス
の検査方法を実施する場合には、テスト用入力ピンＴＳ
Ｔ１をＨＩＧＨレベルとしてプルアップ抵抗素子２８を
電気的に接続する。

【００２２】なお、本発明は図５に示す回路例に限定さ
れず、例えば、スイッチ素子２６と４６とを入れ替え、
さらにこれらのスイッチ素子２６および４６のゲート端
にテスト用入力ピンＴＳＴ１の反転信号を入力する等の
構成としても良いなど、テスト用入力ピンＴＳＴ１によ
りプルアップ抵抗素子２８あるいはプルダウン抵抗素子
４８のいずれか一方を電気的に入力バッファの入力端に
接続できればどのような回路でも良い。なお、通常使用
の際にプルアップ抵抗素子２８が必要なピンがある場合
には、入力バッファ３４の入力端にスイッチ素子２６を
介さずにプルアップ抵抗素子２８を設ければ良いことは
いうまでもない。

【００２３】次に、本発明の半導体デバイスの検査方法
を実施する場合の検査手順について説明する。

【００２４】まず、本発明を適用する半導体デバイス１
２を通常使用する場合には、テスト用入力ピンＴＳＴ１
およびＴＳＴ２は、それぞれＬＯＷレベルおよびＨＩＧ
Ｈレベルとし、テスト用クロックピンＣＬＫはＬＯＷレ
ベルまたはＨＩＧＨレベルのいずれかに設定する。通常
使用の場合には、テスト用入力ピンＴＳＴ１はＬＯＷレ
ベルであるから、それぞれのピンに設けられたプルアッ
プ抵抗素子２８はスイッチ素子２６がオフ（ＯＦＦ）と
なるので、入力バッファ３４の入力端から電気的に切り
離される。同時に、通常使用の場合に出力ピンとして使
用されるピン２０さらには必要ならばピン２２、２４
は、出力バッファ３６、３８、４０の出力イネーブル端
にテスト用入力ピンＴＳＴ１が入力されているので全て
出力状態となり、双方向ピン２２、２４の出力イネーブ
ル端はそれぞれの出力イネーブル信号により制御され
る。また、テスト用入力ピンＴＳＴ２はＨＩＧＨレベル
であるから、マルチプレクサ３０は入力バッファ３４の
出力信号が選択出力されるので、半導体デバイス１２の
図示していない内部回路には、それぞれの入力ピンから
入力されるデータが入力される。従って、通常使用の場
合には、本発明の半導体デバイスの検査方法を適用する
半導体デバイス１２のテスト回路は、通常使用の場合の
半導体デバイス１２の図示していない内部回路から電気
的に切り離されて、何ら影響を与えない。

【００２５】続いて、本発明を適用する半導体デバイス
１２において、本発明の半導体デバイスの検査方法を実
施する場合には、まず、テスト用入力ピンＴＳＴ１にＨ
ＩＧＨレベルを入力する。即ち、全ての出力ピン２０お
よび双方向ピン２２、２４は入力状態となり、さらに、
それぞれのピンに設けられたプルアップ抵抗素子２８は
スイッチ素子２６がオン（ＯＮ）となるので、入力バッ
ファ３４の入力端に電気的に接続される。続いて、プリ
ント基板１０上のＩＣＴ１４から全ての被検査ピンにＬ
ＯＷレベルを入力する。この時、仮にプリント基板１０
上の配線パターンと、半導体デバイス１２のピンが適切
に半田付けされていれば、入力バッファ３４の出力信号
はＬＯＷレベルとなるが、一方、プリント基板１０上の
配線パターンと、半導体デバイス１２のピンが適切に半
田付けされていなければ、入力バッファ３４の出力信号
はプルアップ抵抗素子２８によってＨＩＧＨレベルとな
る。ここで、テスト用入力ピンＴＳＴ２にはＨＩＧＨレ
ベルが入力されているから、マルチプレクサ３０は入力
バッファ３４の出力信号を選択出力している。従って、
テスト用クロックピンＣＬＫに１クロックを入力するこ
とにより、全ての被検査ピンからの入力データを、それ
ぞれのピンの記憶素子３２にラッチすることができる。
その後、テスト用入力ピンＴＳＴ２にＬＯＷレベルを入
力することにより、マルチプレクサ３０は入力バッファ
３４の出力信号から、シフトレジスタ状に接続された他
のピンの記憶素子３２の出力信号を選択出力する。ここ
で、テスト用クロックピンＣＬＫに連続的にクロックを
入力することによりデータをシフトし、テスト用出力ピ
ンＴＳＴＯＵＴから出力することができる。

【００２６】ここで、図６に半田付け不良がある場合の
ピン部分の構成回路図を示す。同図に示すように、半田
付けが不良である場合には、パッド部分はオープン状態
となり、プルアップ抵抗素子２８によって流れる電流を
ＩＣＴにより引き抜くことができないので、入力バッフ
ァ３４の出力はＨＩＧＨレベルとなる。一方、半田付け
が適切にされている場合には、プルアップ抵抗素子２８
によって流れる電流をＩＣＴにより引き抜くことができ
るので、入力バッファ３４の出力はＬＯＷレベルとな
る。即ち、上述のテスト用出力ピンＴＳＴＯＵＴからＨ
ＩＧＨレベルが出力された場合には、半田付けの不良が
検出されたことが一目瞭然であるし、さらに、テスト用
出力ピンＴＳＴＯＵＴからＨＩＧＨレベルが出力される
までのテスト用クロックピンＣＬＫのクロック数によっ
て、半田付けの不良箇所も特定することができる。

【００２７】また、複数個の半導体デバイスが実装され
たプリント基板において、同時に複数個の半導体デバイ
スの半田付けの良否の検査を行う場合にも、まず、全て
の半導体デバイスのテスト用入力ピンＴＳＴ１にＨＩＧ
Ｈレベルを入力し、全ての半導体デバイスの被検査ピン
を入力状態とした後に、同時に半田付けの良否の検査を
行う半導体デバイスに対してのみ上述の検査方法を適用
すれば、同時に複数個の半導体デバイスの半田付けの良
否の検査することができることはいうまでもない。

【００２８】なお、本実施例では、プルアップ抵抗素子
２８を全ての被検査ピンに電気的に接続し、ＩＣＴによ
り全ての被検査ピンにＬＯＷレベルを入力するものとし
て説明してきたが、本発明はこれに限定されず、例え
ば、プルダウン抵抗素子を全ての被検査ピンに電気的に
接続し、ＩＣＴにより全ての被検査ピンにＨＩＧＨレベ
ルを入力して検査を行えば、テスト用出力ピンＴＳＴＯ
ＵＴからＬＯＷレベルを検出することにより、半田付け
不良およびその不良箇所を特定することができる。さら
に、例えば、プルアップ抵抗素子２８あるいはプルダウ
ン抵抗素子を選択的にそれぞれのピンに電気的に接続し
て検査を行っても良い。

【００２９】

【発明の効果】以上詳細に説明した様に、本発明の半導
体デバイスの検査方法は、まず、第１のテスト用入力ピ
ンにより、半導体デバイスの全ての被検査ピンを入力状
態にすると共に、スイッチ素子を導通状態にして、入力
バッファの入力端にスイッチ素子を介して設けられてい
るプルアップもしくはプルダウン抵抗素子を電気的に接
続状態とし、半導体デバイスの外部から全ての被検査ピ
ンにロウもしくはハイレベルを入力する。続いて、マル
チプレクサを介して記憶素子のデータ入力端に入力され
ている全ての被検査ピンから入力されるテストデータ、
即ち、半田付けの良否の検査結果を、テスト用クロック
ピンに１クロックを入力することにより、被検査ピン毎
の前記記憶素子に記憶する。その後、第２のテスト用入
力ピンによりマルチプレクサの出力を切り替えて記憶素
子をシフトレジスタ状に接続し、各記憶素子に記憶され
ているテストデータをテスト用クロックピンに連続的に
クロックを入力することによりシフトし、テスト用出力
ピンから出力するものである。

【００３０】従って、本発明の半導体デバイスの検査方
法においては、テスト用出力ピンから入力テストデータ
と異なるデータ、例えば、入力テストデータがロウレベ
ルである時にハイレベルが出力された場合には、半田付
けの不良が検出されたことが一目瞭然であるし、さら
に、テスト用出力ピンから入力テストデータと異なるデ
ータ、例えばハイレベルが出力されるまでのテスト用ク
ロックピンに入力されたクロック数によって、半田付け
の不良箇所も特定することができる。さらに、本発明の
半導体デバイスの検査方法においては、一度に複数個の
半導体デバイスの検査を短時間でできるので、生産性の
向上を図ることができる。

【図面の簡単な説明】

【図１】 本発明の半導体デバイスの検査方法を適用す
る半導体デバイスをプリント基板上に実装した場合の一
実施例のブロック図である。

【図２】 本発明の半導体デバイスの検査方法を適用す
る半導体デバイスのテスト回路の一実施例の構成回路図
である。

【図３】 本発明の半導体デバイスの検査方法を適用す
る半導体デバイスのピン部分の一実施例の部分構成回路
図である。

【図４】 本発明の半導体デバイスの検査方法を双方向
ピンに適用する場合の一実施例の部分回路図である。

【図５】 本発明の半導体デバイスの検査方法をプルダ
ウン付きのピンに適用する場合の一実施例の部分回路図
である。

【図６】 本発明の半導体デバイスの検査方法を適用す
る半導体デバイスにおいて半田付け不良である場合の一
実施例の構成回路図である。

【符号の説明】

１０ プリント基板 １２ 半導体デバイス １４ インサーキットテスタ（ＩＣＴ） １６ 内部回路 １８、２０、２２、２４ ピン ２６、４６ スイッチ素子（スイッチトランジスタ） ２８ プルアップ抵抗素子 ３０ マルチプレクサ ３２ 記憶素子（Ｄ型フリップフロップ回路） ３４ 入力バッファ ３６、３８、４０ 出力バッファ（３ステートバッフ
ァ） ４２、４４ 論理ゲート ４８ プルダウン抵抗素子 ＴＳＴ１、ＴＳＴ２ テスト用入力ピン ＣＬＫ テスト用クロックピン ＴＳＴＯＵＴ テスト用出力ピン

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体デバイスの被検査入力ピンおよび出
   力ピンの接続状態を検査するに際し、前記被検査出力ピ
   ンを双方向ピンとすると共に、前記半導体デバイスの入
   出力部に、第１のテスト用入力ピンと、第２のテスト用
   入力ピンと、テスト用出力ピンと、前記被検査ピン毎に
   記憶素子およびプルアップもしくはプルダウン抵抗素子
   とを設け、前記第１のテスト用入力ピンによって前記被
   検査ピンを入力状態に制御すると共に前記プルアップも
   しくはプルダウン抵抗素子の制御を行い、前記被検査ピ
   ンに入力されるテストデータを前記記憶素子に入力し、
   前記第２のテスト用入力ピンによって前記記憶素子をシ
   フトレジスタとして構成し、このシフトレジスタに入力
   されるテストデータをシリアル動作させて前記テスト用
   出力ピンから出力させることを特徴とする半導体デバイ
   スの検査方法。
2. 【請求項２】予め半導体デバイスの被検査ピンの内の全
   ての出力ピンを双方向ピンとすると共に、予め前記半導
   体デバイスに、第１のテスト用入力ピンと、第２のテス
   ト用入力ピンと、テスト用クロックピンと、テスト用出
   力ピンと、前記半導体デバイスの被検査ピン毎に設けら
   れたスイッチ素子とプルアップもしくはプルダウン抵抗
   素子とマルチプレクサと記憶素子とを有するテスト回路
   とを設け、このテスト回路を用いてプリント基板上に半
   田付けされた前記半導体デバイス被検査ピンの半田付け
   の良否を検査するに際し、 前記第１のテスト用入力ピンからの入力信号により、前
   記半導体デバイスの全ての前記被検査ピンを入力モード
   に設定すると共に、前記スイッチ素子を導通状態にし
   て、全ての前記被検査ピンにこのスイッチ素子を介して
   接続されている前記プルアップもしくはプルダウン抵抗
   素子を電気的に接続状態とし、 前記半導体デバイスの外部から全ての前記被検査ピンに
   ロウもしくはハイレベル信号をテストデータとして入力
   し、 前記マルチプレクサを介して前記記憶素子のデータ入力
   端に入力されている全ての前記被検査ピンから入力され
   るテストデータおよびこれと異なるプルアップもしくは
   プルダウン不良データを、前記テスト用クロックピンに
   クロックを入力することにより、前記被検査ピン毎の前
   記記憶素子に記憶し、 前記マルチプレクサの出力を前記第２のテスト用入力ピ
   ンにより切り替えて、前記被検査ピン毎に設けられた前
   記記憶素子をシフトレジスタ状態とし、これらの記憶素
   子に記憶した前記テストデータおよび不良データを前記
   テスト用クロックピンに連続的にクロックを入力するこ
   とによりシフトし、 全ての前記被検査ピンに入力される前記テストデータお
   よび不良データを、前記テスト用出力ピンから前記半導
   体デバイスの外部にシリアル出力させ、半田付け不良ピ
   ンを検出することを特徴とする半導体デバイスの検査方
   法。