JP2001004706A - 半田不良検査方法 - Google Patents

Abstract

(57)【要約】 【課題】設計者が容易に半田不良の検査が可能となるよ
う専用の装置を用いない半田不良検査方法を提供する。 【解決手段】本発明による半田不要検査方法は、被検査
対象となる集積回路１、６１、８１における入力端子
５、６の部分に検査部３と検査制御部４と検査制御用入
力端子７、８と検査結果出力端子９と基準信号出力端子
１０を設けている。この検査部３と検査制御部４は、検
査制御用入力端子７、８の状態に応じて、被検査対象の
入力端子５、６に対して、検査部３内部に備えた抵抗に
より、プルアップ又はプルダウンを施した上で、信号レ
ベルを基準信号に同期して検査結果出力端子より出力す
るという動作を実行する。従って、外部より供給された
信号が集積回路１、６１、８１内部まで伝達されている
かをロジックアナライザ６３、８３等で外部より観測す
ることが可能となり、半田不良の有無が判別できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半田付不良検査方
法、特に電子デバイスや部品の半田付実装後に半田接続
箇所の目視検査が困難な場合、例えばＩＣパッケージの
信号入力端子の半田付不良の検査方法に関する。

【０００２】

【従来の技術】最近の電子機器や電子応用機器のエレク
トロニクス部分にはＩＣ（半導体集積回路）を多用し、
斯るデバイスを回路基板に半田付実装するのが一般的で
ある。

【０００３】斯るエレクトロニクス部分又は回路の半田
不良検査方法は、一般にバンダリ（境界）スキャンやＸ
線検査等の量産時に行われる専用の検査装置を用いる。
近年、ＩＣデバイス等は実装密度を上げる為にＢＧＡ
（ボールグリッドアレイ）等の実装が採用されている。
ＢＧＡでは半田接続箇所がパッケージ底面側であるの
で、外部から見ることができず目視検査は困難である。
しかし、斯るＢＧＡ接続された電子デバイス等であって
も半田不良検査可能な半田不良検査方法の開発が要求さ
れている。

【０００４】この要求に応える為に、例えば特開平９−
２６４６３号公報の「テスト回路を内蔵した集積回路」
が提案されている。信号端子が回路基板上の浮遊容量を
持つ配線に正常に接続されているときと、接続されてい
ないときとの容量差を充電電流を供給することで測定す
る。これを論理信号のパルス幅の差に変換して出力する
ことにより半田付欠陥を検知する。

【０００５】また、特開平７−１５９４９３号公報の
「半導体デバイスの検査方法」には、先ず被検査ピンに
入力されるテストデータを記憶素子に入力し、次に記憶
素子をシフトレジスタとして構成してテストデータをテ
スト用ピンに出力させることにより、半田付の良否を特
定することを開示している。

【０００６】更に、特開平４−３３７６４６号公報の
「集積回路」には、１組の入力ピンと出力ピンをスルー
状態にした上で、入力ピン側配線に所定の信号を印加し
て、出力ピン側配線に現れる信号を観測することにより
半田付の良否を検査する技術を開示している。

【０００７】更にまた、特開平３−７８６７０号公報の
「検査機能付集積回路」には、検査モードになると検査
パターン発生器からの検査パターンを、入出力ピンを問
わず全ての被検査ピンに出力することにより半田付状態
を確認する技術を開示している。

【０００８】最後に、特開平２−９９８７７号公報の
「集積回路部品及びその接続検査方法」には、接合検査
モード時に各信号端子同士がトランジスタを介して電気
的に接続され、基板上で各信号端子毎に引出された配線
パターンにプロービングヘッドを圧接し、導通を測定し
て半田による接合状態を検査する技術を開示している。

【０００９】

【発明が解決しようとする課題】しかし、上述した第
１、第３及び第４の従来技術では、被検査端子に他のデ
バイスの出力端子が接続されていると、自らのテストデ
ータ出力信号と競合する為に他のデバイスを搭載前する
前か、他のデバイスを電気的に切離した状態でなければ
検査が行えないという問題がある。

【００１０】また、上述した第２及び第３の従来技術で
は、被検査端子に他のデバイスの出力端子が接続されて
いると、外部からのテストデータ入力信号と競合を起す
為に、他のデバイス搭載前又は他のデバイスを電気的に
切離した状態でなければ検査が行えないという問題があ
る。

【００１１】更に、上述した第３の従来技術では、出力
ピンに入力した信号と違うパターンの信号が現れたとし
ても、入力ピンと出力ピンがスルー状態となっている為
に、半田付不良の場所が入力側か出力側か、又は入出力
両側かの判別ができないという問題がある。

【００１２】更にまた、上述した第５の従来技術では、
外部で導通しているピン同士に対しては、内部を通して
導通した場合と区別がつかない為に、検査不可能である
という問題がある。また、被検査端子に接続されている
他のデバイスのピン全てを電気的に短絡してしまう為
に、他のデバイスを破壊してしまう可能性がある。

【００１３】最後に、上述した第４の従来技術では、同
時に複数本の端子を同じパターンのテスト信号で検査す
る為に、端子同士の短絡が検出できないという問題があ
る。

【００１４】本発明の第１の目的は、被検査端子に他の
デバイスの出力端子が接続されていても、自らのテスト
パデータ出力信号と競合を起こさず、他のデバイスを搭
載した後でも他のデバイスを電気的に切離することなく
検査実行可能な半田不良検査方法を提供することであ
る。

【００１５】本発明の他の目的は、被検査端子に他のデ
バイスの出力端子が接続されていても外部からのテスト
データ入力信号と競合することなく検査できる半田不良
検査方法を提供することである。

【００１６】本発明のその他の目的は、検査の結果、不
良が発見された場合に、半田不良の場所が入力側か、出
力側か又は両方かの判別が可能である半田不良検査方法
を提供することである。

【００１７】本発明の付加的な目的は、外部で導通して
いるピン同士に対しても不良箇所が検査できる半田不良
検査方法を提供することである。

【００１８】本発明の別の目的は、被検査端子に接続さ
れている他のデバイスを破壊することのない半田不良検
査方法を提供することである。

【００１９】また、本発明の他の目的は、同時に複数本
の端子をテストしても、端子同士の短絡が検出可能であ
る半田不良検査方法を提供するこである。

【００２０】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による半田不良検査方法は、次のような特徴
的な構成を採用している。

【００２１】（１）複数の入力端子及び信号処理部を有
する集積回路が回路基板等に正しく半田付されているか
検査する半田不良検査方法において、前記集積回路内部
に前記入力端子の状態を検出保持する検査部と、該検査
部に接続され、入力信号及び出力信号を制御する検査制
御部とを有する半田不良検査方法。

【００２２】（２）前記検査部は、前記各入力端子を選
択的にプルアップ又はプルダウンするプルアップ／プル
ダウン手段を有し、該プルアップ／プルダウン手段は、
前記検査制御部により、選択制御される上記（１）の半
田不良検査方法。

【００２３】（３）前記検査部は、前記入力端子毎に入
力信号の状態を保持するフリップフロップを備え、前記
検査制御部からの制御信号により１つの出力端子から順
次検査結果を出力する上記（１）の半田不良検査方法。

【００２４】（４）前記検査制御部の制御信号は、制御
端子を介して外部より変更可能にする上記（１）の半田
不良検査方法。

【００２５】（５）前記検査制御部の前記制御端子に
は、前記集積回路の前記入力端子への入力信号を入力す
る上記（４）の半田不良検査方法。

【００２６】（６）前記制御端子には、前記集積回路の
隣接する入力端子の入力信号を入力する上記（４）の半
田不良検査方法。

【００２７】

【発明の実施の形態】以下、本発明による半田不良検査
方法の好適実施形態例を添付図を参照して詳細に説明す
る。

【００２８】図１は、本発明による半田不良検査方法の
第１実施形態例を示す。検査対象の集積回路（以下ＩＣ
という）１、検査対象入力端子５、６、検査制御用入力
端子であるＴＥＨ７、ＴＥＬ８、検査結果出力端子ＳＤ
ＯＵＴ９及び基準信号出力端子ＳＣＯＵＴ１０より構成
される。

【００２９】ＩＣ１内には、このＩＣ１の本来の機能を
実行する為の信号処理部２のみならず、入力端子５、６
の信号レベルを検査する為の検査部３及び検査制御部４
を有する。入力端子５、６と信号処理部２間にはレシー
バ１１、１２が設けられる。また、ＴＥＨ端子７及びＴ
ＥＬ端子８と検査制御部４間には、それぞれレシーバ１
３、１４が設けられている。検査部３には、入力端子
５、６が直接接続されると共に検査制御部４の出力が入
力され、更にその出力はドライバ１５、１６を介して、
それぞれＳＤＯＵＴ端子９及びＳＣＯＵＴ端子１０に出
力される。

【００３０】検査部３の検査結果は、ＳＤＯＵＴ端子９
及びＳＣＯＵＴ端子１０を介して観測可能に構成されて
いる。ＴＥＨ端子７及びＴＥＬ端子８は、検査制御部４
に接続され、検査モードの変更や検査の開始を示すトリ
ガをＩＣ１の外部から入力する為に使用される。検査制
御部４で生成される信号は、検査部３に供給され、検査
部３のモード選択やタイミング制御に使用される。

【００３１】次に、図２は、図１中の検査部３の詳細回
路構成図である。この検査部３は、フリップフロップ
（以下Ｆ／Ｆという）２５、３５、セレクタ３６及びＡ
ＮＤゲート３７を主要構成要素として有する。Ｆ／Ｆ２
５のDin入力端子には、図１の入力端子５がレシーバ
（バッファ）１１を介して接続される。この入力端子５
には、それぞれスイッチングトランジスタ２１、２２の
一端が接続され、他端はそれぞれプルアップ抵抗２０及
びブルダウン抵抗２３を介してVccと接地に接続され
る。同様に、Ｆ／Ｆ３５のDin入力端子には、レシーバ
１２を介して入力端子６が接続される。この入力端子６
には、スイッチングトランジスタ３１、３２、プルアッ
プ抵抗３０及びブルダウン抵抗３３が接続される。

【００３２】レシーバ１２の後段にはセレクタ３６が接
続され、Ｆ／Ｆ３５のDin入力端子には、入力端子６の
入力信号又はＦ／Ｆ２５のDoutが入力されるようにす
る。両Ｆ／Ｆ２５、３５のＣＬＫ（クロック）端子に
は、ＣＬＫ信号２８が入力される。Ｆ／Ｆ３５のDout出
力端子からＳＤＯＵＴ９が出力される。また、ＡＮＤゲ
ート３７の入力端子には、ＣＬＫ信号２８とＳＦＴＥ信
号４７が入力され、出力端子からＳＣＯＵＴ信号１０が
出力される。また、セレクタ３６には選択信号（ＳＦＴ
Ｅ）４７が入力される。

【００３３】スイッチングトランジスタ２１、２２、３
１、３２の制御端子には、それぞれＴＳＴＨ信号４８、
ＴＳＴＬ信号４９が入力され、オン／オフ状態に制御さ
れる。スイッチングトランジスタ２１、３１は、それぞ
れ入力端子５、６が開放（オープン）状態のときオンと
なり、信号レベルをＨ（ハイ）に維持する。他方、スイ
ッチングトランジスタ２２、３２は、オンとなるとプル
ダウン抵抗２３、３３を介してプルダウンして、対応す
る入力端子５、６をＬ（ロー）レベルに維持する。プル
アップ／プルダウン抵抗２０、２３、３０、３３は約５
０ＫΩである。

【００３４】次に、図２の動作を説明する。Ｆ／Ｆ２
５、３５は、ＣＬＫ信号２８に同期してDin入力端子の
状態を保持するＤ形Ｆ／Ｆであり、図２中には２個のＦ
／Ｆのみを示すが、入力端子数に対応するＦ／Ｆを使用
するものとする。そこでセレクタ３６は、制御信号ＳＦ
ＴＥ４７に基づき、自己の入力端子の入力信号又は前段
のＦ／ＦのDout出力端子の信号を選択してDin入力端子
に入力する。ここで、セレクタ３６はＦ／Ｆ２５〜３５
で保持されているデータを最終段のＦ／Ｆ３５のDout出
力端子からＳＤＯＵＴ出力９としてシリアルデータとし
て出力される為にＦ／Ｆ２５〜３５をシフトレジスタと
して機能させる働きをする。

【００３５】半田不良検査対象となる入力端子５、６が
３本以上存在する場合には、セレクタ３６は２段目以降
最終段のＦ／Ｆ３５までのDin入力端子に１対１で接続
する。

【００３６】ＡＮＤゲート３７は、ＣＬＫ信号２８をセ
レクタ切替制御用ＳＦＴＥ信号４７でマスクすることに
より、ＳＤＯＵＴ出力９を外部から観測する際の基準
（トリガ）信号となるＳＣＯＵＴ出力１０を生成する為
の回路である。ＣＬＫ信号２８は、検査部３及び検査制
御部４の同期をとる為のクロック信号である。

【００３７】次に、図３を参照して、図１中の検査制御
部４の詳細回路構成を説明する。この回路４は、検査制
御用入力端子ＴＥＨ７、ＴＥＬ８にそれぞれ接続された
プルアップ抵抗４１、４０、ＸＯＲゲート４２、片側に
反転入力のついたＯＲゲート４３、片側に反転入力のつ
いたＡＮＤゲート４４、カウンタ４５及びＮＯＴゲート
（インバータ）４６を有する。ＸＯＲゲート４２の出力
は、ＡＮＤゲート４４の非反転入力端子に入力される。
ＡＮＤゲート４４の出力は、クロック（ＣＬＫ）信号２
８と共にカウンタ４５に入力される。カウンタ４５は、
ＳＦＴＥ信号４７を出力すると共に、この出力をＡＮＤ
ゲート４４の反転入力端子に入力する。ＯＲゲート４３
は、ＴＳＴＨ信号４８を出力すると共にＮＯＴゲート４
６で反転してＴＳＴＬ信号４９を出力する。

【００３８】次に、図４に、本発明による半田不良検査
方法の例、即ち図１に示すＩＣ１を用いて入力端子の半
田不良を検出する方法を説明する。図４中、ＩＣ６１
は、図１のＩＣ１に相当する機能を有するＩＣであり、
ピン＃１〜＃３の３本の入力端子を有するものとする。
ピン＃３が上述したＩＣ１の入力端子５に対応し、１段
目のＦ／Ｆに接続されている。ピン＃２は、図４で追加
された入力端子であり、２段目のＦ／Ｆに接続されてい
る。ピン＃１は、上述のＩＣ１の入力端子に相当し、最
終段Ｆ／Ｆに接続されている。このＩＣ６１の前段に外
部回路６２を配置し、ＩＣ６１のＳＤＯＵＴ及びＳＣＯ
ＵＴ出力端子６６、６７にロジックアナライザ６３等の
測定器を接続する。

【００３９】外部回路６２は、ＩＣ６１の各端子＃１〜
＃３及びＣＬＫ端子に必要とする信号を供給する。ま
た、ＩＣ６１のＴＥＨ及びＴＥＬ入力にもそれぞれ観測
端子６４、６５を設け、更に接地（ＧＮＤ）端子６９を
設ける。ＩＣ６１のＴＥＬ入力端子６５は接続ケーブル
６８により接地され、観測端子６６、６７はそれぞれ接
続ケーブル（又はプローグ）７０、７１によりロジック
アナライザ６３に接続した状態を図４に示す。

【００４０】次に、図１乃至図４の回路動作を説明す
る。先ず図１のＩＣ１において、入力端子５、６から供
給される信号は、通常状態では、レシーバ１１、１２を
介して信号処理部２に送られて、ＩＣ１の本来の信号処
理動作を行う。回路基板等に半田付実装されて半田不良
検査時には、入力端子５、６の信号状態がレシーバ１
１、１２を介さず直接検査部３へ入力される。検査部３
では、送られて来た検査信号にプルアップ又はプルダウ
ンのいずれかの処理を施して、その時の状態をＳＤＯＵ
Ｔ信号９を介して外部に出力する。

【００４１】もし、外部より入力端子５、６にＨレベル
が入力されている場合には、半田不良により正常に信号
が送られていなければ検査部３でプルダウン処理を施す
ことにより該当する信号はＬレベルとしてＳＤＯＵＴ出
力９を出力する。同様に、外部から入力端子５、６にＬ
レベルが供給されている場合に半田不良により正常に信
号を伝えられていないと、検査部３でプルアップ処理を
することにより、該当する信号は、ＨレベルとしてＳＤ
ＯＵＴ出力９を出力する。入力端子５、６へ入力する検
査信号をプルアップ状態又はプルダウン状態のいずれか
で検査するかは検査制御部４により判断される。

【００４２】次に、図２を参照して検査部３の動作を説
明する。図５にスイッチングトランジスタ（以下単にス
イッチという）２１、２２、３１、３２の動作状態を示
す。スイッチ２１、２２、３１、３２は、ＴＳＴＨ信号
４８又はＴＳＴＬ信号４９がＨレベルのとき導通状態と
なり、入力端子５又は６は、プルアップ抵抗２０、３０
によりVccにプルアップ状態とされるか、プルダウン抵
抗２１、３１により接地レベルにプルダウンされる。こ
れにより、レシーバ１１、１２の入力端子をプルアップ
又はプルダウンする。但し、プルアップ又はプルダウン
抵抗２０、２３、３０、３３により、入力端子５、６が
正常に半田付されている場合には、斯るプルアップ又は
プルダウンが入力端子５、６への入力信号レベルに影響
することはない。

【００４３】しかし、入力端子５又は６にＬレベルが入
力される場合、半田付不良があると、スイッチ２１、３
１をオン（導通）とし、プルアップすると、レシーバ１
１、１２にはＨレベルが入力されるので、半田不良が検
出可能である。逆に、入力端子５、６にＨレベルを入力
する場合に、スイッチ２２、３２をオンとしてプルダウ
ンすると、入力端子５、６が半田不良の場合にはレシー
バ１１、１２にはＬレベルが入力されるので半田不良が
検出できる。

【００４４】尚、スイッチ２１、２２、３１、３２の制
御信号ＴＳＴＨ４８、ＴＳＴＬ４９は、同時にＨレベル
となることはなく、プルアップとプルダウンとが競合す
ることがないよう、後述する検査制御部４により制御さ
れる。

【００４５】次に、図２の検査部３で使用するＦ／Ｆ２
５、３５の動作を図６に示す。レシーバ１１、１２の入
力端子に入力された信号レベルは、クロック（ＣＬＫ）
信号２８の立上がりでＦ／Ｆ２５、３５に保持される。
これら入力端子５、６の状態は、次のＣＬＫ信号２８の
立上がりまでの間Ｆ／Ｆ２５に保持される。また、Ｆ／
Ｆ２５、３５に保持された状態は、Dout出力端子より出
力される。図７はセレクタ３６の動作を示す。セレクタ
３６は、制御信号ＳＦＴＥ４７がＬレベルのとき、レシ
ーバ１２の出力をＦ／Ｆ３５のDin入力端子に入力す
る。他方、制御信号ＳＦＴＥ４７がＨレベルのとき、Ｆ
／Ｆ２５のDout出力がＦ／Ｆ３５のDin入力端子に入力
される。この制御信号ＳＦＴＥ４７は、後述する検査制
御部４の制御により、通常動作時にはＬレベルになって
いる。

【００４６】従って、最終段のＦ／Ｆ３５の状態、即ち
入力端子６の検査結果がＦ／Ｆ３５のDout出力端子から
ＳＤＯＵＴ信号９として出力され、図４のロジックアナ
ライザ６３等で観測可能である。ここで、前段のＦ／Ｆ
２５の状態、即ち入力端子５の検査結果を外部より観測
する為には、後述する検査制御部４により制御信号ＳＦ
ＴＥ４７をＨレベルとする。そこで、ＳＦＴＥ４７がＨ
レベルの間、セレクタ３６の出力には、前段のＦ／Ｆ２
５のDout出力状態が現れる。これにより、次のＣＬＫ信
号２８の立上がりでＦ／Ｆ２５の状態はＦ／Ｆ３５に保
持され、ＳＤＯＵＴ出力９として出力される。このセレ
クタ３６の動作により入力端子５の検査結果が外部から
観測可能である。

【００４７】また、シリアルデータであるＳＤＯＵＴ出
力９のビット位置を示す為に、ＡＮＤゲート３７により
セレクタ３６の制御信号ＳＦＴＥ４７とＣＬＫ信号２８
の論理積を求め、ＳＦＴＥ４７がＨレベルの間ＣＬＫ信
号２８をＳＣＯＵＴ出力１０として出力する。これらＳ
ＤＯＵＴ出力９とＳＣＯＵＴ出力１０の観測により、何
段目のＦ／Ｆのデータが出力されているかが判断可能で
ある。

【００４８】次に、図３の検査制御部４の動作を説明す
る。外部よりＴＥＨ入力７及びＴＥＬ入力８に何も信号
が与えられない場合、プルアップ抵抗４０、４１により
Vccにプルアップされ、両信号状態をＨレベルに保つ。
この状態では、ＯＲゲート４３の出力はＨレベルとなる
ので、ＴＳＴＨ信号４８はＨレベル、ＴＳＴＬ信号４９
はＬレベルとなる。従って、入力端子５、６のスイッチ
２１、３１がオン、スイッチ２２、３２がオフとなり、
入力端子５、６はプルアップされる。この状態で、図１
のＩＣ１は、信号処理部２を使用する本来の動作を行
う。

【００４９】次に、図３の検査制御部４のカウンタ４５
の動作状態を図８に示す。外部からＴＥＨ入力７にＨレ
ベル、ＴＥＬ入力８にＬレベルが与えられると（ＴＥＨ
入力７がＬレベル、ＴＥＬ入力８がＨレベルの場合も同
じ）、ＸＯＲゲート４２の出力はＨレベルとなる。この
とき、通常動作時には、ＳＦＴＥ４７はＬレベルである
ので、ＡＮＤゲート４４の出力はＨレベルとなる。その
結果、カウンタ４５のＣＥ入力がＨレベルとなり、０で
あったカウント値は、ＣＬＫ信号２８の立上がりで１と
なる。同時に、カウンタ４５のカウント値が０出ないこ
とを示すＮＯＴ０出力であるＳＦＴＥ４７がＨレベルと
なる。カウンタ４５は、カウント値が０でないとき、Ｃ
Ｅ入力の状態に無関係にＣＬＫ信号２８の立上がり毎に
カウントアップを続ける。そして、予め設定された最大
カウント値Ｎに到達すると、次のＣＬＫ信号２８の立上
がりでカウント値を０に戻し、ＮＯＴ０出力（ＳＦＴＥ
４７）の状態をLレベルにする。上述した最大カウント
値Ｎには、検査対象となる入力端子数に設定しておく。
従って、図２の例では、カウント値は０、１、２の３通
りの状態を持つことになる。

【００５０】図３の検査制御部４で生成された制御信号
ＳＦＴＥ４７は、上述の検査部３のＳＤＯＵＴ出力９の
シフトアウト動作を行う。また、ＳＣＯＵＴ出力１０に
２つの基準クロックパルスと１つのＬ、即ちインターバ
ル状態を送出する。また、検出をプルアップ状態を行う
ことを示す（即ちスイッチ２１、３１をオン）ＴＳＴＨ
４８は、ＯＲゲート４３により生成され、検査をプルダ
ウン状態で行うことを示す（即ちスイッチ２２、３２を
オン）ＴＳＴＬ４９はＮＯＴゲート４６より得る。これ
から明らかな如く、ＴＳＴＨ４８とＴＳＴＬ４９とは相
補状態であり、いずれか一方がＨレベルのとき他方はＬ
レベルである。

【００５１】外部よりＴＥＨ入力７をＬレベル、ＴＥＬ
入力８にＨレベルとすると、ＯＲゲート４３の出力、即
ちＴＳＴＨ４８はＨレベル、ＮＯＴゲート４６の出力で
あるＴＳＴＬ４９はＬレベルとなる。この状態は、入力
端子５、６をプルアップ状態で検査し、外部からこれら
入力端子５、６にＬレベルが入力されている入力端子の
半田不良検査をする為に行われる。

【００５２】逆に、ＴＥＨ入力７にＨレベル、ＴＥＬ入
力８にＬレベルを与えるとＯＲゲート４３の出力、即ち
ＴＳＴＨ４８はＬレベル、ＴＳＴＬ４９はＨレベルとな
るので、プルダウン状態での半田不良検査を行う。これ
は、外部から入力端子５、６にＨレベルが供給されてい
る場合の半田不良検査をする為に行われる。この動作を
まとめて図９に示す。

【００５３】次に、図４の接続図に基づき、本発明によ
る半田不良検査方法を図１０のタイミングチャートを参
照して説明する。図１０中、（ａ）はフェーズ、（ｂ）
はＣＬＫ信号、（ｃ）〜（ｅ）はピン＃１〜＃３、
（ｆ）はＴＥＨ、（ｇ）はＴＥＬ、（ｈ）はピン番号、
（ｉ）はＳＣＯＵＴ信号、（ｊ）はＳＤＯＵＴ信号、
（ｋ）はカウンタのカウント値、（ｌ）はＳＦＴＥ、
（ｍ）はＴＳＴＨ及び（ｎ）はＴＳＴＬである。

【００５４】リセット中等ある時点においてピン＃１〜
＃３にそれぞれＨ、Ｌ、Ｈが供給されることが判ってい
る。Ｈレベルが供給されるピン＃１と＃３に対してプル
ダウン検査を実施することを想定している。図１０
（ａ）のフェーズｂ中に電源投入が生じ、検査が開始さ
れたとする。

【００５５】ＩＣ６１のＴＥＬ入力端子６５は、ＧＮＤ
端子６９に接地することによりＬレベルが供給されてい
る。また、ＴＥＨ入力端子６４には何も接続されていな
いので、ＩＣ６１内部のプルアップによりＨレベルとさ
れている。従って、ＩＣ６１内のＴＳＴＨ信号４８が
Ｌ、ＴＳＴＬ信号４９がＨレベルとなり、ピン＃１〜＃
３の入力端子にプルダウン検査が行われる。ＩＣ６１の
入力端子数は３本であるので、カウンタ４５の最大カウ
ント値Ｎは３に設定される。ＴＥＨ入力がＨ、ＴＥＬ入
力がＬになるとカウントアップが開始され、カウント値
（図１０の（ｋ）参照）が１〜３の間ＳＦＴＥ（図１０
の（ｌ）参照）がＨとなる。図１０中（ａ）のフェーズ
ｃ〜ｅ、ｇ〜ｉ、ｋ〜ｍ等がそれに相当する。この例で
は、ＴＥＬ入力端子６５がＧＮＤ端子６９に接続されて
いる限りカウントアップ動作が継続される。

【００５６】ＳＤＯＵＴ出力端子６６には、フェーズＣ
でＣＫＫ信号２８が立上った時点でピン＃１〜＃３の状
態がＳＣＯＵＴ出力端子６７のクロックパルスに同期し
て順次出力される。この時点でのピン＃１〜＃３には、
順番にＨ、Ｌ、Ｈが供給されている。従って、ＳＤＯＵ
Ｔ出力の１つ目のパルスの時点、即ちフェーズＣでのＳ
ＤＯＵＴ出力はＨレベルとなってピン＃１の状態を出力
する。それ以降は、２つ目のパルス時点、即ちフェーズ
ｄではＬレベルとなってピン＃２の状態を出力する。ま
た、３つ目のパルス時点、即ちフェーズｅではＨレベル
となってピン＃３の状態を出力する。カウント値が０と
なった時点ではＳＣＯＵＴ出力端子６７のパルスがマス
クされ、検査と検査の区切りを示す。図１０中（ｈ）の
ピン中にインターバルＩとして示す。フェーズｆ、ｊ、
ｎ等がそれに相当する。

【００５７】図１０の例では、ＩＣ６１のピン＃１及び
＃３は、内部でプルダウンを行っているにも拘わらずＳ
ＤＯＵＴ出力の該当部分にはＨレベルが出力されてい
る。これは、外部から供給されているＨレベルがＩＣ６
１内に正しく伝達されており、ピン＃１、＃３には半田
不良がないことを意味する。

【００５８】次に、図１１のタイミングチャートを参照
して、図４の構成においてピン＃１に半田不良があった
場合の動作を説明する。図１１中（ａ）〜（ｊ）は、図
１０中の（ａ）〜（ｊ）と同じである。上述のとおり、
ＳＤＯＵＴ出力端子６６には、フェーズｃでＣＬＫ信号
２８の立上がり時点におけるピン＃１〜＃３の状態がＳ
ＣＯＵＴ出力端子６７のクロックパルスに同期して順番
に出力される。この時点でのピン＃１〜＃３には、順番
にＨ、Ｌ、Ｈレベルが供給されている。従って、本来な
らＳＣＯＵＴ出力の１つ目のパルスの時点で、即ちフェ
ーズｃでＳＤＯＵＴ出力端子６６にはＨレベルが出力さ
れる筈である。しかしピン＃１が半田不良である為に外
部からＨレベルがＩＣ６１内に正しく伝達されずＩＣ６
１内のプルダウンの為にフェーズｃで図１１（ｊ）に示
す如くＬレベルとなる。

【００５９】そこで、ＳＤＯＵＴ出力端子６６の信号を
ロジックアナライザ６３等で観測することで、ＩＣ６１
のピン＃１では、外部よりＨレベルが供給されているに
も拘わらず内部プルダウンによりＬレベルとされている
ことが判明する。従って、ＩＣ６１のピン＃１には、外
部信号が正しく供給されず半田不良であることが判断で
きる。

【００６０】尚、上述の例にあってはＴＥＬ端子６５を
ＧＮＤ端子６９に接続してプルダウン検査を行ったが、
ＴＥＨ端子６４を接続ケーブル６８によりＧＮＤ端子６
９に接続して、プルアップ検査を行ってもよい。この場
合には、外部よりＬレベルが供給されているピン＃２に
対して半田不良が検査できる。更にまた、上述した例に
あっては、検査制御回路４のＴＥＨ端子７及びＴＥＬ端
子８にはプルアップ抵抗４１、４０を介してＶｃｃに常
時プルアップされているが、ＯＲゲート４３及びＮＯＴ
ゲート４６に適切な変更を加えることにより、内部プル
ダウン又は内部抵抗処理なしとすることも可能であるこ
と当業者には自明であろう。

【００６１】次に図１２乃至図１４を参照して、本発明
による半田不良検査方法の第２実施形態例を説明する。
図１２は、この半田不良検査方法を実施する為の接続図
を示す。図４の場合と同様に、ＩＣ８１、外部回路８２
及びロジックアナライザ（測定器）８３を使用する。Ｉ
Ｃ８１はピン＃１〜＃３、ＴＥＨ端子８４、ＴＥＬ端子
８５、ＣＬＫ端子、ＳＤＯＵＴ端子８６及びＳＣＯＵＴ
端子８７を有する。この例では、入力端子に供給される
信号がＨ又はＬに一定していない場合の検査方法であ
る。この場合には、ＩＣ８１のピン＃１及び＃２を接続
ケーブル８８、８９によりそれぞれＴＥＨ端子８４、Ｔ
ＥＬ端子８５に接続している。また、ロジックアナライ
ザ８３には、接続ケーブル（又はプローブ）９０〜９４
を使用してそれぞれＩＣ８１のピン＃１〜＃３、ＳＤＯ
ＵＴ端子８６及びＳＣＯＵＴ端子８７に接続されてい
る。

【００６２】図１３は、図１２の動作を説明するタイミ
ングチャートであり、図１３の（ａ）〜（ｎ）は、上述
した図１０の（ａ）〜（ｎ）と対応する。この例では、
ＩＣ８１のピン＃１〜＃３に供給される信号がＨ又はＬ
に一定しない為に検査をプルアップ検査又はプルダウン
検査のいずれかに固定した場合には、有効な検査結果が
得られない可能性がある。即ち、プルアップ検査では、
被検査入力端子にＨが供給されている時点のデータしか
得られず、プルダウン検査に変更した途端に被検査入力
端子にＬレベルが供給されている時点のデータしか得ら
れないという場合である。何度か繰り返すうちに有効な
データが得られる可能性はあるが、この構成によると確
実に有効なデータを得ることが可能である。

【００６３】図１２の構成によると、ＩＣ８１のピン＃
１及び＃２の状態をそれぞれＴＥＨ入力端子８４及びＴ
ＥＬ入力端子８５を介して検査部３に供給することによ
り、検査タイミング、即ちＳＦＴＥ信号を生成してい
る。ピン＃１及び＃２の状態が異なるレベルになったと
き、ＳＦＴＥ信号がＨレベルとなりＳＤＯＵＴ出力端子
８６から検査データが出力される。図１３中（ａ）のフ
ェーズｃ〜ｅ、ｇ〜ｈ、ｍ〜ｏがそれに該当する。ま
た、ＴＥＨ入力端子８４の状態（図１３（ｆ）参照）が
Ｌレベルのときはプルアップ検査が行われ、Ｈレベルの
ときはプルダウン検査が行われる。従って、ＴＥＨ入力
端子８４に接続した入力端子（図１２の場合ピン＃１）
に対する有効な検査結果を確実に得ることができる。図
１３では、フェーズｃ及びｇでＴＳＴＨ信号（図１３の
（ｍ）参照）がＨレベルになっており、プルアップ検査
が実施されている。フェーズｍではＴＳＴＨ信号がＬレ
ベルになっており、プルダウン検査が行われる。図１３
のＳＤＯＵＴ出力（ｊ）には、ＩＣ８１のピン＃１〜＃
３が正常に接続されている場合の波形が示される。

【００６４】次に、図１４は、図１２の接続構成におい
て、ＩＣ８１のピン＃１に半田不良がある場合のタイミ
ングチャートを示す。図１４中（ａ）〜（ｊ）は、図１
１中の（ａ）〜（ｊ）に対応する。ＳＤＯＵＴ出力
（ｊ）をみると、フェーズｃ、ｇで本来外部より供給さ
れたＬレベルが出力されるべきところ、内部プルアップ
のＨが出力されている。また、フェーズｍでは、本来外
部から供給されたＨレベルが出力されるべきところ、内
部プルダウンのＬが出力されている。この観測結果に基
づき、ＩＣ８１のピン＃１が半田不良であることが判断
できる。また、この半田不良検査方法によると、２つの
ピン（＃１、＃２）の状態が異なった時点を検査タイミ
ングとしているので、隣接ピン同士の入力端子を用いれ
ば、半田不良が隣接ピン間の半田ブリッジを生じている
場合も判断できる。

【００６５】以上、本発明による半田不良検査方法の好
適実施形態例を詳述した。しかし、本発明は斯かる特定
例のみに限定されるべきではなく、種々の変形変更が可
能であることが当業者には容易に理解できよう。

【００６６】

【発明の効果】上述の説明から理解される如く、本発明
の半田不良検査方法によると以下の如き種々の顕著な効
果が得られる。

【００６７】先ず、テストデータに本来外部より供給さ
れる信号を用いるという基本構成に基づき、被検査端子
に他のデバイスの出力端子が接続されていても自らのテ
ストデータ出力信号と競合を生じることなく、他のデバ
イスを搭載した後でも、また他のデバイスを電気的な切
離すことなく検査が可能である。

【００６８】また、出力端子には従来の検査方法を適用
し、本発明による検査方法を入力端子専用とし、検査の
結果不良が見つかった場合、半田不良が入力側か出力側
か又は両方かの判別が可能な半田不良検査方法が得られ
る。

【００６９】更に、本発明の半田不良検査方法による
と、ＩＣ内部で入力端子をプルアップ又はプルダウン処
理し、外部で導通しているピン同士に対しても不良箇所
が検査可能である。

【００７０】更にまた、被検査端子に接続されている他
のデバイスを破滅することがない。

【００７１】また、２個の端子に供給される信号レベル
が異なった時点を検査開始のトリガとし、同時に複数の
端子をテストしても端子同士の短絡が検出可能である。

【図面の簡単な説明】

【図１】本発明による半田不良検査方法を適用するＩＣ
のブロック図である。

【図２】図１中の検査部の詳細構成図である。

【図３】図１中の検査制御部の詳細構成図である。

【図４】図１のＩＣを用いる本発明による半田不良検査
方法の第１実施形態例の構成図である。

【図５】スイッチングトランジスタの動作状態を示す図
である。

【図６】図２における検査部で使用するフリップフロッ
プの動作を表す図である。

【図７】図２におけるセレクタの動作を表す図である。

【図８】図３における検査制御部のカウンタの動作状態
を示す図である。

【図９】検査制御部の動作を示す図である。

【図１０】図４における正常半田付時の動作タイミング
チャートである。

【図１１】図４における半田不良時の動作タイミングチ
ャートである。

【図１２】本発明による半田不良検査方法の第２実施形
態例の構成図である。

【図１３】図１２における正常半田付時の動作タイミン
グチャートである。

【図１４】図１２における半田不良時の動作タイミング
チャートである。

【符号の説明】

１、６１、８１ 集積回路（ＩＣ） ２ 信号処理部 ３ 検査部 ４ 検査制御部 ５、６ 入力端子 ７、８ 制御端子 ９ 出力端子 ２０、２１、２２、２３、３０、３１、３２、３３プル
アップ／プルダウン手段 ２５、３５ フリップフロップ（Ｆ／Ｆ） ３６ セレクタ ６３、８３ 測定器（ロジックアナライザ）

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数の入力端子及び信号処理部を有する集
   積回路が回路基板等に正しく半田付されているか検査す
   る半田不良検査方法において、前記集積回路内部に前記
   入力端子の状態を検出保持する検査部と、該検査部に接
   続され、入力信号及び出力信号を制御する検査制御部と
   を有することを特徴とする半田不良検査方法。
2. 【請求項２】前記検査部は、前記各入力端子を選択的に
   プルアップ又はプルダウンするプルアップ／プルダウン
   手段を有し、該プルアップ／プルダウン手段は、前記検
   査制御部により、選択制御されることを特徴とする請求
   項１に記載の半田不良検査方法。
3. 【請求項３】前記検査部は、前記入力端子毎に入力信号
   の状態を保持するフリップフロップを備え、前記検査制
   御部からの制御信号により１つの出力端子から順次検査
   結果を出力することを特徴とする請求項１に記載の半田
   不良検査方法。
4. 【請求項４】前記検査制御部の制御信号は、制御端子を
   介して外部より変更可能にすることを特徴とする請求項
   １に記載の半田不良検査方法。
5. 【請求項５】前記検査制御部の前記制御端子には、前記
   集積回路の前記入力端子への入力信号を入力することを
   特徴とする請求項４に記載の半田不良検査方法。
6. 【請求項６】前記制御端子には、前記集積回路の隣接す
   る入力端子の入力信号を入力することを特徴とする請求
   項４に記載の半田不良検査方法。