JP2003028931A

JP2003028931A - 試験装置

Info

Publication number: JP2003028931A
Application number: JP2001216506A
Authority: JP
Inventors: Naoaki Naka; 直明仲
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-07-17
Filing date: 2001-07-17
Publication date: 2003-01-29
Also published as: US6624625B2; US20030016031A1

Abstract

(57)【要約】【課題】１つの評価ボード上で高速試験及び低速試験
の両方を行うことができる試験装置を提供することを課
題とする。【解決手段】本発明の試験装置は、検証対象であって
第１の端子に接続される第１の終端抵抗を含む被検証回
路（１１３）と、第２の端子を介して被検証回路に高速
の検証信号を出力するための第１の検証回路（１２５）
と、第１の検証回路が高速の検証信号を出力するときに
は第３の端子に第２の終端抵抗を接続し、それ以外は第
３の端子を介して被検証回路に低速の検証信号を出力す
るための第２の検証回路を接続するテスタ（１０４）
と、被検証回路の出力信号が適正か否かを判定するため
の判定回路（１１７）とを有する。テスタが第３の端子
に第２の終端抵抗を接続するときには、第１の終端抵
抗、第１の端子、第２の端子、第３の端子及び第２の終
端抵抗がこの順序で一筆書きにより接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は試験装置に係わり、
特に高速動作が要求され、かつ良品判定のテストのため
の試験装置に関する。

【０００２】

【従来の技術】半導体集積回路は、一般的に大規模半導
体集積回路用のテスタを用いて良品の選別を行ってい
る。この良品判定の項目の一つとして、動作速度の試験
を行う場合がある。

【０００３】従来は被測定の半導体回路が、ＬＳＩ（大
規模集積回路）テスタの保証範囲を超えた高速動作を必
要とされる場合、テスタでは試験できないため、図１に
示す方法を用い測定を行っていた。

【０００４】図１１は、従来技術によるＬＳＩの高速試
験方法を示す。評価ボード（ＦＴ（ファイナルテスト）
ボード）１１０１上で、検証対象であるＬＳＩ（ＤＵ
Ｔ：デバイスアンダテスト）１１０２が接続される。Ｌ
ＳＩ１１０２は、入力部となる被検証回路１１２２、判
定回路１１２１、検証回路１１１１及び出力部となる被
検証回路１１１２を有する。被検証回路１１２２は、終
端抵抗１１２３、入力バッファ１１２４及び処理回路１
１２５を有する。被検証回路１１１２は、終端抵抗１１
１３、処理回路１１１５及び出力バッファ１１１４を有
する。出力バッファ１１１４の出力及び入力バッファ１
１２４の入力は、評価ボード１１０１上で接続される。
出力バッファ１１１４の出力及び入力バッファ１１２４
の入力には、それぞれ終端抵抗１１１３及び１１２３が
接続される。

【０００５】ＬＳＩ１１０２は、出力バッファ１１１４
から高速な信号を出力可能であり、入力バッファ１１２
４に高速な信号を入力可能である。この高速試験では、
出力バッファ１１１４から高速の検証信号を出力し、そ
れを入力バッファ１１２４に入力して判定を行う。

【０００６】具体的には、検証回路１１１１が検証信号
を被検証回路１１１２に出力する。被検証回路１１１２
は、その検証信号に対して所定の処理を行い、被検証回
路１１２２へ出力する。被検証回路１１２２は、入力信
号に対して所定の処理を行い、判定回路１１２１へ出力
する。判定回路１１２１は、入力された信号を判定する
ことにより、被検証回路１１１２及び１１２２の良否を
判定する。

【０００７】

【発明が解決しようとする課題】従来技術によるＬＳＩ
試験方法には、以下の問題点がある。（１）出力部の被検証回路１１１２と入力部の被検証回
路１１２２を接続するための専用の評価ボード１１０１
が必要になる。（２）テスタを用いたボード上の通常試験（以下、低速
試験という）と他の評価ボード１１０１を用いた高速試
験の２回の試験が必要となる。（３）出力部の被検証回路１１１２と入力部の被検証回
路１１２２の数が異なる場合には、試験できない被検証
回路が存在する。（４）試験されるＬＳＩ１１０２は、ソケット等で評価
ボード１１０１に接続されるため、インピーダンスが高
く、被検証回路１１１２及び１１２２がノイズの影響を
受けやすく、正常に動作しない場合がある。

【０００８】本発明の目的は、１つの評価ボード上で被
検証回路の低速試験及び高速試験を行うことにより、試
験時間を短縮することである。本発明の他の目的は、入
力部の被検証回路と出力部の被検証回路の数が異なって
いる場合でも全ての被検証回路を試験可能にすることで
ある。本発明のさらに他の目的は、試験時のノイズ発生
を防止することである。

【０００９】

【課題を解決するための手段】本発明の一観点によれ
ば、検証対象であって第１の端子に接続される第１の終
端抵抗を含む被検証回路と、前記被検証回路の第１の端
子に接続される第２の端子を含み、かつ該第２の端子に
接続される終端抵抗を含まず、該第２の端子を介して前
記被検証回路に高速の検証信号を出力するための第１の
検証回路と、前記第１の検証回路の第２の端子に接続さ
れる第３の端子を含み、前記第１の検証回路が高速の検
証信号を出力するときには該第３の端子に第２の終端抵
抗を接続し、前記第１の検証回路が高速の検証信号を出
力しないときには該第３の端子を介して前記被検証回路
に低速の検証信号を出力するための第２の検証回路を該
第３の端子に接続するテスタと、前記被検証回路の出力
信号が適正か否かを判定するための判定回路とを有する
試験装置が提供される。前記テスタが前記第３の端子に
前記第２の終端抵抗を接続するときには、前記第１の終
端抵抗、前記第１の端子、前記第２の端子、前記第３の
端子及び前記第２の終端抵抗がこの順序で一筆書きによ
り接続される。

【００１０】本発明によれば、第１の検証回路が高速の
検証信号を被検証回路に出力し、第２の被検証回路が低
速の検証信号を被検証回路に出力することができるの
で、１つの評価ボード上で高速試験及び低速試験の両方
を行うことができ、試験時間を短縮することができる。

【００１１】また、被検証回路と第１の検証回路とを別
々の半導体チップで構成することができるので、入力部
の被検証回路と出力部の被検証回路の数が異なっている
場合でも全ての被検証回路が試験可能である。

【００１２】また、被検証回路の半導体チップはソケッ
トを介して評価ボードに接続し、第１の検証回路の半導
体チップは同一の評価ボードに直接接続することができ
るので、試験時のノイズ発生を防止すると共に、ノイズ
による誤動作を防止できる。

【００１３】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態による半導体集積回路の高速試験を
行うための試験装置を示す。ＬＳＩ１０２は、一般的に
テスタ１０４を用いて通常試験（以下、低速試験とい
う）を行い、良品の選別を行う。この良品判定の項目の
一つとして動作速度の試験がある。テスタ１０４の保証
範囲を超えて、ＬＳＩ１０２の高速動作試験を行うため
の試験装置を、図１を参照しながら説明する。

【００１４】評価ボード（ＦＴ（ファイナルテスト）ボ
ード）１０１上では、検証対象であるＬＳＩ（ＤＵＴ：
デバイスアンダテスト）１０２及び試験用ＩＣ（集積回
路）１０３が接続される。試験用ＩＣ１０３には、テス
タ１０４が接続される。ＬＳＩ１０２と試験用ＩＣ１０
３とテスタ１０４は、それぞれ別々の半導体チップで構
成される。

【００１５】試験用ＩＣ１０３は、端子１２１〜１２
４、及び内部に検証回路１２５を有する。検証回路１２
５は、内部検証回路１２７及び差動出力バッファ１２６
を有する。内部検証回路１２７は、高速の検証信号を出
力バッファ１２６に出力する。出力バッファ１２６は、
高速の差動検証信号を端子５０１及び５０２から出力す
る。出力バッファ１２６の出力は、インピーダンスが高
い状態である。端子５０１は、重複しないように別々に
端子１２１及び１２２に接続される。端子５０２も、重
複しないように別々に端子１２３及び１２４に接続され
る。なお、端子５０１及び５０２の間には、終端抵抗を
接続しない。

【００１６】ＬＳＩ１０２は、差動入力端子１１１，１
１２、入力部となる被検証回路１１３及び判定回路１１
７を有する。端子１１１及び１１２は、それぞれ試験用
ＩＣ１０２の端子１２２及び１２４に接続される。被検
証回路１１３は、終端抵抗１１４、差動入力バッファ１
１５及び処理回路１１６を有する。端子１１１及び１１
２の間には、終端抵抗１１４が接続される。入力バッフ
ァ１１５は、差動入力端子１１１及び１１２を介して、
試験用ＩＣ１０３から高速の差動検証信号を入力し、処
理回路１１６に出力する。処理回路１１６は、入力され
た検証信号に対して所定の処理を行い、判定回路１１７
に出力する。

【００１７】判定回路１１７は、処理回路１１６の出力
信号を被検証回路１１３の出力信号として入力し、その
出力信号が適正か否かを判定することにより、被検証回
路１１３の良否を試験することができる。

【００１８】テスタ１０４は、端子１３１，１３２、及
び内部に終端抵抗３０３を有する。端子１３１及び１３
２は、それぞれ試験用ＩＣ１０３の端子１２１及び１２
３に接続される。２つの終端抵抗３０３は、それぞれ端
子１３１及び１３２と終端電圧ＶＴとの間に接続され
る。

【００１９】この試験装置では、高周波数の検証信号に
よる高速試験を行うため、線路のインピーダンスマッチ
ングを行い、信号の反射を防止する必要がある。一方の
線路は、端子１３１、１２１、５０１、１２２、１１１
をこの順番で一筆書きにより接続する。他方の線路は、
端子１３２、１２３、５０２、１２４、１１２をこの順
番で一筆書きにより接続する。すなわち、これらの２本
の線路は、それぞれ各端子間を重複せずに接続する。

【００２０】また、出力バッファ１２６の出力はインピ
ーダンスが高い状態であるので、出力端子５０１及び５
０２での分岐はない。終端抵抗３０３及び１１４は、上
記の２本の線路に対してインピーダンスマッチングを行
うために、それらの線路の両端に接続された抵抗であ
る。インピーダンスマッチングを行うことにより、線路
に高速の検証信号を伝送した際に信号の反射を防止し、
ノイズの発生を防止できる。

【００２１】図２は、半導体集積回路の低速試験を行う
ための試験装置を示す。この試験装置は、図１の試験装
置におけるテスタ１０４内の接続を変えたものである。
テスタ１０４の内部では、端子１３１及び１３２にそれ
ぞれ検証回路３０１が接続される。検証回路３０１は、
低速検証信号を出力するための内部検証回路３１２、及
びその低速検証信号を出力するための出力バッファ３１
１を有する。一方の検証回路３０１は、端子１３１、１
２１、５０１、１２２、１１１を介して、被検証回路１
１３に低速検証信号を出力する。他方の検証回路３０１
は、端子１３２、１２３、５０２、１２４、１１２を介
して、被検証回路１１３に低速検証信号を出力する。こ
の際、試験用ＩＣ１０３の出力バッファ１２６は、高速
検証信号を出力しない。テスタ１０４は、通常のＬＳＩ
試験のための種々の低速検証信号を出力する。判定回路
１１７は、被検証回路１１３の出力信号を基に被検証回
路１１３の良否を判定する。

【００２２】なお、低速試験を行う際には、検証信号が
低周波数であるので、線路内での信号反射はほとんど発
生しない。そのため、テスタ１０４内で終端抵抗を接続
しなくてよい。

【００２３】図３は、テスタ１０４の構成を示す。端子
１３１には、検証回路３０１、判定回路３０２及び終端
抵抗３０３のうちのいずれか１つが接続可能になってい
る。他の端子１３２も同様にいずれか１つが接続可能で
ある。テスタ１０４は、図１の高速試験の際には終端抵
抗３０３が端子１３１に接続され、図２の低速試験の際
には検証回路３０１が端子１３１に接続される。判定回
路３０２については、後に第２の実施形態にて説明す
る。

【００２４】図４は、試験用ＩＣ１０３及びその接続を
示す。試験用ＩＣ１０３は、半導体チップ４２２がパッ
ケージ４２１内に収容され、ボンディングワイヤ４１
１，４１２によりリード４０１，４１２と半導体チップ
４２２とが接続されている。上記の端子１３１は、リー
ド４０１及びボンディングワイヤ４１１を介してボンデ
ィングパッド４１３に接続される。上記の端子１１１
は、別のリード４０２及びボンディングワイヤ４１２を
介してボンディングパッド４１３に接続される。

【００２５】リード４０１は端子１２１に相当し、リー
ド４０２は端子１２２に相当し、ボンディングパッド４
１３が端子５０１に相当する。端子１３１及び１１１
は、試験用ＩＣのパッケージ４２１内でも重複せずにボ
ンディングパッド４１３に接続される。

【００２６】図５（Ａ）のように、線路は、端子１３
１、１２１、５０１、１２２、１１１をこの順番で一筆
書きにより接続することができる。例えば、端子１３１
及び１１１を同じリードに接続すると、図５（Ｂ）のよ
うに、端子１３１及び１１１間で重複した接続が行わ
れ、分岐点５１１が生じてしまう。この分岐点５１１が
生じると、終端抵抗によるインピーダンスマッチングが
行えず、分岐点５１１にて信号の反射が生じ、検証信号
にノイズが生じてしまう。本実施形態によれば、図４の
ように接続することにより、図５（Ａ）のように分岐点
が生じないので、信号の反射を防止することができる。

【００２７】図６は、評価ボード１０１上の試験用ＩＣ
１０３及びＬＳＩ１０２の接続を示す。ＬＳＩ１０２
は、被検証対象であるので、ソケット６０１を介して評
価ボード１０１に接続し、簡単に取り外し可能になって
いる。試験用ＩＣ１０３は、取り外す必要性がないの
で、同一の評価ボード１０１に直接ハンダで接続して固
定する。

【００２８】図１１の試験装置では、ＬＳＩ１１０２が
ソケットを介して評価ボード１１０１に接続される。ソ
ケットを使用すると、その部分でインピーダンスが高く
なってしまい、ノイズが発生する。この場合、出力部の
被検証回路１１１２はソケットを介して信号を出力し、
入力部の被検証回路１１２２もソケットを介して信号を
入力する。そのため、出力及び入力の２箇所でソケット
が介在するため、大きなノイズが発生し、誤動作が生じ
易い。

【００２９】図６の本実施形態では、ＬＳＩ１０２のみ
にソケットを使用し、試験用ＩＣ１０３にはソケットを
使用しないので、１箇所のみにソケットが介在し、ノイ
ズ発生を抑制し、適正な動作を保証することができる。

【００３０】以上のように、図１の高速試験の際には、
検証回路１２５が高速の検証信号を被検証回路１１３に
出力し、図２の低速試験の際には、検証回路３０１が低
速の検証信号を被検証回路１１３に出力することができ
るので、１つの評価ボード１０１上で高速試験及び低速
試験の両方を行うことができ、試験時間を短縮すること
ができる。

【００３１】第１の実施形態では、入力部の被検証回路
１１３の検証を行う方法を説明した。次に、出力部の被
検証回路の検証を行う方法を、第２の実施形態として説
明する。

【００３２】（第２の実施形態）図７は、本発明の第２
の実施形態による半導体集積回路の高速試験を行うため
の試験装置を示す。評価ボード１０１上で、検証対象で
あるＬＳＩ１０２及び試験用ＩＣ１０３が接続される。
試験用ＩＣ１０３には、テスタ１０４が接続される。Ｌ
ＳＩ１０２と試験用ＩＣ１０３とテスタ１０４は、それ
ぞれ別々の半導体チップで構成される。

【００３３】ＬＳＩ１０２は、差動出力端子１１１，１
１２、並びに内部に被検証回路７１３及び検証回路７１
７を有する。被検証回路７１３は、処理回路７１６、差
動出力バッファ７１５及び終端抵抗７１４を有する。端
子１１１及び１１２の間には、終端抵抗７１４が接続さ
れる。検証回路７１７は、高速の検証信号を処理回路７
１６に出力する。処理回路７１６は、入力された検証信
号に対して所定の処理を行い、出力バッファ７１５を介
して端子１１１，１１２から差動検証信号を出力する。

【００３４】試験用ＩＣ１０３は、端子１２１〜１２
４、及び内部に判定回路７２５を有する。判定回路７２
５は、差動入力バッファ７２６及び内部判定回路７２７
を有する。入力バッファ７２６は、差動入力端子１２２
及び１２４を介して、ＬＳＩ１０２から高速の差動検証
信号を端子７３１及び７３２に入力し、内部判定回路７
２７に出力する。内部判定回路７２７は、入力バッファ
７２６の出力信号が適正か否かを判定することにより、
被検証回路７１３の良否を試験することができる。な
お、入力バッファ７２６の入力は、インピーダンスが高
い状態である。端子７３１及び７３２の間には、終端抵
抗を接続しない。

【００３５】テスタ１０４は、端子１３１，１３２、及
び内部に終端抵抗３０３を有する。端子１３１及び１３
２は、それぞれ試験用ＩＣ１０３の端子１２１及び１２
３を介して、端子７３１及び７３２に接続される。２つ
の終端抵抗３０３は、それぞれ端子１３１及び１３２と
終端電圧ＶＴとの間に接続される。

【００３６】一方の線路は、端子１３１、１２１、７３
１、１２２、１１１をこの順番で一筆書きにより接続す
る。他方の線路は、端子１３２、１２３、７３２、１２
４、１１２をこの順番で一筆書きにより接続する。すな
わち、これらの２本の線路は、それぞれ各端子間を重複
せずに接続する。

【００３７】また、入力バッファ７２６の入力はインピ
ーダンスが高い状態であるので、入力端子７３１及び７
３２での分岐はない。終端抵抗３０３及び７１４は、上
記の２本の線路に対してインピーダンスマッチングを行
うための抵抗であり、線路に高速の検証信号を伝送した
際に信号の反射を防止し、ノイズの発生を防止できる。

【００３８】図８は、半導体集積回路の低速試験を行う
ための試験装置を示す。この試験装置は、図７の試験装
置におけるテスタ１０４内の接続を変えたものである。
テスタ１０４の内部では、端子１３１及び１３２にそれ
ぞれ判定回路３０２（図３参照）が接続される。判定回
路３０２は、低速検証信号を入力するための入力バッフ
ァ３２１、及びその低速検証信号を判定するための内部
判定回路３２２を有する。一方の判定回路３０２は、端
子１１１、１２２、７３１、１２１、１３１を介して、
被検証回路７１３から低速検証信号を入力する。他方の
判定回路３０２は、端子１１２、１２４、７３２、１２
３、１３２を介して、被検証回路７１３から低速検証信
号を入力する。テスタ１０４は、通常のＬＳＩ試験のた
めの種々の低速検証信号を判定することができる。

【００３９】なお、低速試験を行う際には、検証信号が
低周波数であるので、テスタ１０４内で終端抵抗に接続
しなくてよい。

【００４０】以上のように、出力部の被検証回路７１３
を検証する際にも、１つの評価ボード１０１上で高速試
験及び低速試験の両方を行うことができ、試験時間を短
縮することができる。

【００４１】第１の実施形態では入力部の被検証回路１
１３の検証を行う方法を説明し、第２の実施形態では出
力部の被検証回路７１３の検証を行う方法を説明した。
次に、入力部及び出力部の被検証回路の検証を行う方法
を、第３の実施形態として説明する。

【００４２】（第３の実施形態）図９は、本発明の第３
の実施形態による半導体集積回路の高速試験を行うため
の試験装置を示す。評価ボード１０１上では、検証対象
であるＬＳＩ１０２及び試験用ＩＣ１０３ａ，１０３ｂ
が接続される。試験用ＩＣ１０３ａ，１０３ｂには、テ
スタ１０４が接続される。ＬＳＩ１０２と試験用ＩＣ１
０３ａ，１０３ｂとテスタ１０４は、それぞれ別々の半
導体チップで構成される。

【００４３】図１の第１の実施形態の試験装置に対応す
る部分は、判定回路１１７、被検証回路１１３、試験用
ＩＣ１０３ａ、テスタ１０４の端子１３１ａ，１３２ａ
及びそれらに接続される終端抵抗３０３である。試験用
ＩＣ１０３ａが図１の試験用ＩＣ１０３に対応する。端
子１３１ａ及び１３２ａが図１の端子１３１及び１３２
に対応する。

【００４４】図７の第２の実施形態の試験装置に対応す
る部分は、判定回路７１７、被検証回路７１３、試験用
ＩＣ１０３ｂ、テスタ１０４の端子１３１ｂ，１３２ｂ
及びそれらに接続される終端抵抗３０３である。試験用
ＩＣ１０３ｂが図７の試験用ＩＣ１０３に対応する。端
子１３１ｂ及び１３２ｂが図７の端子１３１及び１３２
に対応する。

【００４５】テスタ１０４は、図１のテスタ１０４及び
図７のテスタ１０４が同一の半導体チップ内で構成され
ている。ＬＳＩ１０２は、入力部の被検証回路１１３、
判定回路１１７、出力部の被検証回路７１３及び検証回
路７１７が同一の半導体チップ内で構成されている。図
６と同様に、ＬＳＩ１０２はソケットを介して評価ボー
ド１０１に接続され、試験用ＩＣ１０３ａ，１０３ｂは
同一の評価ボード１０１に直接接続される。

【００４６】図１０は、半導体集積回路の低速試験を行
うための試験装置を示す。この試験装置は、図９の試験
装置におけるテスタ１０４内の接続を変えたものであ
る。テスタ１０４の内部では、図２の第１の実施形態と
同様に、端子１３１ａ及び１３２ａにそれぞれ検証回路
３０１を接続し、図８の第２の実施形態と同様に、端子
１３１ｂ及び１３２ｂにそれぞれ判定回路３０２を接続
する。

【００４７】以上のように、入力部及び出力部の被検証
回路１１３，７１３を含むＬＳＩ１０２を検証する際に
も、１つの評価ボード１０１上で高速試験及び低速試験
の両方を行うことができ、試験時間を短縮することがで
きる。

【００４８】図１１の試験装置では、出力部の被検証回
路１１１２と入力部の被検証回路１１２２の数が異なる
場合には、試験できない被検証回路が存在してしまう問
題点がある。本実施形態では、入力部の被検証回路１１
３と同じ数の試験用ＩＣ１０３ａを使用し、出力部の被
検証回路７１３と同じ数の試験用ＩＣ１０３ｂを使用す
ればよい。試験用ＩＣ１０３ａ及び１０３ｂを評価ボー
ド１０１上に多数設けることにより、種々の数の入力部
及び出力部の被検証回路の試験に対応することができ
る。

【００４９】具体的には、被検証回路１１３，７１３を
含むＬＳＩ１０２と試験用ＩＣ１０３ａ、１０３ｂを別
々の半導体チップで構成することにより、入力部の被検
証回路１１３と出力部の被検証回路７１３の数が異なっ
ている場合でも全ての被検証回路が試験可能である。

【００５０】なお、上記の線路上の高速の検証信号及び
出力信号は２００ＭＨｚ以上の信号であり、低速の検証
信号及び出力信号は２００ＭＨｚ未満の信号であること
が好ましい。特に、高速の検証信号及び出力信号は５０
０ＭＨｚ以上の信号であり、低速の検証信号及び出力信
号は５００ＭＨｚ未満の信号であることが好ましい。

【００５１】上記実施形態は、何れも本発明を実施する
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。

【００５２】本発明の実施形態は、例えば以下のように
種々の適用が可能である。（付記１）検証対象であって第１の端子に接続される第
１の終端抵抗を含む被検証回路と、前記被検証回路の第
１の端子に接続される第２の端子を含み、かつ該第２の
端子に接続される終端抵抗を含まず、該第２の端子を介
して前記被検証回路に高速の検証信号を出力するための
第１の検証回路と、前記第１の検証回路の第２の端子に
接続される第３の端子を含み、前記第１の検証回路が高
速の検証信号を出力するときには該第３の端子に第２の
終端抵抗を接続し、前記第１の検証回路が高速の検証信
号を出力しないときには該第３の端子を介して前記被検
証回路に低速の検証信号を出力するための第２の検証回
路を該第３の端子に接続するテスタと、前記被検証回路
の出力信号が適正か否かを判定するための判定回路とを
有し、前記テスタが前記第３の端子に前記第２の終端抵
抗を接続するときには、前記第１の終端抵抗、前記第１
の端子、前記第２の端子、前記第３の端子及び前記第２
の終端抵抗がこの順序で一筆書きにより接続される試験
装置。（付記２）前記被検証回路、前記第１の検証回路及び前
記テスタは、それぞれ別々の半導体チップで構成される
付記１記載の試験装置。（付記３）前記被検証回路を含む半導体チップはソケッ
トを介して評価ボードに接続され、前記第１の検証回路
を含む半導体チップは同一の評価ボードに直接接続され
る付記２記載の試験装置。（付記４）前記第１及び第３の端子は、前記第１の検証
回路を含む半導体チップのパッケージ内で重複せずに前
記第２の端子に接続される付記３記載の試験装置。（付記５）前記第１の端子は、前記第１の検証回路を含
む半導体チップの第１のリード及び第１のボンディング
ワイヤを介して前記第２の端子に接続され、前記第３の
端子は、前記第１の検証回路を含む半導体チップの前記
第１のリード及び前記第１のボンディングワイヤとは別
の第２のリード及び第２のボンディングワイヤを介して
前記第２の端子に接続される付記４記載の試験装置。（付記６）前記第１及び第２の終端抵抗は、前記第１の
終端抵抗、前記第１の端子、前記第２の端子、前記第３
の端子及び前記第２の終端抵抗を接続する線に対してイ
ンピーダンスマッチングを行うための抵抗である付記５
記載の試験装置。（付記７）前記高速の検証信号は２００ＭＨｚ以上の信
号であり、前記低速の検証信号は２００ＭＨｚ未満の信
号である付記６記載の試験装置。（付記８）検証対象であって第１の端子に接続される第
１の終端抵抗を含む被検証回路と、前記被検証回路に対
して検証信号を出力するための検証回路と、前記被検証
回路の第１の端子に接続される第２の端子を含み、かつ
該第２の端子に接続される終端抵抗を含まず、該第２の
端子を介して前記被検証回路の高速の出力信号を入力し
て該出力信号が適正か否かを判定するための第１の判定
回路と、前記第１の判定回路の第２の端子に接続される
第３の端子を含み、前記被検証回路が高速の出力信号を
出力するときには該第３の端子に第２の終端抵抗を接続
し、前記被検証回路が低速の出力信号を出力するときに
は該第３の端子を介して前記被検証回路の低速の出力信
号を入力して該出力信号が適正か否かを判定するための
第２の判定回路を該第３の端子に接続するテスタとを有
し、前記テスタが前記第３の端子に前記第２の終端抵抗
を接続するときには、前記第１の終端抵抗、前記第１の
端子、前記第２の端子、前記第３の端子及び前記第２の
終端抵抗がこの順序で一筆書きにより接続される試験装
置。（付記９）前記被検証回路、前記第１の判定回路及び前
記テスタは、それぞれ別々の半導体チップで構成される
付記８記載の試験装置。（付記１０）前記被検証回路を含む半導体チップはソケ
ットを介して評価ボードに接続され、前記第１の判定回
路を含む半導体チップは同一の評価ボードに直接接続さ
れる付記９記載の試験装置。（付記１１）前記第１及び第３の端子は、前記第１の判
定回路を含む半導体チップのパッケージ内で重複せずに
前記第２の端子に接続される付記１０記載の試験装置。（付記１２）前記第１の端子は、前記第１の判定回路を
含む半導体チップの第１のリード及び第１のボンディン
グワイヤを介して前記第２の端子に接続され、前記第３
の端子は、前記第１の判定回路を含む半導体チップの前
記第１のリード及び前記第１のボンディングワイヤとは
別の第２のリード及び第２のボンディングワイヤを介し
て前記第２の端子に接続される付記１１記載の試験装
置。（付記１３）前記第１及び第２の終端抵抗は、前記第１
の終端抵抗、前記第１の端子、前記第２の端子、前記第
３の端子及び前記第２の終端抵抗を接続する線に対して
インピーダンスマッチングを行うための抵抗である付記
１２記載の試験装置。（付記１４）前記高速の出力信号は２００ＭＨｚ以上の
信号であり、前記低速の出力信号は２００ＭＨｚ未満の
信号である付記１３記載の試験装置。（付記１５）検証対象であって第１の端子に接続される
第１の終端抵抗を含む第１の被検証回路と、前記第１の
被検証回路の第１の端子に接続される第２の端子を含
み、かつ該第２の端子に接続される終端抵抗を含まず、
該第２の端子を介して前記第１の被検証回路に高速の検
証信号を出力するための第１の検証回路と、前記第１の
検証回路の第２の端子に接続される第３の端子を含み、
前記第１の検証回路が高速の検証信号を出力するときに
は該第３の端子に第２の終端抵抗を接続し、前記第１の
検証回路が高速の検証信号を出力しないときには該第３
の端子を介して前記被検証回路に低速の検証信号を出力
するための第２の検証回路を該第３の端子に接続する第
１のテスタと、前記第１の被検証回路の出力信号が適正
か否かを判定するための第１の判定回路と、検証対象で
あって第４の端子に接続される第３の終端抵抗を含む第
２の被検証回路と、前記第２の被検証回路に対して検証
信号を出力するための第３の検証回路と、前記第２の被
検証回路の第４の端子に接続される第５の端子を含み、
かつ該第５の端子に接続される終端抵抗を含まず、該第
５の端子を介して前記第２の被検証回路の高速の出力信
号を入力して該出力信号が適正か否かを判定するための
第２の判定回路と、前記第２の判定回路の第５の端子に
接続される第６の端子を含み、前記第２の被検証回路が
高速の出力信号を出力するときには該第６の端子に第４
の終端抵抗を接続し、前記第２の被検証回路が低速の出
力信号を出力するときには該第６の端子を介して前記第
２の被検証回路の低速の出力信号を入力して該出力信号
が適正か否かを判定するための第３の判定回路を該第６
の端子に接続する第２のテスタとを有し、前記第１のテ
スタが前記第３の端子に前記第２の終端抵抗を接続する
ときには、前記第１の終端抵抗、前記第１の端子、前記
第２の端子、前記第３の端子及び前記第２の終端抵抗が
この順序で一筆書きにより接続され、前記第２のテスタ
が前記第６の端子に前記第４の終端抵抗を接続するとき
には、前記第３の終端抵抗、前記第４の端子、前記第５
の端子、前記第６の端子及び前記第４の終端抵抗がこの
順序で一筆書きにより接続される試験装置。（付記１６）前記第１及び第２のテスタは、同一の半導
体チップで構成される付記１５記載の試験装置。（付記１７）前記第１及び第２の被検証回路は、同一の
半導体チップで構成される付記１６記載の試験装置。（付記１８）前記第１の被検証回路、前記第１の検証回
路及び前記第１のテスタはそれぞれ別々の半導体チップ
で構成され、前記第２の被検証回路、前記第２の判定回
路及び前記第２のテスタはそれぞれ別々の半導体チップ
で構成される付記１７記載の試験装置。（付記１９）前記第１及び第２の被検証回路を含む半導
体チップはソケットを介して評価ボードに接続され、前
記第１の検証回路及び前記第２の判定回路を含む一又は
複数の半導体チップは同一の評価ボードに直接接続され
る付記１８記載の試験装置。（付記２０）前記第１及び第３の端子は、前記第１の検
証回路を含む半導体チップのパッケージ内で重複せずに
前記第２の端子に接続され、前記第４及び第６の端子
は、前記第２の判定回路を含む半導体チップのパッケー
ジ内で重複せずに前記第５の端子に接続される付記１９
記載の試験装置。（付記２１）前記第１の端子は、前記第１の検証回路を
含む半導体チップの第１のリード及び第１のボンディン
グワイヤを介して前記第２の端子に接続され、前記第３
の端子は、前記第１の検証回路を含む半導体チップの前
記第１のリード及び前記第１のボンディングワイヤとは
別の第２のリード及び第２のボンディングワイヤを介し
て前記第２の端子に接続され、前記第４の端子は、前記
第２の判定回路を含む半導体チップの第３のリード及び
第３のボンディングワイヤを介して前記第５の端子に接
続され、前記第６の端子は、前記第２の判定回路を含む
半導体チップの前記第３のリード及び前記第３のボンデ
ィングワイヤとは別の第４のリード及び第４のボンディ
ングワイヤを介して前記第５の端子に接続される付記２
０記載の試験装置。（付記２２）前記第１及び第２の終端抵抗は、前記第１
の終端抵抗、前記第１の端子、前記第２の端子、前記第
３の端子及び前記第２の終端抵抗を接続する線に対して
インピーダンスマッチングを行うための抵抗であり、前
記第３及び第４の終端抵抗は、前記第３の終端抵抗、前
記第４の端子、前記第５の端子、前記第６の端子及び前
記第４の終端抵抗を接続する線に対してインピーダンス
マッチングを行うための抵抗である付記２１記載の試験
装置。（付記２３）前記高速の検証信号及び出力信号は２００
ＭＨｚ以上の信号であり、前記低速の検証信号及び出力
信号は２００ＭＨｚ未満の信号である付記２２記載の試
験装置。

【００５３】

【発明の効果】以上説明したように本発明によれば、第
１の検証回路が高速の検証信号を被検証回路に出力し、
第２の被検証回路が低速の検証信号を被検証回路に出力
することができるので、１つの評価ボード上で高速試験
及び低速試験の両方を行うことができ、試験時間を短縮
することができる。また、被検証回路と第１の検証回路
とを別々の半導体チップで構成することができるので、
入力部の被検証回路と出力部の被検証回路の数が異なっ
ている場合でも全ての被検証回路が試験可能である。ま
た、被検証回路の半導体チップはソケットを介して評価
ボードに接続し、第１の検証回路の半導体チップは同一
の評価ボードに直接接続することができるので、試験時
のノイズ発生を防止すると共に、ノイズによる誤動作を
防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による半導体集積回路
の高速試験装置を示す図である。

【図２】第１の実施形態による半導体集積回路の低速試
験装置を示す図である。

【図３】テスタの構成を示す図である。

【図４】試験用ＩＣの接続を示す図である。

【図５】図５（Ａ）、（Ｂ）は端子間を接続する線路を
示す図である。

【図６】評価ボード上の接続を示す図である。

【図７】本発明の第２の実施形態による半導体集積回路
の高速試験装置を示す図である。

【図８】第２の実施形態による半導体集積回路の低速試
験装置を示す図である。

【図９】本発明の第３の実施形態による半導体集積回路
の高速試験装置を示す図である。

【図１０】第３の実施形態による半導体集積回路の低速
試験装置を示す図である。

【図１１】従来技術による半導体集積回路の高速試験装
置を示す図である。

【符号の説明】

１０１評価ボード１０２ＬＳＩ１０３，１０３ａ，１０３ｂ試験用ＩＣ１０４テスタ１１４終端抵抗１１５入力バッファ１１６処理回路１１７判定回路１２５検証回路１２６出力バッファ１２７内部検証回路３０１検証回路３０２判定回路３０３終端抵抗３１１出力バッファ３１２内部検証回路３２１入力バッファ３２２内部判定回路４０１，４０２リード４１１，４１２ボンディングワイヤ４１３ボンディングパッド４２１パッケージ４２２半導体チップ６０１ソケット７１３被検証回路７１４終端抵抗７１５出力バッファ７１６処理回路７１７検証回路７２５判定回路７２６入力バッファ７２７内部判定回路１１０１評価ボード１１０２ＬＳＩ１１１１検証回路１１１２被検証回路１１１３終端抵抗１１１４出力バッファ１１１５処理回路１１２１判定回路１１２２被検証回路１１２３終端抵抗１１２４入力バッファ１１２５処理回路

Claims

【特許請求の範囲】

【請求項１】検証対象であって第１の端子に接続され
る第１の終端抵抗を含む被検証回路と、前記被検証回路の第１の端子に接続される第２の端子を
含み、かつ該第２の端子に接続される終端抵抗を含ま
ず、該第２の端子を介して前記被検証回路に高速の検証
信号を出力するための第１の検証回路と、前記第１の検証回路の第２の端子に接続される第３の端
子を含み、前記第１の検証回路が高速の検証信号を出力
するときには該第３の端子に第２の終端抵抗を接続し、
前記第１の検証回路が高速の検証信号を出力しないとき
には該第３の端子を介して前記被検証回路に低速の検証
信号を出力するための第２の検証回路を該第３の端子に
接続するテスタと、前記被検証回路の出力信号が適正か否かを判定するため
の判定回路とを有し、前記テスタが前記第３の端子に前記第２の終端抵抗を接
続するときには、前記第１の終端抵抗、前記第１の端
子、前記第２の端子、前記第３の端子及び前記第２の終
端抵抗がこの順序で一筆書きにより接続される試験装
置。
【請求項２】前記被検証回路、前記第１の検証回路及
び前記テスタは、それぞれ別々の半導体チップで構成さ
れる請求項１記載の試験装置。
【請求項３】前記被検証回路を含む半導体チップはソ
ケットを介して評価ボードに接続され、前記第１の検証
回路を含む半導体チップは同一の評価ボードに直接接続
される請求項２記載の試験装置。
【請求項４】検証対象であって第１の端子に接続され
る第１の終端抵抗を含む被検証回路と、前記被検証回路に対して検証信号を出力するための検証
回路と、前記被検証回路の第１の端子に接続される第２の端子を
含み、かつ該第２の端子に接続される終端抵抗を含ま
ず、該第２の端子を介して前記被検証回路の高速の出力
信号を入力して該出力信号が適正か否かを判定するため
の第１の判定回路と、前記第１の判定回路の第２の端子に接続される第３の端
子を含み、前記被検証回路が高速の出力信号を出力する
ときには該第３の端子に第２の終端抵抗を接続し、前記
被検証回路が低速の出力信号を出力するときには該第３
の端子を介して前記被検証回路の低速の出力信号を入力
して該出力信号が適正か否かを判定するための第２の判
定回路を該第３の端子に接続するテスタとを有し、前記テスタが前記第３の端子に前記第２の終端抵抗を接
続するときには、前記第１の終端抵抗、前記第１の端
子、前記第２の端子、前記第３の端子及び前記第２の終
端抵抗がこの順序で一筆書きにより接続される試験装
置。
【請求項５】前記被検証回路、前記第１の判定回路及
び前記テスタは、それぞれ別々の半導体チップで構成さ
れる請求項４記載の試験装置。
【請求項６】前記被検証回路を含む半導体チップはソ
ケットを介して評価ボードに接続され、前記第１の判定
回路を含む半導体チップは同一の評価ボードに直接接続
される請求項５記載の試験装置。
【請求項７】検証対象であって第１の端子に接続され
る第１の終端抵抗を含む第１の被検証回路と、前記第１の被検証回路の第１の端子に接続される第２の
端子を含み、かつ該第２の端子に接続される終端抵抗を
含まず、該第２の端子を介して前記第１の被検証回路に
高速の検証信号を出力するための第１の検証回路と、前記第１の検証回路の第２の端子に接続される第３の端
子を含み、前記第１の検証回路が高速の検証信号を出力
するときには該第３の端子に第２の終端抵抗を接続し、
前記第１の検証回路が高速の検証信号を出力しないとき
には該第３の端子を介して前記被検証回路に低速の検証
信号を出力するための第２の検証回路を該第３の端子に
接続する第１のテスタと、前記第１の被検証回路の出力信号が適正か否かを判定す
るための第１の判定回路と、検証対象であって第４の端子に接続される第３の終端抵
抗を含む第２の被検証回路と、前記第２の被検証回路に対して検証信号を出力するため
の第３の検証回路と、前記第２の被検証回路の第４の端子に接続される第５の
端子を含み、かつ該第５の端子に接続される終端抵抗を
含まず、該第５の端子を介して前記第２の被検証回路の
高速の出力信号を入力して該出力信号が適正か否かを判
定するための第２の判定回路と、前記第２の判定回路の第５の端子に接続される第６の端
子を含み、前記第２の被検証回路が高速の出力信号を出
力するときには該第６の端子に第４の終端抵抗を接続
し、前記第２の被検証回路が低速の出力信号を出力する
ときには該第６の端子を介して前記第２の被検証回路の
低速の出力信号を入力して該出力信号が適正か否かを判
定するための第３の判定回路を該第６の端子に接続する
第２のテスタとを有し、前記第１のテスタが前記第３の端子に前記第２の終端抵
抗を接続するときには、前記第１の終端抵抗、前記第１
の端子、前記第２の端子、前記第３の端子及び前記第２
の終端抵抗がこの順序で一筆書きにより接続され、前記第２のテスタが前記第６の端子に前記第４の終端抵
抗を接続するときには、前記第３の終端抵抗、前記第４
の端子、前記第５の端子、前記第６の端子及び前記第４
の終端抵抗がこの順序で一筆書きにより接続される試験
装置。
【請求項８】前記第１及び第２の被検証回路は、同一
の半導体チップで構成される請求項７記載の試験装置。
【請求項９】前記第１の被検証回路、前記第１の検証
回路及び前記第１のテスタはそれぞれ別々の半導体チッ
プで構成され、前記第２の被検証回路、前記第２の判定回路及び前記第
２のテスタはそれぞれ別々の半導体チップで構成される
請求項８記載の試験装置。
【請求項１０】前記第１及び第２の被検証回路を含む
半導体チップはソケットを介して評価ボードに接続さ
れ、前記第１の検証回路及び前記第２の判定回路を含む
一又は複数の半導体チップは同一の評価ボードに直接接
続される請求項９記載の試験装置。