JPH04329651A - 接続良否判定試験用回路内蔵集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半田未着試験を行うため
の接続良否判定試験用回路を内蔵した集積回路に係り、
特に、プリント基板に設けられた複数の被接続配線端部
の各々に各別に接続される入力ピンと、入力した信号に
一定の処理を行い、処理された信号を出力する内部回路
とを有する接続良否判定試験用回路に関する。昨今、益
々多用されてきているＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕ
ｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）プリント板の製造不良検
出を目的としたのである。磁気装置や端末装置等の装置
自体が著しく小型化されつつある製品では、プリント基
板はＳＭＴが採用され、使用部品は、ディジタル、アナ
ログを問わず、ＳＭＤ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　
Ｄｅｖｉｃｅ）パッケージが前提となっている。しかし
ながら、ＳＯＰやＱＦＰパッケージを使用したディジタ
ル素子ではピン（リード）とフットプリント間の半田未
着が起きやすく、プリント板試験段階での確実なリジェ
クトが不可欠である。本発明では、特にＬＳＩ等の大規
模回路素子の半田未着の検出を容易に実現する試験用回
路を提供するものである。

【０００２】

【従来の技術】従来、図１４に示すような、複数の被接
続配線端部４０が設けられたプリント基板の、該複数の
被接続配線端部４０の各々に各別に接続される入力ピン
５０と、入力した信号に一定の処理を行い処理した信号
を出力する内部回路２０と、論理処理のされた信号を出
力する出力ピン８０と、出力ピン８０の各々に各別に接
続される被接続配線端部９０とを有する集積回路があっ
た。従来、半導体集積回路パッケージのピン（リード線
）と、プリント基板の被接続配線端部（半田付け配線端
部）との接続良否判定試験（半田未着試験）は、試験用
端子３０，７０に対しインサーキットテスタを用いて試
験信号を投入または比較することにより行っている。 試験対象の半導体集積回路パッケージの出所の如何を問
わず、前記インサーキットテスタによる試験では、試験
対象の半導体集積回路についてのＬＳＩテストパターン
を作成して試験を行わねばならない。この試験において
、表面実装技法による半導体集積回路パッケージ（ＳＯ
ＰまたはＱＦＰ）を実装しているプリント基板の試験用
端子である入力試験プローブポイント（試験用端子）３
０からＬＳＩテストパターンをインサーキットテスタが
送り込み、出力試験プローブポイント（試験用端子）７
０から出力された各２値信号と前記入力されたＬＳＩテ
ストパターンの対応２値信号との異同を見ることにより
、半田付け配線端部とこれに対応する被試験対象の半導
体集積回路パッケージのピンとの接続の良否判定、又は
被試験対象の半導体集積回路パッケージのピンとこれに
対応する半田付け配線端部との接続の良否判定が行われ
る。

【０００３】

【発明が解決しようとする課題】ところで、インサーキ
ットテスト（以下ＩＣＴ）での集積回路（ＬＳＩ）のテ
ストパターンの作成の難易は、試験対象の半導体集積回
路内部のゲート回路数によって大きく依存する。従って
、ＬＳＩ開発品種が多く、開発されたＬＳＩの使用が短
期間であればある程、前述のＬＳＩテストパターンをそ
のＬＳＩ開発品種毎に作成しなければならず、各ＬＳＩ
テストパターンの作成に割き得る期間は、短くなる。 特に、ＬＳＩの集積度が高くなって、ゲート回路数が多
くなればなるほど、ＬＳＩテストパターンの作成に長期
間を要し、供給が追いつかなくなり、ＩＣＴ自体の存在
価値を無にする致命的な事柄になっているという問題点
を有している。そこで、本発明はＬＳＩテストパターン
作成の手作業を廃止し、ＬＳＩの内部論理に依存せずに
ピンの半田未着の試験を行うことができる接続良否判定
試験回路内蔵集積回路を提供することを目的としてなさ
れたものである。

【０００４】

【課題を解決するための手段】以上の技術的課題を解決
するため、第一の発明は図１に示すように、プリント基
板に設けられた複数の被接続配線端部４０の各々に各別
に接続される入力ピン５０と、入力した信号に一定の処
理を行い、処理された信号を出力する内部回路２０とを
有する集積回路において、前記被接続配線端部４０と接
続された試験用端子３０から投入され、前記端部４０及
び入力ピン５０を通って入力した試験信号に基づいて、
前記被接続配線端部４０と入力ピン５０との間の接続の
良否の判定を行う入力ピン接続良否判定部６０を前記集
積回路内に設けたものである。

【０００５】また、第二の発明は図２に示すように、プ
リント基板に設けられた複数の被接続配線端部８０の各
々に各別に接続される出力ピン９０と、入力した信号に
一定の処理を行い、処理された信号を出力する内部回路
２０とを有する集積回路において、前記被接続配線端部
８０に接続された試験用端子７０から投入され、前記端
部８０及び出力ピン９０を通って入力した試験信号に基
づいて前記被接続配線端部８０と出力ピン９０との間の
接続の良否の判定を行う出力ピン接続良否判定部１１０
を設けるとともに、通常動作の場合には前記内部回路２
０と出力ピンとの接続を行い、良否試験の指示があった
場合には、内部回路との遮断を行う出力スイッチ部１０
０を当該内部回路２０の各出力線と出力ピン９０との間
に設けたものである。

【０００６】さらに、第三の発明は図３に示すように、
プリント基板に設けられた複数の被接続配線端部４０の
各々に各別に接続される入力ピン５０と、入力した信号
に一定の処理を行い、処理した信号を出力する内部回路
２０と、を有する集積回路において、通常動作の場合に
は、隣接する各入力ピン５０間の接続を遮断し、良否判
定試験の指示があった場合には、隣接する各入力ピン５
０間の接続を行い、当該各入力ピンに対応する被接続配
線端部に接続された試験信号入力端子３１から投入され
た試験信号を、個々の試験用端子３０で検出することに
より当該被接続配線端部と入力ピンとの間の接続の試験
を行う隣接間スイッチ部１３０を各入力ピン５０に対応
して設けたものである。

【０００７】続いて、第四の発明は図４に示すように、
プリント基板に設けられた複数の被接続配線端部８０の
各々に各別に接続される出力ピン９０と、入力した信号
に一定の処理を行い、処理した信号を出力する内部回路
２０と、を有する集積回路において、通常動作の場合に
は内部回路２０と出力ピンとの間の接続を選択し、良否
判定試験の指示があった場合には、隣接する出力ピン間
の接続を選択し、当該各出力ピンに対応する被接続配線
端部に接続された試験信号入力端子７１から投入された
試験信号を、個々の試験用端子７０により検出すること
により当該被接続配線端部と出力ピンとの間の接続の試
験を行う接続選択部１５０を設けたものである。

【０００８】

【作用】第一の発明の動作について説明する。集積回路
の入力ピン５０と前記プリント板の被接続配線端部４０
との接続の良否の判定を行う場合には、各被接続配線端
部４０と接続された各配線上に設けられた試験用端子３
０から例えば、インサーキットテスタを用いて試験信号
を投入させ被試験対象である前記被接続配線端部４０及
び前記入力ピン５０を通って前記入力ピン接続良否判定
部６０に入力させる、観測端子６１にて判定する。もし
、前記入力ピン５０と被接続配線端部４０との間に接続
の不良があった場合には、当然入力すべき信号が前記良
否判定部６０に入力しないことになり、このことから接
続の良否の判定がされることになる。ここで、前記試験
信号としては、例えば、“１　”の信号を前記各被配線
端部４０及び入力ピン５０を介して入力させた場合に、
前記判定部６０としては、例えば、全入力信号線から入
力した信号の論理積をとるようにすれば良い。または、
どの接続点が不良かを特定することができるように、順
次一個ずつ“０　”を入力させ、他の信号線については
“１　”を入力するようにし、前記判定部６０としては
論理積をとるようにすれば、接続が正常であれば、当該
判定部６０からの出力は常に“０　”が観測端子６１へ
出力されることになる。また、「一定の処理」とは例え
ば、論理処理であったり、データの格納処理等がある。

【０００９】一方、第二の発明にあっては、第一の発明
と異なり、集積回路の出力側に関して接続の試験を行う
ものであるが、ピン接続の良否の判定を行う場合には、
前記内部回路２０からの出力信号を出力スイッチ部１０
０により遮断して、試験信号のみが出力ピン９０と否接
続配線端部８０との間に流れるようにする。

【００１０】さらに、第三の発明は第一及び第二の発明
と異なり、良否判定試験を行う場合には、隣合う入力ピ
ン５０間に設けた隣接スイッチ部１３０に指示を与えて
、ある試験信号入力端子３１を通って入力させた試験信
号をすべての入力ピンへ一斉に出力するようにして当該
各入力ピン５０と被接続配線端部４０との接続の良否の
判定を行うようにしている。

【００１１】また、第四の発明の場合には、第三の発明
と異なり、出力ピン９０と被接続配線端部８０との接続
の良否の判定を行うものであり、出力ピン９０と被接続
配線端部８０との接続の良否の判定を行う場合には前記
接続選択部１５０により、前記内部回路２０からの出力
信号を遮断し、隣合う出力ピン同士を接続させて、試験
信号入力端子７１から注入した試験信号を個々の出力ピ
ンへ一斉に出力させることにより試験を行うものである
。尚、通常の動作を行う場合には、接続選択部１５０に
より前記隣合う出力ピン間の接続を解除し、前記内部回
路２０の出力信号との接続を選択することになる。

【００１２】

【実施例】続いて、本発明に係る実施例について説明す
る。図５に本実施例に係る接続良否判定試験用回路内蔵
集積回路を示す。同図（ａ）はＳＭＤ（Ｓｕｒｆａｃｅ
　Ｍｏｕｎｔ　ｄｅｖｉｃｅ）を示すものであり、プリ
ント基板の表面にＳＭＤ部品としての複数の集積回路、
ＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ
）５０及びＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇ
ｅ）　５１が実装された場合の概略図を示すものである
。ここで、ＳＯＰ５０は主に、ＳＳＩ／ＭＳＩクラスの
ディジタル素子に使用されるものであり、ＱＦＰ５１は
主にＬＳＩに使用されるものである。また、図５（ｂ）
には同図（ａ）に、ＳＯＰ５０及びＱＦＰ５１をプリン
ト基板５２に実装したものを側面から見た場合を示すも
のであり、同図（ｃ）には本実施例で、ピン接続の良否
の判定を行おうとする対象のピン（ＳＭＤリード）５と
被接続配線端部（フットプリント）４との間が未着の場
合を示すものである。ここで、フットプリント４はプリ
ント基板５２にＳＭＤをとりつけるためのものであり、
プリント基板はＳＭＤ素子を搭載するＳＭＴプリント板
であり、プローブポイント３はＳＭＤばかりの場合には
テスト専用のビアまたはパッドが設置され、プローブピ
ンは信号をドライブ、レシーブするためのピンである。 このように本実施例の対象となるものは、半田未着の発
生しやすいＳＭＤパッケージを用いるチップであって、
差し込み型のパッケージは除外される。

【００１３】図６に第一の実施例に係る集積回路を示す
。本例にあっては、複数の被接続配線端部４０，８０で
ある入力側フットプリント４及び出力側フットプリント
８が設けられたプリント基板と、該複数の入力側フット
プリント４の各々に各別に接続される入力ピン５と、入
力した信号に関して論理処理を行い処理信号の出力が行
われる内部回路２０としてのシステム回路２と、前記フ
ットプリント４と接続された試験用端子３０としてのプ
ローブポイント３から投入され、前記フットプリント４
及び入力ピン５を介して入力した試験信号について論理
処理を行うことにより、前記フットプリント４と入力ピ
ン５との間の接続の良否の判定を行う入力ピン接続良否
判定部６とを有するとともに、該複数の出力側フットプ
リント８の各々に各別に接続される出力ピン９と、前記
出力側フットプリント８と接続された試験用端子７０と
してのプローブポイント７から投入され、前記出力側フ
ットプリント８及び出力ピン９を介して入力した試験信
号に論理処理を行うことにより、前記フットプリント８
と出力ピン９との間の接続の良否の判定を行う出力ピン
接続良否判定部１１と、通常動作の場合には前記システ
ム回路２と出力ピン９との接続を行い、良否試験の指示
があった場合には、システム回路２と出力ピン９との接
続を行うトライステートバッファである出力スイッチ部
１０を当該システム回路２と出力ピン９との間に設けた
ものである。ここで、前記入力ピン接続良否判定部６と
前記出力ピン接続良否判定部１１とは同図に示すように
、各入力ピンまたは出力ピンに対応して専用のゲート２
１を１つずつ新設し、Ｉ１からＩｎまたはＯ１からＯｎ
に向かって、シリアルにチェーン形式でＡＮＤ素子２６
が接続されたものである。また、図６中、符号１７はセ
ルフループであり、符号３５は入力側に関し、試験結果
の検出を行う専用のチェックピンであり、符号３２は出
力側に関し、試験結果の検出を行う専用のチェックピン
であり、符号３３は高インピーダンス状態と通常状態と
の切換えを行うことによりテストモードと通常モードと
の切換えを行うモード切換え部である。

【００１４】図７には前記入力側及び出力側のチェック
ピンを共用させたものであり、そのために、ＯＲ素子３
４を設けたものである。さらに、図８は第一の実施例を
ＣＭＯＳに適用した場合を示すものであり、ＣＭＯＳに
ついては、入力ピンには入力マクロ５５、出力ピンには
出力マクロ５７が用意されていて、物理ピンとの間に前
記入力ピン接続良否判定部６及び出力ピン接続良否判定
部１１は例えば、入力バッファ５５の設けられている入
力マクロ５６の後方、出力バッファ５７の設けられてい
る出力マクロ５８の後方にそれぞれに設けられる。尚、
本実施例にあっては、入力ピン及び出力ピンの空き端子
にもテストパッドを設けておく。これは隣接ピンの間の
ショートの検出にも不可欠であるからである。また、本
実施例にあっては、入力ピンのグラウンド処理の際は、
必ず抵抗を介在させる。ＴＭピンは抵抗を介在させるな
ら、グラウンドに落としても構わない。ＩＣＴ試験では
強制的にレベル１をテスタ側からドライブして試験する
。また出力ピンから入力ピンへの自己ループを作っても
構わない。ＩＣＴ試験時は、ＴＭピンを操作して高イン
ピーダンス状態で試験を行う。

【００１５】続いて、本実施例に係る接続良否判定試験
用回路内蔵集積回路によりピン接続良否の判定を行う場
合の動作について説明する。第一段階 図９に示すように、前記ＴＭピン３３にテスタ側からレ
ベルを“１　”に強制的に駆動して、前記出力スイッチ
部１０としてのトライステートバッファを高インピーダ
ンス状態にすることにより、全出力ピン９を高インピー
ダンス状態にして、出力ピン９について、前記プローブ
ポイント７に接続したプローブピンを介して、テスタ側
でプルアップまたはプルダウン抵抗を交互に接続して、
それぞれ、レベル１またはレベル０になるかどうかの試
験を行う。レベル１またはレベル０にならない場合は、
集積回路自体の固定障害を疑い、多数の出力ピン９がレ
ベル１またはレベル０にならない場合は、前記ＴＭピン
３３自身の半田未着を疑う。

【００１６】第二段階 次に、全入力ピン５にレベル“１　”を同時に印加して
、前記チェックピン３５に“１　”が出力されることを
確認する、チェックピン３５に〓１”が出力されない場
合には、いずれかの入力ピン５（フットプリント４との
間の）またはチェックピン３５（フットプリント６１と
の間の）自身の半田未着を疑う。続いて、図１０に示す
ように、１ピンだけにレベル“０”を印加して、チェッ
クピン３５に“０　”が出力されない場合は着目の入力
ピン５またはチェックピン３５自身の半田未着を疑う。 以上の動作を全入力ピンについて繰り返す。試験結果が
特定の入力ピン５だけに“０”が出力されないという否
定的結果（フェイル）が生じた場合には当該入力ピン５
の半田未着を調べる。全入力ピンに否定的結果が起きて
いれば前記チェックピン３５の半田未着を調べる。

【００１７】 第三段階次に、全出力ピン９について１ピンずつ半田未
着試験を行う。先ず、全出力ピン９にレベル“１　”を
同時に印加して、前記出力側のチェックピン３２に“１
　”が出力されることを確認する。チェックピン３２に
“１　”が出力されない否定的結果が得られた場合は、
いずれかの出力ピン９（フットプリント８との間の）ま
たはチェックピン３２（フットプリント６２との間の）
自身の半田未着を疑う。次に、１ピンだけにレベル“０
　”を印加して、チェックピン３２に“０　”が出力さ
れることを確認する。チェックピン３２に“０　”が出
力されない場合には、着目の出力ピン９またはチェック
ピン３２自身の半田未着を疑う。以上の動作を全出力ピ
ンについて繰り返す。以上の動作により得られた試験結
果を概観して、特定の出力ピンだけに否定的結果が起き
ていれば、そのピンの半田未着を調べる。全出力ピンに
否定的結果が起きていれば、チェックピンの半田未着を
調べる。

【００１８】続いて、第二の実施例について説明する。 図１２に第二の実施例に係る回路図を示す。本実施例に
あっては、同図に示すように、入力側の複数の被接続配
線端部４０及び出力側の複数の被接続配線端部８０とし
ての入力側のフットプリント４及び出力側のフットプリ
ント８を有するプリント基板と、該複数のフットプリン
ト４及びフットプリント８の各々に各別に接続される入
力ピン５及び出力ピン９と、当該フットプリント４及び
入力ピン５を介して入力した入力信号に関して、論理処
理を行い前記出力ピン９を介して処理結果の出力を行う
システム回路２と、良否判定試験の指示があった場合に
は、隣合う各入力ピン５間の接続を行い、通常動作の指
示があった場合には、隣合う各入力ピン５間の接続の遮
断を行う隣接スイッチ部１３を各入力ピン５に対応して
設けるとともに、良否判定試験の指示があった場合には
、前記システム回路２からの出力信号を遮断し、隣合っ
た出力ピンに接続された配線からの信号を当該出力ピン
に出力する接続選択部１５を集積回路に設けたものであ
る。ここで、前記スイッチ部１３はトライステートバッ
ファであり、前記テストモード信号により高インピーダ
ンス状態または接続状態に設定可能なものである。また
、当該各スイッチ部１３は、前記各入力ピン５に対し、
試験信号入力ピン３６を始点として、第１入力ピン５か
ら第ｎ入力ピン５までの全入力ピンを、入力用テスト制
御ゲートであるトライステートバッファを介在させつつ
、シリアルに接続されているものである。各出力ピン９
に対して試験信号入力ピン３７を始点として、第１出力
ピン９から、第ｎ出力ピン９までを、出力用テスト制御
ゲートである信号選択部１５を介在させつつ、シリアル
に接続する。前記信号選択部１５は同図に示すように、
各々二個の正反のテストモード信号により各々動作する
トライステートバッファ３９，４０を有するものであり
、これによって、テスト時のみテストデータ出力が伝播
するように、前記テストモードピン４１により制御され
る。

【００１９】続いて、本実施例の動作について説明する
。入力ピン５のオープンテストを行う場合について説明
する。第一段階で、試験対象の集積回路（ＬＳＩ）の前
段素子の全出力信号を高インピーダンス状態に固定し、
テストモード（ＴＭ）ピン４１をイネーブル状態“０”
（テストモード）に設定することにより隣接入力ピン５
間の接続を行う。第二段階で、前記試験信号入力端子３
’に設けられたプローブピンから試験信号“０　”を投
入する。試験信号“０　”が前記試験信号入力ピン３６
を通して試験用端子３の第１プローブピン３にて観測さ
れる。第１入力ピン５とフットプリント４間の接続が正
常であれば（オープンでなければ）、第１プローブピン
にて“０　”データが観測できる筈である。第二段階の
作業を第ｎ入力ピン５までの全入力ピンに対して繰り返
す。第三段階で、前記試験用端子に設けられたプローブ
ピンから試験信号“１　”を印加する。その後、印加さ
れた試験信号“１　”を第１入力ピン５を通して第１プ
ローブピン３にて観測する。第１入力ピン５とフットプ
リント４との接続が正常であれば、第１プローブピン３
にて“１　”データが観測される筈である。第三段階の
作業を第ｎ入力ピン５までの全入力ピンに対して繰り返
す。第四段階で、前記各プローブピン自体のプローブポ
イントとの接続不良については、第一段階から第三段階
までの試験結果から判定することができる。即ち、不良
が多発すれば、プローブピン自体の接続不良が推定され
る。

【００２０】出力ピンの接続良否判定試験第一段階で、
テストモードピン４１をイネーブル状態“０　”（テス
トモード）に設定する。第二段階で、前記試験信号入力
端子７’から試験信号“０　”を印加する。印加された
試験信号“０　”を第１出力ピン９を通して、前記試験
用端子７に設けられたプローブピンにて観測する。第１
出力ピン９とフットプリント８との接続が正常であれば
（オープンでなければ）、第ｎプローブピンにて“０　
”データが観測される筈である。第二段階の作業を第ｎ
出力ピン９までの全出力ピンに対して繰り返す。第三段
階で次に、前記試験信号入力端子７’から試験信号“１
　”を印加し、試験信号“１　”を第１出力ピンを通し
てテストデータプローブピンで観測する。第１出力ピン
９とフットプリント８との接続が正常であれば、第ｎプ
ローブピン７にて“１　”データが観測される筈である
。第三段階の作業を第ｎ出力ピン９までの全出力ピンに
対して繰り返す。第四段階でプローブピン自体の試験用
端子との接続不良については、第一段階から第三段階ま
での試験結果から判定することができる。即ち、不良が
多発すれはプローブピン自体の接続不良が推定されるこ
とになる。 尚、以上の説明では前記入力マクロの各入力バッファ及
び出力バッファについては入出力信号の反転を行わない
例について説明したが、当該場合に限られることなく、
入出力信号の反転を行う場合について適用することがで
きる。反転を行う場合には、信号極性に注意する必要が
ある。また、入力ピン、及び出力ピンともに、マクロ内
部にプルアップ／プルダウン抵抗を持つ場合には、プリ
ント板上に抵抗を置く必要はない。さらに、図１４に第
三の実施例に係る接続良否判定試験用回路内蔵集積回路
を示す。本実施例に係る回路は前述した第一の実施例の
他の例に係る回路（図７）と異なり、入力側及び出力側
のチェックピンを共用させるためのＯＲ素子４４にトラ
イステートバッファである出力スイッチ部１０の高イン
ピーダンス状態と通常状態との切換えを行うことにより
テストモードと通常モードとの切換えを行うモード切換
え部３３から分岐させた信号線を入力させたものである
。これによって、チェックピン３５に“１　”又は“０
　”が出力されるか否かによって、モード切換え部３３
自身の端子６３との半田未着をも調べることができる。

【００２１】

【発明の効果】以上説明したように、本発明では集積回
路内に、入力ピン及び出力ピンと被接続配線端部との接
続の良否判定を行うことのできるピン接続良否判定回路
を内蔵させている。したがって、簡単な方法で、容易に
かつ確実に接続の良否の判定を行うことができて、信頼
性のある集積回路を提供することが出来ることになる。

【図面の簡単な説明】

【図１】第一の発明の原理ブロック図

【図２】第二の発明の原理ブロック図

【図３】第三の発明の原理ブロック図

【図４】第四の発明の原理ブロック図

【図５】実施例に係るＳＭＤを示す図

【図６】第一の実施例に係る回路図

【図７】第一の実施例に係る他の回路図

【図８】第一の
実施例をＣＭＯＳに適用した場合を示す回路図

【図９】第一の実施例に係る動作説明図（１）

【図１０
】第一の実施例に係る動作説明図（２）

【図１１】第一
の実施例に係る動作説明図（３）

【図１２】第二の実施
例に係る回路図

【図１３】第三の実施例に係る回路図

【図１４】従来例に係るブロック図

【符号の説明】

２０（２）　　内部回路（システム回路）３０，７０，
３，７　　試験用端子（プローブポイント）４０，８０
（４，８）　　被接続配線端部（フットプリント） ５０，５　　入力ピン ６０，６　　入力ピン接続良否判定部 ６１，１１１　　観測端子 ７１，３１（３７），３’７’　　試験信号入力端子（
試験信号入力ピン） ９０，９　　出力ピン １１０，１１　　出力ピン接続良否判定部１００，１０
　　出力スイッチ部 １３０，１３　　隣接スイッチ部 １５０，１５　　接続選択部

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　プリント基板に設けられた複数の被接
   続配線端部（４０）の各々に各別に接続される入力ピン
   （５０）と、入力した信号に一定の処理を行い、処理さ
   れた信号を出力する内部回路（２０）とを有する集積回
   路において、前記被接続配線端部（４０）と接続された
   試験用端子（３０）から投入され、前記端部（４０）及
   び入力ピン（５０）を通って入力した試験信号に基づい
   て、前記被接続配線端部（４０）と入力ピン（５０）と
   の間の接続の良否の判定を行う入力ピン接続良否判定部
   （６０）を前記集積回路内に設けたことを特徴とする接
   続良否判定試験用回路内蔵集積回路。
2. 【請求項２】　　プリント基板に設けられた複数の被接
   続配線端部（８０）の各々に各別に接続される出力ピン
   （９０）と、入力した信号に一定の処理を行い、処理さ
   れた信号を出力する内部回路（２０）とを有する集積回
   路において、前記被接続配線端部（８０）と接続された
   試験用端子（７０）から投入され、前記端部（８０）及
   び出力ピン（９０）を通って入力した試験信号に基づい
   て前記被接続配線端部（８０）と出力ピン（９０）との
   間の接続の良否の判定を行う出力ピン接続良否判定部（
   １１０）を設けるとともに、通常動作の場合には前記内
   部回路（２０）と出力ピンとの接続を行い、良否試験の
   指示があった場合には、内部回路と出力ピンとの遮断を
   行う出力スイッチ部（１００）を当該内部回路（２０）
   と出力ピン（９０）との間に設けたことを特徴とする接
   続良否判定試験用回路内蔵集積回路。
3. 【請求項３】　　プリント基板に設けられた複数の被接
   続配線端部（４０）の各々に各別に接続される入力ピン
   （５０）と、入力した信号に一定の処理を行い、処理し
   た信号を出力する内部回路（２０）と、を有する集積回
   路において、通常動作の場合には、隣接する各入力ピン
   （５０）間の接続を遮断し、良否判定試験の指示があっ
   た場合には、隣接する各入力ピン（５０）間の接続を行
   い、当該各入力ピンに対応する被接続配線端部に接続さ
   れた試験用端子（３０）にて試験信号入力端子（３１）
   から投入された試験信号を、個々の試験用端子（３０）
   で検出することにより当該被接続配線端部と入力ピンと
   の間の接続の試験を行う隣接間スイッチ部（１３０）を
   各入力ピン（５０）に対応して設けたことを特徴とする
   接続良否判定試験用回路内蔵集積回路。
4. 【請求項４】　　プリント基板に設けられた複数の被接
   続配線端部（８０）の各々に各別に接続される出力ピン
   （９０）と、入力した信号に一定の処理を行い、処理し
   た信号を出力する内部回路（２０）と、を有する集積回
   路において、通常動作の場合には、内部回路（２０）と
   出力ピンとの間の接続を選択し、良否判定試験の指示が
   あった場合には、隣接する出力ピン間の接続を選択し、
   当該各出力ピンに対応する被接続配線端部に接続された
   試験用端子（７０）にて試験信号入力端子（７１）から
   注入された試験信号を、個々の試験用端子（７０）によ
   り検出することにより当該被接続配線端部と出力ピンと
   の間の接続の試験を行う接続選択部（１５０）を設けた
   ことを特徴とする接続良否判定試験用回路内蔵集積回路
   。