JPH0862294A - 半導体装置及び半導体装置のテスト方法 - Google Patents
半導体装置及び半導体装置のテスト方法Info
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- JPH0862294A JPH0862294A JP6201136A JP20113694A JPH0862294A JP H0862294 A JPH0862294 A JP H0862294A JP 6201136 A JP6201136 A JP 6201136A JP 20113694 A JP20113694 A JP 20113694A JP H0862294 A JPH0862294 A JP H0862294A
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- lsi
- output
- semiconductor device
- test
- connection
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の接続テストにおけるショートの
検出精度を上げる。 【構成】 通常動作時には出力ドライバ105aの２組のCM
OSトランジスタ9, 11と10, 12の両方が動作し、半導体
装置の外部をテストする命令が外部から与えられるとEX
TEST端子19への入力がハイレベルになって、出力ドライ
バ105aの一方のCMOSトランジスタ9, 11 がオフして半導
体装置のドライブ能力が通常動作時より小さくなり、部
品などが配線パターンの上に落ちている場合のような微
妙な度合いのショートまで検出できる。
検出精度を上げる。 【構成】 通常動作時には出力ドライバ105aの２組のCM
OSトランジスタ9, 11と10, 12の両方が動作し、半導体
装置の外部をテストする命令が外部から与えられるとEX
TEST端子19への入力がハイレベルになって、出力ドライ
バ105aの一方のCMOSトランジスタ9, 11 がオフして半導
体装置のドライブ能力が通常動作時より小さくなり、部
品などが配線パターンの上に落ちている場合のような微
妙な度合いのショートまで検出できる。
Description
【０００１】
【産業上の利用分野】本発明は、そのバッファを介して
他のLSI へデータを出力する半導体装置に関し、特にLS
I 間の接続をテストする機能に関する。
他のLSI へデータを出力する半導体装置に関し、特にLS
I 間の接続をテストする機能に関する。
【０００２】
【従来の技術】複数のLSI をボード上に実装して作られ
る電子機器は、実装完了後、LSI 間の接続が正しいこと
を確認する必要がある。LSI のテスト方法としては、LS
I テスタ，プローブ等のテスト治具をLSI に接続してLS
I をテストする方法がある。このようなテスト方法を採
用するLSI としては、例えば、テスト時のLSI のテスト
信号のスピードの高速化, 雑音の低減化のために、テス
ト信号を出力する出力バッファを改良したLSI （特開平
2-26412 号，特開平5-55889 号公報，特開平5-75427 号
公報，特開平2-25775 号公報）が開示されている。
る電子機器は、実装完了後、LSI 間の接続が正しいこと
を確認する必要がある。LSI のテスト方法としては、LS
I テスタ，プローブ等のテスト治具をLSI に接続してLS
I をテストする方法がある。このようなテスト方法を採
用するLSI としては、例えば、テスト時のLSI のテスト
信号のスピードの高速化, 雑音の低減化のために、テス
ト信号を出力する出力バッファを改良したLSI （特開平
2-26412 号，特開平5-55889 号公報，特開平5-75427 号
公報，特開平2-25775 号公報）が開示されている。
【０００３】ところで、ボードテストの容易化手法の一
つにバウンダリ・スキャン手法がある。バウンダリ・ス
キャン手法は、LSI 内部のテスト容易化手法であるスキ
ャン手法をボード上に拡張したものであって、バウンダ
リ・スキャン手法の仕様はIEED Std 1149.1 規格として
標準化されている。バウンダリ・スキャン可能なLSI を
用いたボードでは、ボードのエッジコネクタからボード
上のLSI をアクセスできるため、LSI テスタ等の高価な
インサーキット・テスタが不要である。つまり、表面実
装部品などテスト・プローブが立てにくいLSI のテスト
も容易にできる。
つにバウンダリ・スキャン手法がある。バウンダリ・ス
キャン手法は、LSI 内部のテスト容易化手法であるスキ
ャン手法をボード上に拡張したものであって、バウンダ
リ・スキャン手法の仕様はIEED Std 1149.1 規格として
標準化されている。バウンダリ・スキャン可能なLSI を
用いたボードでは、ボードのエッジコネクタからボード
上のLSI をアクセスできるため、LSI テスタ等の高価な
インサーキット・テスタが不要である。つまり、表面実
装部品などテスト・プローブが立てにくいLSI のテスト
も容易にできる。
【０００４】図６は、バウンダリ・スキャン規格に従っ
て作られた従来のLSI の構成を示すブロック図であっ
て、図中、300 はLSI である。LSI 300 は、入力ピンIP
1 、IP2 、IP3 から受け取った信号をそれぞれの入力バ
ッファ101 を介して内部ロジック102 に入力し、内部ロ
ジック102 は入力された信号を論理演算する。LSI 300
には出力バッファ107 と出力ピンOP1, OP2, OP3 とが設
けられている。出力バッファ107 には出力ドライバ（後
に詳述する）を出力可能にするか否かを制御するイネー
ブル信号の入力端子であるイネーブル端子（Enable）
６、及び出力ドライバが出力するデータの入力端子であ
る出力データ端子（Output）７が設けられており、イネ
ーブル信号が有意になると出力データ端子７を経て取り
込んだ出力データをチップのパッド（PAD ）８に接続さ
れた出力ピンOP1, OP2, OP3 からそれぞれ出力する。
て作られた従来のLSI の構成を示すブロック図であっ
て、図中、300 はLSI である。LSI 300 は、入力ピンIP
1 、IP2 、IP3 から受け取った信号をそれぞれの入力バ
ッファ101 を介して内部ロジック102 に入力し、内部ロ
ジック102 は入力された信号を論理演算する。LSI 300
には出力バッファ107 と出力ピンOP1, OP2, OP3 とが設
けられている。出力バッファ107 には出力ドライバ（後
に詳述する）を出力可能にするか否かを制御するイネー
ブル信号の入力端子であるイネーブル端子（Enable）
６、及び出力ドライバが出力するデータの入力端子であ
る出力データ端子（Output）７が設けられており、イネ
ーブル信号が有意になると出力データ端子７を経て取り
込んだ出力データをチップのパッド（PAD ）８に接続さ
れた出力ピンOP1, OP2, OP3 からそれぞれ出力する。
【０００５】また、LSI 300 はテスト専用ピンとして、
ボードテスト時にセットされるテストモード選択信号(T
MS) の入力ピン、テストデータ入力ピンTDI 、テストク
ロック(TCK) の入力ピン、及びテストデータ出力ピンTD
O を備えている。さらに、LSI 300 は、テスト回路とし
て、ボードテスト時に外部から与えられる、LSI 外部を
テストするEXTEST命令などのテスト命令がロードされる
命令レジスタ103a及び命令レジスタ103aにロードされた
命令をデコードする命令デコーダ103bからなるバウンダ
リ・スキャン・ロジック103 と、入力バッファ101 と内
部ロジック102の間、さらに内部ロジック102 と出力バ
ッファ107 の間に、入力ピンIP1, IP2,IP3 と出力ピンO
P1, OP2, OP3 にそれぞれ対応付けて配されたバウンダ
リ・レジスタ・セル104 とを備える。
ボードテスト時にセットされるテストモード選択信号(T
MS) の入力ピン、テストデータ入力ピンTDI 、テストク
ロック(TCK) の入力ピン、及びテストデータ出力ピンTD
O を備えている。さらに、LSI 300 は、テスト回路とし
て、ボードテスト時に外部から与えられる、LSI 外部を
テストするEXTEST命令などのテスト命令がロードされる
命令レジスタ103a及び命令レジスタ103aにロードされた
命令をデコードする命令デコーダ103bからなるバウンダ
リ・スキャン・ロジック103 と、入力バッファ101 と内
部ロジック102の間、さらに内部ロジック102 と出力バ
ッファ107 の間に、入力ピンIP1, IP2,IP3 と出力ピンO
P1, OP2, OP3 にそれぞれ対応付けて配されたバウンダ
リ・レジスタ・セル104 とを備える。
【０００６】バウンダリ・レジスタ・セル104 はバウン
ダリ・スキャン・ロジック103 に直列接続されてシフト
レジスタを構成しており、バウンダリ・スキャン・ロジ
ック103 がテストデータ入力ピンTDI から入力されたテ
ストデータをバウンダリ・レジスタ・セル104 にセット
すると、バウンダリ・レジスタ・セル104 にセットされ
たテストデータはテストクロックTCK に同期してシフト
する。さらに、バウンダリ・スキャン・ロジック103 は
バウンダリ・レジスタ・セル104 の値を出力バッファ10
7 を介して出力ピンOP1 〜OP3 から出力し、又はテスト
データ出力ピンTDO からLSI 300 の外部に出力して観測
可能とする。
ダリ・スキャン・ロジック103 に直列接続されてシフト
レジスタを構成しており、バウンダリ・スキャン・ロジ
ック103 がテストデータ入力ピンTDI から入力されたテ
ストデータをバウンダリ・レジスタ・セル104 にセット
すると、バウンダリ・レジスタ・セル104 にセットされ
たテストデータはテストクロックTCK に同期してシフト
する。さらに、バウンダリ・スキャン・ロジック103 は
バウンダリ・レジスタ・セル104 の値を出力バッファ10
7 を介して出力ピンOP1 〜OP3 から出力し、又はテスト
データ出力ピンTDO からLSI 300 の外部に出力して観測
可能とする。
【０００７】通常動作時、LSI 300 への入力信号は、入
力ピンIP1 、IP2 、IP3 から、入力バッファ101 、入力
側のバウンダリ・レジスタ・セル104 を経由して、内部
ロジック102 に伝えられる。また、内部ロジック102 か
らの出力信号は、出力側のバウンダリ・レジスタ・セル
104 、出力バッファ107 を通り、出力ピンOP1, OP2,OP3
から出力される。
力ピンIP1 、IP2 、IP3 から、入力バッファ101 、入力
側のバウンダリ・レジスタ・セル104 を経由して、内部
ロジック102 に伝えられる。また、内部ロジック102 か
らの出力信号は、出力側のバウンダリ・レジスタ・セル
104 、出力バッファ107 を通り、出力ピンOP1, OP2,OP3
から出力される。
【０００８】図７は従来の出力バッファ107 の一例を示
す回路図である。出力バッファ107 は、そのソースが電
源に接続されたＰチャネルトランジスタ１とそのソース
が接地されたＮチャネルトランジスタ２とのCMOSトラン
ジスタからなる出力ドライバ107aを有し、Ｐチャネルト
ランジスタ１のゲートは、イネーブル端子６の入力と出
力データ端子７の入力とを２入力とするNANDゲート３の
出力に接続され、一方、Ｎチャネルトランジスタ２のゲ
ートは、イネーブル端子６からの入力をインバータ５で
反転した反転信号と出力データ端子７の入力とを２入力
とするNOR ゲート４の出力に接続され、Ｐチャネルトラ
ンジスタ１及びＮチャネルトランジスタ２のドレインは
パッド８に接続されている。
す回路図である。出力バッファ107 は、そのソースが電
源に接続されたＰチャネルトランジスタ１とそのソース
が接地されたＮチャネルトランジスタ２とのCMOSトラン
ジスタからなる出力ドライバ107aを有し、Ｐチャネルト
ランジスタ１のゲートは、イネーブル端子６の入力と出
力データ端子７の入力とを２入力とするNANDゲート３の
出力に接続され、一方、Ｎチャネルトランジスタ２のゲ
ートは、イネーブル端子６からの入力をインバータ５で
反転した反転信号と出力データ端子７の入力とを２入力
とするNOR ゲート４の出力に接続され、Ｐチャネルトラ
ンジスタ１及びＮチャネルトランジスタ２のドレインは
パッド８に接続されている。
【０００９】イネーブル端子６から入力されるイネーブ
ル信号がハイレベル、出力データ端子７を介して与えら
れた出力信号がハイレベルの場合は出力ドライバ107aの
Ｐチャネルトランジスタ１がオンし、ハイレベルを
“１”とすると、パッド８を通してLSI 300 の出力ピン
OP1 又はOP2 又はOP3 から“１”を出力する。また、イ
ネーブル端子６から入力されるイネーブル信号がハイレ
ベル、出力データ端子７を介して与えられた出力信号が
ローレベルの場合は出力ドライバ107aのＮチャネルトラ
ンジスタ２がオンし、パッド８を通してLSI 300 の出力
ピンOP1 又はOP2 又はOP3 から“０”を出力する。
ル信号がハイレベル、出力データ端子７を介して与えら
れた出力信号がハイレベルの場合は出力ドライバ107aの
Ｐチャネルトランジスタ１がオンし、ハイレベルを
“１”とすると、パッド８を通してLSI 300 の出力ピン
OP1 又はOP2 又はOP3 から“１”を出力する。また、イ
ネーブル端子６から入力されるイネーブル信号がハイレ
ベル、出力データ端子７を介して与えられた出力信号が
ローレベルの場合は出力ドライバ107aのＮチャネルトラ
ンジスタ２がオンし、パッド８を通してLSI 300 の出力
ピンOP1 又はOP2 又はOP3 から“０”を出力する。
【００１０】次に、バウンダリスキャン手法によるボー
ドテストの手順を図８に基づいて説明する。ボード上に
は、バウンダリスキャン規格に準拠したLSI(A) 300a と
LSI(B) 300b が実装されている。ノードI1，ノードI2，
ノード I3 はボードエッジに設けられたボードへの入力
端子であり、LSI(A) 300a の入力ピンIP1, IP2, IP3に
それぞれ接続されている。ノード A, ノード B, ノード
CはLSI(A) 300a の出力ピンOP1, OP2, OP3 をLSI(B) 3
00b の入力ピンIP1, IP2, IP3 をそれぞれ接続する配線
である。ノードO1，ノードO2，ノード O3 は、ボードエ
ッジに設けられたボードからの出力端子であり、LSI(B)
300b の出力ピンOP1, OP2, OP3 にそれぞれ接続されて
いる。さらに、ボードはLSI(A) 300a, LSI(B) 300bのそ
れぞれのバウダンリ・スキャン・ロジック103 のテスト
専用ピンTCK, TMSにそれぞれ接続されるテストクロック
(TCK) とテストモード選択信号(TMS) の入力端子と、LS
I(A) 300a のテストデータ入力ピンTDI に接続されるテ
ストデータ入力端子TDI と、LSI(B) 300b のテストデー
タ出力ピンTDO に接続されるテストデータ出力端子TDO
とをエッジに備える。また、LSI(A) 300a のテストデー
タ出力端子TDO とLSI(B) 300b のテストデータ入力端子
TDI が接続されている。
ドテストの手順を図８に基づいて説明する。ボード上に
は、バウンダリスキャン規格に準拠したLSI(A) 300a と
LSI(B) 300b が実装されている。ノードI1，ノードI2，
ノード I3 はボードエッジに設けられたボードへの入力
端子であり、LSI(A) 300a の入力ピンIP1, IP2, IP3に
それぞれ接続されている。ノード A, ノード B, ノード
CはLSI(A) 300a の出力ピンOP1, OP2, OP3 をLSI(B) 3
00b の入力ピンIP1, IP2, IP3 をそれぞれ接続する配線
である。ノードO1，ノードO2，ノード O3 は、ボードエ
ッジに設けられたボードからの出力端子であり、LSI(B)
300b の出力ピンOP1, OP2, OP3 にそれぞれ接続されて
いる。さらに、ボードはLSI(A) 300a, LSI(B) 300bのそ
れぞれのバウダンリ・スキャン・ロジック103 のテスト
専用ピンTCK, TMSにそれぞれ接続されるテストクロック
(TCK) とテストモード選択信号(TMS) の入力端子と、LS
I(A) 300a のテストデータ入力ピンTDI に接続されるテ
ストデータ入力端子TDI と、LSI(B) 300b のテストデー
タ出力ピンTDO に接続されるテストデータ出力端子TDO
とをエッジに備える。また、LSI(A) 300a のテストデー
タ出力端子TDO とLSI(B) 300b のテストデータ入力端子
TDI が接続されている。
【００１１】次に、LSI(A) 300a の出力ピンOP1 〜OP3
とLSI(B) 300b の入力ピンIP1 〜IP3 との接続を検証す
るテストを表１〜表３を基に説明する。表１〜表３はハ
イレベルを“１”、ローレベルを“０”として、図８に
示した３つのノード、ノードA, ノード B, ノード CにL
SI(A) 300a からテストパターンを出力し、LSI(B) 300b
の入力ピンIP1 〜IP3 で観測されるパターンを示して
おり、表１はLSI(A) 300a とLSI(B) 300b の接続が正し
い場合、表２はノード AがVDD にショートしている場
合、表３はノード Aとノード Bがショートしている場合
である。
とLSI(B) 300b の入力ピンIP1 〜IP3 との接続を検証す
るテストを表１〜表３を基に説明する。表１〜表３はハ
イレベルを“１”、ローレベルを“０”として、図８に
示した３つのノード、ノードA, ノード B, ノード CにL
SI(A) 300a からテストパターンを出力し、LSI(B) 300b
の入力ピンIP1 〜IP3 で観測されるパターンを示して
おり、表１はLSI(A) 300a とLSI(B) 300b の接続が正し
い場合、表２はノード AがVDD にショートしている場
合、表３はノード Aとノード Bがショートしている場合
である。
【００１２】
【表１】
【００１３】
【表２】
【００１４】
【表３】
【００１５】まず、LSI(A) 300a の出力ピンOP1 が
“０”、OP2 が“０”、OP3 が“１”を出力するように
バウンダリ・レジスタ・セル104 をセットする。EXTEST
命令をバウンダリ・スキャン・ロジック103 の命令レジ
スタ103aにロードすると、LSI(A)300a の出力ピンOP1
はノード Aに“０”、OP2 がノード Bに“０”、OP3 が
ノード Cに“１”を出力する。次に、ノード A, B, Cか
らLSI(B) 300b の入力ピンIP1, IP2, IP3 にそれぞれ入
力する信号をLSI(B) 300b のバウンダリ・レジスタ・セ
ル104 でサンプルし、その値を調べる。LSI(A) 300a と
LSI(B) 300b との接続が正しければ、LSI(B) 300b には
“001 ”が受け取られている。次に、バウンダリ・レジ
スタ・セル104 の値がシフトしてLSI(A) 300a の出力ピ
ンOP1 が“0”、OP2 が“１”、OP3 が“０”をそれぞ
れ出力する。LSI(B) 300b の入力ピンIP1 〜IP3 の値を
上述と同様にLSI(B) 300b のバウンダリ・レジスタ・セ
ル104でサンプルして調べる。最後に、LSI(A) 300a の
出力ピンOP1 が“１”、OP2 が“０”、OP3 が“０”を
出力し、LSI(B) 300b の入力ピンIP1, IP2, IP3 の入力
信号を調べる。このとき、LSI(A) 300a とLSI(B) 300b
の間のノード A, B, Cの接続が正しければ、表１に示す
ように、LSI(B) 300b の入力ピンIP1 〜IP3 で、LSI(A)
300aの出力ピンOP1 〜OP3 の出力したテストパターン
と同じ信号が観測される。
“０”、OP2 が“０”、OP3 が“１”を出力するように
バウンダリ・レジスタ・セル104 をセットする。EXTEST
命令をバウンダリ・スキャン・ロジック103 の命令レジ
スタ103aにロードすると、LSI(A)300a の出力ピンOP1
はノード Aに“０”、OP2 がノード Bに“０”、OP3 が
ノード Cに“１”を出力する。次に、ノード A, B, Cか
らLSI(B) 300b の入力ピンIP1, IP2, IP3 にそれぞれ入
力する信号をLSI(B) 300b のバウンダリ・レジスタ・セ
ル104 でサンプルし、その値を調べる。LSI(A) 300a と
LSI(B) 300b との接続が正しければ、LSI(B) 300b には
“001 ”が受け取られている。次に、バウンダリ・レジ
スタ・セル104 の値がシフトしてLSI(A) 300a の出力ピ
ンOP1 が“0”、OP2 が“１”、OP3 が“０”をそれぞ
れ出力する。LSI(B) 300b の入力ピンIP1 〜IP3 の値を
上述と同様にLSI(B) 300b のバウンダリ・レジスタ・セ
ル104でサンプルして調べる。最後に、LSI(A) 300a の
出力ピンOP1 が“１”、OP2 が“０”、OP3 が“０”を
出力し、LSI(B) 300b の入力ピンIP1, IP2, IP3 の入力
信号を調べる。このとき、LSI(A) 300a とLSI(B) 300b
の間のノード A, B, Cの接続が正しければ、表１に示す
ように、LSI(B) 300b の入力ピンIP1 〜IP3 で、LSI(A)
300aの出力ピンOP1 〜OP3 の出力したテストパターン
と同じ信号が観測される。
【００１６】しかし、表２に示すようにノード Aが電源
電位（VDD ）にショートしている場合、ノード AではLS
I(A) 300a からLSI(B) 300b に信号が正しく伝わらず、
LSI(B) 300b の入力ピンIP1 が受け取るノード Aの信号
はすべて“１”となるので、ノード Aのショートが診断
できる。また、表３に示すようにノード Aとノード Bの
間がショートしている場合、LSI(A) 300a の“１”の出
力ドライブ能力の方が“０”の出力ドライブ能力より強
いとすると、LSI(B) 300b の入力ピンIP1 と入力ピンIP
2 が受け取る信号は、ノード Aとノード Bを論理和演算
した信号パターン"110" となる。なお、LSI(A) 300a の
“０”の出力ドライブ能力が“１”の出力ドライブ能力
より能力が強ければ、LSI(B) 300b の受け取る信号は、
ノード Aとノード Bを論理積演算した信号パターン“00
0 ”となる。以上のように、バウンダリ・スキャン・セ
ルを利用して接続後段のLSI(B) 300b の入力値を読み出
すことにより、信号が固定値になったり、信号同士がWi
red-ORやWired-AND となっていることでLSI 間の接続の
ショート，オープンによる故障が診断できる。
電位（VDD ）にショートしている場合、ノード AではLS
I(A) 300a からLSI(B) 300b に信号が正しく伝わらず、
LSI(B) 300b の入力ピンIP1 が受け取るノード Aの信号
はすべて“１”となるので、ノード Aのショートが診断
できる。また、表３に示すようにノード Aとノード Bの
間がショートしている場合、LSI(A) 300a の“１”の出
力ドライブ能力の方が“０”の出力ドライブ能力より強
いとすると、LSI(B) 300b の入力ピンIP1 と入力ピンIP
2 が受け取る信号は、ノード Aとノード Bを論理和演算
した信号パターン"110" となる。なお、LSI(A) 300a の
“０”の出力ドライブ能力が“１”の出力ドライブ能力
より能力が強ければ、LSI(B) 300b の受け取る信号は、
ノード Aとノード Bを論理積演算した信号パターン“00
0 ”となる。以上のように、バウンダリ・スキャン・セ
ルを利用して接続後段のLSI(B) 300b の入力値を読み出
すことにより、信号が固定値になったり、信号同士がWi
red-ORやWired-AND となっていることでLSI 間の接続の
ショート，オープンによる故障が診断できる。
【００１７】
【発明が解決しようとする課題】以上のように、従来の
LSI では、ノード Aが完全にVDD にショートしている場
合、LSI(A) 300a の出力ピンOP1 からLSI(B) 300b の入
力ピンIP1 に“１”を伝えても“０”を伝えても、LSI
(B) 300b の入力ピンIP1 では常に“１”しか観測され
ないのでショートを検出できる。しかし、ノード AがVD
D にわずかしかショートしていない場合はショートを検
出できないことがある。例えば、図９に示すように、出
力ドライバ107aのＮチャネルトランジスタ２はLSI とし
て一般的なドライブ能力を持ち、オン抵抗で約30Ω、VD
D は3V、LSI(B)300b の入力ピンIP1 は入力電圧が1.5V
以上のときにハイレベルと判定する一般的なTTL レベル
のピンであるとする。このとき、抵抗値にして約30Ωよ
り小さいショート、例えば、誤って流れたハンダがノー
ド Aと電源線とを接続している場合のようにノード Aが
VDD にほぼ完全にショートしている大きな度合いのショ
ートの場合、LSI(A) 300a の出力ピンOP1 の出力電圧は
1.5Vより下がることができず常に“１”を出力すること
になり“０”は伝わらない。しかし、従来のLSI では、
部品などが誤って２つの配線にまたがって落ちている場
合のように、抵抗値にして数百Ωのショート、即ち、ノ
ード AがVDD にわずかにショートしているような微妙な
ショートは検出できない。
LSI では、ノード Aが完全にVDD にショートしている場
合、LSI(A) 300a の出力ピンOP1 からLSI(B) 300b の入
力ピンIP1 に“１”を伝えても“０”を伝えても、LSI
(B) 300b の入力ピンIP1 では常に“１”しか観測され
ないのでショートを検出できる。しかし、ノード AがVD
D にわずかしかショートしていない場合はショートを検
出できないことがある。例えば、図９に示すように、出
力ドライバ107aのＮチャネルトランジスタ２はLSI とし
て一般的なドライブ能力を持ち、オン抵抗で約30Ω、VD
D は3V、LSI(B)300b の入力ピンIP1 は入力電圧が1.5V
以上のときにハイレベルと判定する一般的なTTL レベル
のピンであるとする。このとき、抵抗値にして約30Ωよ
り小さいショート、例えば、誤って流れたハンダがノー
ド Aと電源線とを接続している場合のようにノード Aが
VDD にほぼ完全にショートしている大きな度合いのショ
ートの場合、LSI(A) 300a の出力ピンOP1 の出力電圧は
1.5Vより下がることができず常に“１”を出力すること
になり“０”は伝わらない。しかし、従来のLSI では、
部品などが誤って２つの配線にまたがって落ちている場
合のように、抵抗値にして数百Ωのショート、即ち、ノ
ード AがVDD にわずかにショートしているような微妙な
ショートは検出できない。
【００１８】次に、LSI(C) 300c, LSI(D) 300d, LSI(E)
300e, LSI(F) 300fの４つのLSI が実装されている図10
に示すようなボードで、バウンダリ・スキャンを用い
て、LSI(C) 300c からLSI(D) 300d に“111 ”を出力
し、その状態でLSI(E) 300e からLSI(F) 300f に“010
”のテストパターンを送り、LSI(C) 300c と LSI(D) 3
00dを接続するノード Xと、LSI(E) 300e とLSI(F) 300f
を接続するノード Yのショートをテストする場合につ
いて説明する。ノード Xとノード Yとがショートしてい
ない場合、LSI(E) 300e からLSI(F) 300f にはノード Y
を通して信号“010 ”が正しく伝わるが、ノード Xとノ
ード Yがショートしている場合、ノード Yを通して正し
く信号が伝わらない。このとき、LSI(C) 300c とLSI(E)
300e の出力ドライブ能力が等しいので、ノード Xとノ
ード YのショートによりLSI(C) 300c とLSI(E) 300e の
２つの出力がぶつかった場合、チップのドライブ能力の
ばらつきなどでLSI(D) 300d,LSI(F) 300f の受け取るパ
ターンは“111 ”，“010 ”, “011 ”のいずれにもな
り得る。このように、ショートの結果がどのようなパタ
ーンになるか不確定であるので、ノード Xとノード Yが
ショートしたのか、ノードXが他のノードとショートし
たのか正確な故障箇所の診断が難しい。しかも、ショー
トにより発生するパターンが不確定であると偶然に正し
い信号が伝わってしまう可能性もあり、その場合は故障
の検出ができない。
300e, LSI(F) 300fの４つのLSI が実装されている図10
に示すようなボードで、バウンダリ・スキャンを用い
て、LSI(C) 300c からLSI(D) 300d に“111 ”を出力
し、その状態でLSI(E) 300e からLSI(F) 300f に“010
”のテストパターンを送り、LSI(C) 300c と LSI(D) 3
00dを接続するノード Xと、LSI(E) 300e とLSI(F) 300f
を接続するノード Yのショートをテストする場合につ
いて説明する。ノード Xとノード Yとがショートしてい
ない場合、LSI(E) 300e からLSI(F) 300f にはノード Y
を通して信号“010 ”が正しく伝わるが、ノード Xとノ
ード Yがショートしている場合、ノード Yを通して正し
く信号が伝わらない。このとき、LSI(C) 300c とLSI(E)
300e の出力ドライブ能力が等しいので、ノード Xとノ
ード YのショートによりLSI(C) 300c とLSI(E) 300e の
２つの出力がぶつかった場合、チップのドライブ能力の
ばらつきなどでLSI(D) 300d,LSI(F) 300f の受け取るパ
ターンは“111 ”，“010 ”, “011 ”のいずれにもな
り得る。このように、ショートの結果がどのようなパタ
ーンになるか不確定であるので、ノード Xとノード Yが
ショートしたのか、ノードXが他のノードとショートし
たのか正確な故障箇所の診断が難しい。しかも、ショー
トにより発生するパターンが不確定であると偶然に正し
い信号が伝わってしまう可能性もあり、その場合は故障
の検出ができない。
【００１９】本発明はこのような問題点を解決するため
になされたものであって、テスト時における出力バッフ
ァの出力ドライブ能力を通常動作時より小さいドライブ
能力又は大きいドライブ能力に切り換えることにより、
微妙なショート，オープンまで検出できる故障検出精度
が高い半導体装置、及び、接続後段のLSI に故障時に表
れるパターンを確定できて故障検出精度が高い半導体装
置のテスト方法の提供を目的とする。
になされたものであって、テスト時における出力バッフ
ァの出力ドライブ能力を通常動作時より小さいドライブ
能力又は大きいドライブ能力に切り換えることにより、
微妙なショート，オープンまで検出できる故障検出精度
が高い半導体装置、及び、接続後段のLSI に故障時に表
れるパターンを確定できて故障検出精度が高い半導体装
置のテスト方法の提供を目的とする。
【００２０】
【課題を解決するための手段】第１発明の半導体装置
は、２種類の大きさのドライブ能力を有するバッファ
と、テスト命令が与えられた場合にバッファの出力ドラ
イブ能力を小さい方のドライブ能力に切り換える手段と
を備えたことを特徴とする。
は、２種類の大きさのドライブ能力を有するバッファ
と、テスト命令が与えられた場合にバッファの出力ドラ
イブ能力を小さい方のドライブ能力に切り換える手段と
を備えたことを特徴とする。
【００２１】第２発明の半導体装置は、２種類の大きさ
のドライブ能力を有するバッファと、テスト命令が与え
られた場合にバッファの出力ドライブ能力を大きい方の
ドライブ能力に切り換える手段とを備えたことを特徴と
する。
のドライブ能力を有するバッファと、テスト命令が与え
られた場合にバッファの出力ドライブ能力を大きい方の
ドライブ能力に切り換える手段とを備えたことを特徴と
する。
【００２２】第３及び第４発明の半導体装置のテスト方
法は、２つの接続系列の一方の系列における後段装置の
接続前段の半導体装置の出力ドライブ能力が、他方の系
列における後段装置の接続前段の半導体装置より大きい
出力ドライブ能力を有するように２系列の半導体装置を
配し、前記テスト命令が与えられたとき、一方の系列の
接続前段の半導体装置の出力ドライブ能力を切り換える
ことを特徴とする。
法は、２つの接続系列の一方の系列における後段装置の
接続前段の半導体装置の出力ドライブ能力が、他方の系
列における後段装置の接続前段の半導体装置より大きい
出力ドライブ能力を有するように２系列の半導体装置を
配し、前記テスト命令が与えられたとき、一方の系列の
接続前段の半導体装置の出力ドライブ能力を切り換える
ことを特徴とする。
【００２３】
【作用】第１発明の半導体装置は、外部からテスト命令
が与えられたとき、バッファの出力ドライブ能力を小さ
い方のドライブ能力に切り換え、バッファを介してテス
トデータを出力して接続後段との接続の可否をテストす
る。小電流でドライブ可能なバッファであるため、流れ
たハンダで電源線などの他の配線と接続されて大電流が
流れるような大きな度合いのショートはもちろん、落ち
た部品で他の配線と接続されてわずかな電流が流れるよ
うな微妙なショートまで検出可能となってショートの検
出範囲が広がり、又、ショートしている場合も半導体装
置には小電流しか流れないので、ショートが存在する状
態でテストを行っても半導体装置がダメージを受けるほ
どの電流が流れずに半導体装置の信頼性を保つことがで
きる。
が与えられたとき、バッファの出力ドライブ能力を小さ
い方のドライブ能力に切り換え、バッファを介してテス
トデータを出力して接続後段との接続の可否をテストす
る。小電流でドライブ可能なバッファであるため、流れ
たハンダで電源線などの他の配線と接続されて大電流が
流れるような大きな度合いのショートはもちろん、落ち
た部品で他の配線と接続されてわずかな電流が流れるよ
うな微妙なショートまで検出可能となってショートの検
出範囲が広がり、又、ショートしている場合も半導体装
置には小電流しか流れないので、ショートが存在する状
態でテストを行っても半導体装置がダメージを受けるほ
どの電流が流れずに半導体装置の信頼性を保つことがで
きる。
【００２４】第２発明の半導体装置は、外部からテスト
命令が与えられたとき、バッファの出力ドライブ能力を
大きい方のドライブ能力に切り換え、バッファを介して
テストデータを出力する。外部から与えられるテスト命
令に応じて、バッファを介してテストデータを出力し、
接続されている後段装置との接続の可否をテストする場
合、２つの接続系列の一方の系列における後段装置の接
続前段の半導体装置として、他方の系列における後段装
置の接続前段の半導体装置より大きい出力ドライブ能力
を有する第２発明の半導体装置を配した場合、一方の系
列の半導体装置の後段装置との接続と、他方の系列の半
導体装置の後段装置との接続配線がショートした場合、
他方の系列の半導体装置の後段装置に表れるデータパタ
ーンは、必ず、ドライブ能力が大きい一方の系列の半導
体装置の出力パターンと論理和演算したパターンになる
のでショートの位置を容易に確定できてショートの検出
率が向上する。また、出力ドライブ能力が１種類の半導
体装置が混在するボードでもショートの検出率が向上す
る。
命令が与えられたとき、バッファの出力ドライブ能力を
大きい方のドライブ能力に切り換え、バッファを介して
テストデータを出力する。外部から与えられるテスト命
令に応じて、バッファを介してテストデータを出力し、
接続されている後段装置との接続の可否をテストする場
合、２つの接続系列の一方の系列における後段装置の接
続前段の半導体装置として、他方の系列における後段装
置の接続前段の半導体装置より大きい出力ドライブ能力
を有する第２発明の半導体装置を配した場合、一方の系
列の半導体装置の後段装置との接続と、他方の系列の半
導体装置の後段装置との接続配線がショートした場合、
他方の系列の半導体装置の後段装置に表れるデータパタ
ーンは、必ず、ドライブ能力が大きい一方の系列の半導
体装置の出力パターンと論理和演算したパターンになる
のでショートの位置を容易に確定できてショートの検出
率が向上する。また、出力ドライブ能力が１種類の半導
体装置が混在するボードでもショートの検出率が向上す
る。
【００２５】第３及び第４発明の半導体装置のテスト方
法は、２つの接続系列の一方の系列における後段装置の
接続前段の半導体装置の出力ドライブ能力が、他方の系
列における後段装置の接続前段の半導体装置より大きい
出力ドライブ能力を有するように２系列の半導体装置を
配し、前記テスト命令が与えられたとき、一方の系列の
接続前段の半導体装置の出力ドライブ能力を切り換え、
バッファを介してテストデータを出力して後段装置との
接続の可否をテストする。これにより、一方の系列の半
導体装置の後段装置との接続と、他方の系列の半導体装
置の後段装置との接続配線がショートした場合、他方の
系列の半導体装置の後段装置に表れるデータパターン
は、必ず、ドライブ能力が大きい一方の系列の半導体装
置の出力パターンと論理和演算したパターンになるので
ショートの位置を容易に確定できてショートの検出率が
向上する。また、出力ドライブ能力が１種類の半導体装
置が混在するボードでもショートの検出率が向上する。
法は、２つの接続系列の一方の系列における後段装置の
接続前段の半導体装置の出力ドライブ能力が、他方の系
列における後段装置の接続前段の半導体装置より大きい
出力ドライブ能力を有するように２系列の半導体装置を
配し、前記テスト命令が与えられたとき、一方の系列の
接続前段の半導体装置の出力ドライブ能力を切り換え、
バッファを介してテストデータを出力して後段装置との
接続の可否をテストする。これにより、一方の系列の半
導体装置の後段装置との接続と、他方の系列の半導体装
置の後段装置との接続配線がショートした場合、他方の
系列の半導体装置の後段装置に表れるデータパターン
は、必ず、ドライブ能力が大きい一方の系列の半導体装
置の出力パターンと論理和演算したパターンになるので
ショートの位置を容易に確定できてショートの検出率が
向上する。また、出力ドライブ能力が１種類の半導体装
置が混在するボードでもショートの検出率が向上する。
【００２６】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。 〔実施例１〕図１はバウンダリ・スキャン規格に従って
作られた本発明のLSI の構成を示すブロック図であっ
て、図中、100 はLSI である。LSI 100 は、入力ピンIP
1 、IP2 、IP3 から受け取った信号をそれぞれの入力バ
ッファ101 を介して内部ロジック102 に入力し、内部ロ
ジック102 は入力された信号を論理演算する。LSI 100
には出力バッファ105 と出力ピンOP1, OP2, OP3 が設け
られている。出力バッファ105 には出力ドライバ（後に
詳述する）を出力可能にするか否かを制御するイネーブ
ル信号の入力端子であるイネーブル端子（Enable）６、
及び出力ドライバが出力するデータの入力端子である出
力データ端子（Output）７が設けられており、イネーブ
ル信号が有意になると出力データ端子７を経て取り込ん
だ出力データをチップのパッド（PAD ）８に接続された
出力ピンOP1, OP2, OP3 からそれぞれ出力する。出力バ
ッファ105 には、他に、通常動作時にはネゲートされる
一方、後述するバウンダリ・スキャン・ロジック103 の
命令デコーダ103bがEXTEST命令又はプライベート命令
（EXTEST命令と同等のLSI 外部のテスト命令及びドライ
バ出力の切り換え命令を含む）に含まれるドライバ出力
の切り換え命令をデコードしたときにアサートされるEX
TEST信号（ドライブ能力選択信号）106 の入力端子であ
るEXTEST端子19が設けられている。
て説明する。 〔実施例１〕図１はバウンダリ・スキャン規格に従って
作られた本発明のLSI の構成を示すブロック図であっ
て、図中、100 はLSI である。LSI 100 は、入力ピンIP
1 、IP2 、IP3 から受け取った信号をそれぞれの入力バ
ッファ101 を介して内部ロジック102 に入力し、内部ロ
ジック102 は入力された信号を論理演算する。LSI 100
には出力バッファ105 と出力ピンOP1, OP2, OP3 が設け
られている。出力バッファ105 には出力ドライバ（後に
詳述する）を出力可能にするか否かを制御するイネーブ
ル信号の入力端子であるイネーブル端子（Enable）６、
及び出力ドライバが出力するデータの入力端子である出
力データ端子（Output）７が設けられており、イネーブ
ル信号が有意になると出力データ端子７を経て取り込ん
だ出力データをチップのパッド（PAD ）８に接続された
出力ピンOP1, OP2, OP3 からそれぞれ出力する。出力バ
ッファ105 には、他に、通常動作時にはネゲートされる
一方、後述するバウンダリ・スキャン・ロジック103 の
命令デコーダ103bがEXTEST命令又はプライベート命令
（EXTEST命令と同等のLSI 外部のテスト命令及びドライ
バ出力の切り換え命令を含む）に含まれるドライバ出力
の切り換え命令をデコードしたときにアサートされるEX
TEST信号（ドライブ能力選択信号）106 の入力端子であ
るEXTEST端子19が設けられている。
【００２７】また、LSI 100 はテスト専用ピンとして、
ボードテスト時にセットされるテストモード選択信号(T
MS) の入力ピン、テストデータ入力ピンTDI 、テストク
ロック(TCK) の入力ピン、及びテストデータ出力ピンTD
O を備えている。さらに、LSI 100 は、テスト回路とし
て、ボードテスト時に外部から与えられる、LSI 外部を
テストするEXTEST命令などのテスト命令がロードされる
命令レジスタ103a及び命令レジスタ103aにロードされた
命令をデコードする命令デコーダ103bからなるバウンダ
リ・スキャン・ロジック103 と、入力バッファ101 と内
部ロジック102の間、さらに内部ロジック102 と出力バ
ッファ105 の間に、入力ピンIP1, IP2,IP3 と出力ピンO
P1, OP2, OP3 にそれぞれ対応付けて配されたバウンダ
リ・レジスタ・セル104 とを備える。バウンダリ・レジ
スタ・セル104 はバウンダリ・スキャン・ロジック103
に直列接続されてシフトレジスタを構成しており、バウ
ンダリ・スキャン・ロジック103 がテストデータ入力ピ
ンTDI から入力されたテストデータをバウンダリ・レジ
スタ・セル104 にセットすると、バウンダリ・レジスタ
・セル104 にセットされたテストデータはテストクロッ
クTCK に同期してシフトする。さらに、バウンダリ・ス
キャン・ロジック103 はバウンダリ・レジスタ・セル10
4 の値を出力バッファ105 を介して出力ピンOP1 〜OP3
から出力し、又はテストデータ出力ピンTDO からLSI 30
0 の外部に出力して観測可能とするのに加えて、命令デ
コーダ103bがEXTEST命令又は前述のプライペート命令に
含まれるドライブ能力の切り換え命令をデコードすると
EXTEST信号106 をアサートする。
ボードテスト時にセットされるテストモード選択信号(T
MS) の入力ピン、テストデータ入力ピンTDI 、テストク
ロック(TCK) の入力ピン、及びテストデータ出力ピンTD
O を備えている。さらに、LSI 100 は、テスト回路とし
て、ボードテスト時に外部から与えられる、LSI 外部を
テストするEXTEST命令などのテスト命令がロードされる
命令レジスタ103a及び命令レジスタ103aにロードされた
命令をデコードする命令デコーダ103bからなるバウンダ
リ・スキャン・ロジック103 と、入力バッファ101 と内
部ロジック102の間、さらに内部ロジック102 と出力バ
ッファ105 の間に、入力ピンIP1, IP2,IP3 と出力ピンO
P1, OP2, OP3 にそれぞれ対応付けて配されたバウンダ
リ・レジスタ・セル104 とを備える。バウンダリ・レジ
スタ・セル104 はバウンダリ・スキャン・ロジック103
に直列接続されてシフトレジスタを構成しており、バウ
ンダリ・スキャン・ロジック103 がテストデータ入力ピ
ンTDI から入力されたテストデータをバウンダリ・レジ
スタ・セル104 にセットすると、バウンダリ・レジスタ
・セル104 にセットされたテストデータはテストクロッ
クTCK に同期してシフトする。さらに、バウンダリ・ス
キャン・ロジック103 はバウンダリ・レジスタ・セル10
4 の値を出力バッファ105 を介して出力ピンOP1 〜OP3
から出力し、又はテストデータ出力ピンTDO からLSI 30
0 の外部に出力して観測可能とするのに加えて、命令デ
コーダ103bがEXTEST命令又は前述のプライペート命令に
含まれるドライブ能力の切り換え命令をデコードすると
EXTEST信号106 をアサートする。
【００２８】通常動作時、LSI 100 への入力信号は、入
力ピンIP1, IP2, IP3 から、入力バッファ101 、入力側
のバウンダリ・レジスタ・セル104 を経由して、内部ロ
ジック102 に伝えられる。また、内部ロジック102 から
の出力信号は、出力側のバウンダリ・レジスタ・セル10
4 、出力バッファ105 を通り、出力ピンOP１、OP2 、OP
3 から出力される。
力ピンIP1, IP2, IP3 から、入力バッファ101 、入力側
のバウンダリ・レジスタ・セル104 を経由して、内部ロ
ジック102 に伝えられる。また、内部ロジック102 から
の出力信号は、出力側のバウンダリ・レジスタ・セル10
4 、出力バッファ105 を通り、出力ピンOP１、OP2 、OP
3 から出力される。
【００２９】図２は本発明の出力バッファ105 の一例を
示す回路図である。出力バッファ105 は、そのソースが
電源に接続されたＰチャネルトランジスタ９とそのソー
スが接地されたＮチャネルトランジスタ11とから構成さ
れ、LSI の通常動作時には動作するがボードテスト時に
はオフする第１のCMOSトランジスタと、そのソースが電
源に接続されたＰチャネルトランジスタ10とそのソース
が接地されたＮチャネルトランジスタ12とからなり、通
常動作時の１％のドライブ能力に設定され、LSI の通常
動作時にもボードテスト時にも動作する第２のCMOSトラ
ンジスタとからなる出力ドライバ105aを有する。
示す回路図である。出力バッファ105 は、そのソースが
電源に接続されたＰチャネルトランジスタ９とそのソー
スが接地されたＮチャネルトランジスタ11とから構成さ
れ、LSI の通常動作時には動作するがボードテスト時に
はオフする第１のCMOSトランジスタと、そのソースが電
源に接続されたＰチャネルトランジスタ10とそのソース
が接地されたＮチャネルトランジスタ12とからなり、通
常動作時の１％のドライブ能力に設定され、LSI の通常
動作時にもボードテスト時にも動作する第２のCMOSトラ
ンジスタとからなる出力ドライバ105aを有する。
【００３０】第１のCMOSトランジスタを構成するＰチャ
ネルトランジスタ９のゲートは、EXTEST端子19の入力、
即ち、トランジスタ９，11を動作させるか否かで出力ド
ライブ能力を制御するEXTEST信号をインバータ17で反転
した信号とイネーブル端子20の入力と出力データ端子21
の入力とを３入力とするNANDゲート13の出力に接続さ
れ、一方、Ｎチャネルトランジスタ11のゲートは、イネ
ーブル端子20からの入力をインバータ18で反転した信号
と出力データ端子21の入力とEXTEST端子19の入力とを３
入力とするNOR ゲート15の出力に接続され、Ｐチャネル
トランジスタ９及びＮチャネルトランジスタ11のドレイ
ンはパッド 22 に接続されている。
ネルトランジスタ９のゲートは、EXTEST端子19の入力、
即ち、トランジスタ９，11を動作させるか否かで出力ド
ライブ能力を制御するEXTEST信号をインバータ17で反転
した信号とイネーブル端子20の入力と出力データ端子21
の入力とを３入力とするNANDゲート13の出力に接続さ
れ、一方、Ｎチャネルトランジスタ11のゲートは、イネ
ーブル端子20からの入力をインバータ18で反転した信号
と出力データ端子21の入力とEXTEST端子19の入力とを３
入力とするNOR ゲート15の出力に接続され、Ｐチャネル
トランジスタ９及びＮチャネルトランジスタ11のドレイ
ンはパッド 22 に接続されている。
【００３１】第２のCMOSトランジスタを構成するＰチャ
ネルトランジスタ10のゲートは、イネーブル端子20の入
力と出力データ端子21の入力とを２入力とするNANDゲー
ト14の出力に接続され、一方、Ｎチャネルトランジスタ
12のゲートは、イネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力を２入力
とするNOR ゲート16の出力に接続され、Ｐチャネルトラ
ンジスタ10及びＮチャネルトランジスタ12のドレインは
パッド22に接続されている。
ネルトランジスタ10のゲートは、イネーブル端子20の入
力と出力データ端子21の入力とを２入力とするNANDゲー
ト14の出力に接続され、一方、Ｎチャネルトランジスタ
12のゲートは、イネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力を２入力
とするNOR ゲート16の出力に接続され、Ｐチャネルトラ
ンジスタ10及びＮチャネルトランジスタ12のドレインは
パッド22に接続されている。
【００３２】LSI の通常動作時、EXTEST信号はネゲート
されてローレベルであって第１のCMOSトランジスタ（Ｐ
チャネルトランジスタ９，Ｎチャネルトランジスタ11）
と第２のCMOSトランジスタ（Ｐチャネルトランジスタ1
0，Ｎチャネルトランジスタ12）の両方が動作する。こ
の状態で、イネーブル端子６から入力されるイネーブル
信号がハイレベル、出力データ端子21を介して与えられ
た出力信号がハイレベルの場合は出力ドライバ105aのＰ
チャネルトランジスタ9, 10 がオンし、ハイレベルを
“１”とすると、パッド22を通してLSI 100 の出力ピン
OP1 又はOP2 又はOP3 から“１”を出力する。また、イ
ネーブル端子20から入力されるイネーブル信号がハイレ
ベル、出力データ端子21を介して与えられた出力信号が
ローレベルの場合は出力ドライバ105aのＮチャネルトラ
ンジスタ11, 12がオンし、パッド22を通してLSI 100 の
出力ピンOP1 又はOP2 又はOP3 から“０”を出力する。
されてローレベルであって第１のCMOSトランジスタ（Ｐ
チャネルトランジスタ９，Ｎチャネルトランジスタ11）
と第２のCMOSトランジスタ（Ｐチャネルトランジスタ1
0，Ｎチャネルトランジスタ12）の両方が動作する。こ
の状態で、イネーブル端子６から入力されるイネーブル
信号がハイレベル、出力データ端子21を介して与えられ
た出力信号がハイレベルの場合は出力ドライバ105aのＰ
チャネルトランジスタ9, 10 がオンし、ハイレベルを
“１”とすると、パッド22を通してLSI 100 の出力ピン
OP1 又はOP2 又はOP3 から“１”を出力する。また、イ
ネーブル端子20から入力されるイネーブル信号がハイレ
ベル、出力データ端子21を介して与えられた出力信号が
ローレベルの場合は出力ドライバ105aのＮチャネルトラ
ンジスタ11, 12がオンし、パッド22を通してLSI 100 の
出力ピンOP1 又はOP2 又はOP3 から“０”を出力する。
【００３３】一方、ボードテスト時は、EXTEST信号はア
サートされてハイレベルであって、第１のCMOSトランジ
スタ9,11がオフして第２のCMOSトランジスタ10，12だけ
が動作し、出力ドライバ105aの出力ドライブ能力が通常
動作時より小さくなる。
サートされてハイレベルであって、第１のCMOSトランジ
スタ9,11がオフして第２のCMOSトランジスタ10，12だけ
が動作し、出力ドライバ105aの出力ドライブ能力が通常
動作時より小さくなる。
【００３４】次に、従来のLSI のように通常動作時と同
様の出力ドライブ能力でボードテストを行うのに比べ
て、出力ドライブ能力を通常動作時に比して小さくする
ことで故障検出精度が向上する理由を、図３を基に説明
する。図３はLSI(A) 100a の出力ドライバ105aと出力ピ
ンOP1 及びLSI(B) 100b の入力ピンIP1 を接続するノー
ド Aの部分を拡大した図である。ボードテスト時、バウ
ンダリ・スキャン・ロジック103 の命令レジスタ103a
に、EXTEST命令又はEXTEST命令と同等のLSI 外部のテス
ト命令及びドライブ能力切り換え命令を含むプライベー
ト命令がロードされると、バウンダリ・スキャン・ロジ
ック103 は命令デコーダ103bから出力されるEXTEST信号
106 をアサートする。EXTEST信号106 が“１”となった
結果、通常動作時のみ動作する第１のCMOSトランジスタ
９，11はオフし、テスト時も動作する第２のCMOSトラン
ジスタ10, 12だけで出力を行う。
様の出力ドライブ能力でボードテストを行うのに比べ
て、出力ドライブ能力を通常動作時に比して小さくする
ことで故障検出精度が向上する理由を、図３を基に説明
する。図３はLSI(A) 100a の出力ドライバ105aと出力ピ
ンOP1 及びLSI(B) 100b の入力ピンIP1 を接続するノー
ド Aの部分を拡大した図である。ボードテスト時、バウ
ンダリ・スキャン・ロジック103 の命令レジスタ103a
に、EXTEST命令又はEXTEST命令と同等のLSI 外部のテス
ト命令及びドライブ能力切り換え命令を含むプライベー
ト命令がロードされると、バウンダリ・スキャン・ロジ
ック103 は命令デコーダ103bから出力されるEXTEST信号
106 をアサートする。EXTEST信号106 が“１”となった
結果、通常動作時のみ動作する第１のCMOSトランジスタ
９，11はオフし、テスト時も動作する第２のCMOSトラン
ジスタ10, 12だけで出力を行う。
【００３５】図３は出力データとしてローレベルを出力
するためにＮチャネルトランジスタ12だけがオンした状
態を示しており、他のトランジスタ９，10, 11はオフし
ている。なお、出力ドライバ105aの通常動作時の１％の
ドライブ能力に設定されているＮチャネルトランジスタ
12のオン抵抗は約3kΩ、VDD は3V、LSI(B) 100b の入力
ピンIP1 は入力電圧が1.5V以上であればハイレベルと判
定する一般的なTTL レベルのピンとする。
するためにＮチャネルトランジスタ12だけがオンした状
態を示しており、他のトランジスタ９，10, 11はオフし
ている。なお、出力ドライバ105aの通常動作時の１％の
ドライブ能力に設定されているＮチャネルトランジスタ
12のオン抵抗は約3kΩ、VDD は3V、LSI(B) 100b の入力
ピンIP1 は入力電圧が1.5V以上であればハイレベルと判
定する一般的なTTL レベルのピンとする。
【００３６】ノード AがVDD に完全にショートしていれ
ば、LSI(A) 100a の出力ピンOP1 からLSI(B) 300b の入
力ピンIP1 に“１”を伝えても“０”を伝えても、LSI
(B) 100b の入力ピンIP1 では常に“１”しか観測され
ないので、従来と同様、ショートを検出できる。一方、
抵抗値にして3kΩより小さい度合いでノード AがVDD と
わずかにショートしている場合でも、Ｎチャネルトラン
ジスタ11のオン抵抗が約3kΩであるので、出力電圧が1.
5Vより下がることができずローレベルが伝わらないこと
でショートを検出できる。即ち、検出できるショートの
度合いが、従来例では抵抗値にして30Ω以下に相当する
度合いから、本発明では抵抗値で3kΩ以下に相当する小
さな度合いのショートまで検出範囲が広がり、従来例で
は検出できなかった数百Ω程度のショートも検出できる
ようになり、故障検出精度が上がる。
ば、LSI(A) 100a の出力ピンOP1 からLSI(B) 300b の入
力ピンIP1 に“１”を伝えても“０”を伝えても、LSI
(B) 100b の入力ピンIP1 では常に“１”しか観測され
ないので、従来と同様、ショートを検出できる。一方、
抵抗値にして3kΩより小さい度合いでノード AがVDD と
わずかにショートしている場合でも、Ｎチャネルトラン
ジスタ11のオン抵抗が約3kΩであるので、出力電圧が1.
5Vより下がることができずローレベルが伝わらないこと
でショートを検出できる。即ち、検出できるショートの
度合いが、従来例では抵抗値にして30Ω以下に相当する
度合いから、本発明では抵抗値で3kΩ以下に相当する小
さな度合いのショートまで検出範囲が広がり、従来例で
は検出できなかった数百Ω程度のショートも検出できる
ようになり、故障検出精度が上がる。
【００３７】さらに、本実施例のLSI はボードテストの
故障検出精度が上がるだけでなく、LSI がほとんどダメ
ージを受けないという効果もある。従来例ではショート
が存在する状態でボードをテストした場合、通常動作時
と同じ大きさの電流が本来の経路以外の経路に流れてテ
スト中にLSI にダメージを与える可能性がある。しか
し、本発明のLSI はそのような場合でもドライブ能力が
小さく小電流しか流れないので、たとえショートが存在
する状態でテストを行ってもLSI がダメージを受けるほ
どの電流は流れない。そのため、LSI の信頼性を保つこ
とができる。
故障検出精度が上がるだけでなく、LSI がほとんどダメ
ージを受けないという効果もある。従来例ではショート
が存在する状態でボードをテストした場合、通常動作時
と同じ大きさの電流が本来の経路以外の経路に流れてテ
スト中にLSI にダメージを与える可能性がある。しか
し、本発明のLSI はそのような場合でもドライブ能力が
小さく小電流しか流れないので、たとえショートが存在
する状態でテストを行ってもLSI がダメージを受けるほ
どの電流は流れない。そのため、LSI の信頼性を保つこ
とができる。
【００３８】〔実施例２〕図４は本発明のLSI の他の実
施例の出力バッファ部分の拡大回路図である。なお、実
施例１と同一部分には同一符号を付してその説明を省略
する。本実施例のLSI は図１に示す実施例１のLSI と同
じ構成であるが、本実施例が実施例１と異なるのは、ボ
ードテスト時の出力ドライバ105bのドライブ能力が通常
動作時より大きくなる点である。出力バッファ105 は、
そのソースが電源に接続されたＰチャネルトランジスタ
９とそのソースが接地されたＮチャネルトランジスタ11
とから構成され、LSI の通常動作時にはオフするがボー
ドテスト時には動作する第１のCMOSトランジスタと、そ
のソースが電源に接続されたＰチャネルトランジスタ24
とそのソースが接地されたＮチャネルトランジスタ25と
からなり、第１のCMOSトランジスタ9, 11と同じドライ
ブ能力に設定され、LSI の通常動作時にもボードテスト
時にも動作する第２のCMOSトランジスタとからなる出力
ドライバ105bを有する。
施例の出力バッファ部分の拡大回路図である。なお、実
施例１と同一部分には同一符号を付してその説明を省略
する。本実施例のLSI は図１に示す実施例１のLSI と同
じ構成であるが、本実施例が実施例１と異なるのは、ボ
ードテスト時の出力ドライバ105bのドライブ能力が通常
動作時より大きくなる点である。出力バッファ105 は、
そのソースが電源に接続されたＰチャネルトランジスタ
９とそのソースが接地されたＮチャネルトランジスタ11
とから構成され、LSI の通常動作時にはオフするがボー
ドテスト時には動作する第１のCMOSトランジスタと、そ
のソースが電源に接続されたＰチャネルトランジスタ24
とそのソースが接地されたＮチャネルトランジスタ25と
からなり、第１のCMOSトランジスタ9, 11と同じドライ
ブ能力に設定され、LSI の通常動作時にもボードテスト
時にも動作する第２のCMOSトランジスタとからなる出力
ドライバ105bを有する。
【００３９】第１のCMOSトランジスタを構成するＰチャ
ネルトランジスタ９のゲートは、EXTEST端子19の入力、
即ち、トランジスタ９，11を動作させるか否かで出力ド
ライブ能力を制御するEXTEST信号とイネーブル端子20の
入力と出力データ端子21の入力とを３入力とするNANDゲ
ート13の出力に接続され、一方、Ｎチャネルトランジス
タ11のゲートは、EXTEST端子19の入力をインバータ23で
反転した信号とイネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力とを３入
力とするNOR ゲート15の出力に接続され、Ｐチャネルト
ランジスタ９及びＮチャネルトランジスタ11のドレイン
はパッド22に接続されている。
ネルトランジスタ９のゲートは、EXTEST端子19の入力、
即ち、トランジスタ９，11を動作させるか否かで出力ド
ライブ能力を制御するEXTEST信号とイネーブル端子20の
入力と出力データ端子21の入力とを３入力とするNANDゲ
ート13の出力に接続され、一方、Ｎチャネルトランジス
タ11のゲートは、EXTEST端子19の入力をインバータ23で
反転した信号とイネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力とを３入
力とするNOR ゲート15の出力に接続され、Ｐチャネルト
ランジスタ９及びＮチャネルトランジスタ11のドレイン
はパッド22に接続されている。
【００４０】第２のCMOSトランジスタを構成するＰチャ
ネルトランジスタ24のゲートは、イネーブル端子20の入
力と出力データ端子21の入力とを２入力とするNANDゲー
ト14の出力に接続され、一方、Ｎチャネルトランジスタ
25のゲートは、イネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力を２入力
とするNOR ゲート16の出力に接続され、Ｐチャネルトラ
ンジスタ24及びＮチャネルトランジスタ25のドレインは
パッド22に接続されている。
ネルトランジスタ24のゲートは、イネーブル端子20の入
力と出力データ端子21の入力とを２入力とするNANDゲー
ト14の出力に接続され、一方、Ｎチャネルトランジスタ
25のゲートは、イネーブル端子20からの入力をインバー
タ18で反転した信号と出力データ端子21の入力を２入力
とするNOR ゲート16の出力に接続され、Ｐチャネルトラ
ンジスタ24及びＮチャネルトランジスタ25のドレインは
パッド22に接続されている。
【００４１】次に、通常動作時のドライブ能力より大き
いドライブ能力を備えた本実施例のLSI を用いて、LSI
間のショートを検出するボードテスト方法について図５
及び表４，表５に基づいて説明する。ノード Xによって
接続されているLSI(C) 200c,LSI(D) 300dと、ノード Y
によって接続されているLSI(E) 300e, LSI(F) 300fの４
つのLSI が実装されている図５のようなボード上で、ノ
ード Xとノード Yのショートをテストする。ここで、接
続前段の２つのLSI のうち、LSI(C) 200c は、テスト時
の出力ドライブ能力が通常動作時より大きい本実施例の
LSI である。他のLSI(D) 300d 、LSI(E) 300e 、LSI(F)
300f は、出力ドライブ能力が通常動作時のドライブ能
力１通りであって、テスト時も通常動作と同じドライブ
能力である。
いドライブ能力を備えた本実施例のLSI を用いて、LSI
間のショートを検出するボードテスト方法について図５
及び表４，表５に基づいて説明する。ノード Xによって
接続されているLSI(C) 200c,LSI(D) 300dと、ノード Y
によって接続されているLSI(E) 300e, LSI(F) 300fの４
つのLSI が実装されている図５のようなボード上で、ノ
ード Xとノード Yのショートをテストする。ここで、接
続前段の２つのLSI のうち、LSI(C) 200c は、テスト時
の出力ドライブ能力が通常動作時より大きい本実施例の
LSI である。他のLSI(D) 300d 、LSI(E) 300e 、LSI(F)
300f は、出力ドライブ能力が通常動作時のドライブ能
力１通りであって、テスト時も通常動作と同じドライブ
能力である。
【００４２】
【表４】
【００４３】
【表５】
【００４４】バウンダリ・スキャンを用いたボードテス
トで、LSI(C) 200c からノード Xに対して通常動作時よ
り大きい出力ドライブ能力で“１”を出力する。その状
態でLSI(E) 300e からLSI(F) 300f にノード Yを通して
信号を送る。表４に示すように、ノード Xとノード Yが
ショートしていない場合は、ノード Yを通してLSI(E)30
0e からLSI(F) 300f に信号は正しく伝わる。それに対
し、ノード XとノードYがショートしている場合は表５
に示すように、ノード Yを通してLSI(E) 300eからLSI
(F) 300f に正しく信号が伝わらず、LSI(F) 300f にノ
ード Xとノード Yの論理和演算した値が伝わってしま
う。このとき、LSI(C) 200c の出力ドライブ能力が通常
動作時より大きいので、LSI(C) 200c の出力が通常動作
時のドライブ能力のままのLSI(E) 300e の出力とぶつか
ってもそれに打ち勝って表５に示したように必ずノード
Xとノード Yの論理和演算した結果が得られ、接続前段
の出力パターンと異なるパターンを受け取ったLSI(F) 3
00f の接続されているノード Yがノード Xとショートし
ていることを容易に検出できる。このように、テスト時
に２つの接続系列の一方の系列の接続前段のLSI の出力
ドライブ能力を通常動作時より大きいドライブ能力に切
り換えることで、通常動作時のドライブ能力のみの従来
のLSI と混在したボードでも、ショートに対する故障検
出精度を上げることができる。
トで、LSI(C) 200c からノード Xに対して通常動作時よ
り大きい出力ドライブ能力で“１”を出力する。その状
態でLSI(E) 300e からLSI(F) 300f にノード Yを通して
信号を送る。表４に示すように、ノード Xとノード Yが
ショートしていない場合は、ノード Yを通してLSI(E)30
0e からLSI(F) 300f に信号は正しく伝わる。それに対
し、ノード XとノードYがショートしている場合は表５
に示すように、ノード Yを通してLSI(E) 300eからLSI
(F) 300f に正しく信号が伝わらず、LSI(F) 300f にノ
ード Xとノード Yの論理和演算した値が伝わってしま
う。このとき、LSI(C) 200c の出力ドライブ能力が通常
動作時より大きいので、LSI(C) 200c の出力が通常動作
時のドライブ能力のままのLSI(E) 300e の出力とぶつか
ってもそれに打ち勝って表５に示したように必ずノード
Xとノード Yの論理和演算した結果が得られ、接続前段
の出力パターンと異なるパターンを受け取ったLSI(F) 3
00f の接続されているノード Yがノード Xとショートし
ていることを容易に検出できる。このように、テスト時
に２つの接続系列の一方の系列の接続前段のLSI の出力
ドライブ能力を通常動作時より大きいドライブ能力に切
り換えることで、通常動作時のドライブ能力のみの従来
のLSI と混在したボードでも、ショートに対する故障検
出精度を上げることができる。
【００４５】なお、テスト時に接続前段の一方のLSI の
出力ドライブ能力を他方のLSI より大きいドライブ能力
に設定するテスト方法としては、上述のように、通常動
作時より大きいドライブ能力を有するLSI を接続前段に
配してテスト時に大きいドライブ能力に切り換える以外
に、以下のLSI の組合せが可能である。接続前段の一方
のLSI は通常動作時のドライブ能力のみのLSI 、他方の
LSI は通常動作時のドライブ能力以外にそれより小さい
ドライブ能力を有し、テスト時に他方のドライブ能力を
小さい方に切り換える。又は、全LSI が通常動作時のド
ライブ能力以外にそれより大きいドライブ能力を有し、
テスト時には接続前段の一方のLSI は大きい方のドライ
ブ能力に、他方のLSI は通常動作時のドライブ能力に切
り換える。又は、接続前段の一方のLSI は通常動作時の
ドライブ能力以外にそれより大きいドライブ能力を有
し、他方のLSI は通常動作時のドライブ能力以外にそれ
より小さいドライブ能力を有し、テスト時に、一方のLS
I は大きい方のドライブ能力に、他方のLSI は小さい方
のドライブ能力に切り換える。以上のいずれの組合せで
あっても、テスト時に２つの接続系列の一方の系列の接
続前段のLSI の出力ドライブ能力を通常動作時より大き
いドライブ能力又は小さいドライブ能力に切り換えるこ
とで、通常動作時のドライブ能力のみの従来のLSI と混
在したボードでも、ショートに対する故障検出精度を上
げることができる。
出力ドライブ能力を他方のLSI より大きいドライブ能力
に設定するテスト方法としては、上述のように、通常動
作時より大きいドライブ能力を有するLSI を接続前段に
配してテスト時に大きいドライブ能力に切り換える以外
に、以下のLSI の組合せが可能である。接続前段の一方
のLSI は通常動作時のドライブ能力のみのLSI 、他方の
LSI は通常動作時のドライブ能力以外にそれより小さい
ドライブ能力を有し、テスト時に他方のドライブ能力を
小さい方に切り換える。又は、全LSI が通常動作時のド
ライブ能力以外にそれより大きいドライブ能力を有し、
テスト時には接続前段の一方のLSI は大きい方のドライ
ブ能力に、他方のLSI は通常動作時のドライブ能力に切
り換える。又は、接続前段の一方のLSI は通常動作時の
ドライブ能力以外にそれより大きいドライブ能力を有
し、他方のLSI は通常動作時のドライブ能力以外にそれ
より小さいドライブ能力を有し、テスト時に、一方のLS
I は大きい方のドライブ能力に、他方のLSI は小さい方
のドライブ能力に切り換える。以上のいずれの組合せで
あっても、テスト時に２つの接続系列の一方の系列の接
続前段のLSI の出力ドライブ能力を通常動作時より大き
いドライブ能力又は小さいドライブ能力に切り換えるこ
とで、通常動作時のドライブ能力のみの従来のLSI と混
在したボードでも、ショートに対する故障検出精度を上
げることができる。
【００４６】また、実施例１及び２では通常動作時のド
ライブ能力以外に、それより小さいドライブ能力、又は
大きいドライブ能力のいずれかを備えたLSI について説
明したが、通常動作時のドライブ能力以外に、それより
大きいドライブ能力と小さいドライブ能力の両方を備え
ていてもよい。
ライブ能力以外に、それより小さいドライブ能力、又は
大きいドライブ能力のいずれかを備えたLSI について説
明したが、通常動作時のドライブ能力以外に、それより
大きいドライブ能力と小さいドライブ能力の両方を備え
ていてもよい。
【００４７】さらに、本実施例では出力バッファを例に
説明したが、これに限らず入出力バッファであっても同
じ回路構成で同様の効果が得られる。さらに、本実施例
では通常動作時のドライブ能力より小さいドライブ能力
又は大きいドライブ能力がそれぞれ１レベルの場合につ
いて説明したが、２レベル以上であってもよい。
説明したが、これに限らず入出力バッファであっても同
じ回路構成で同様の効果が得られる。さらに、本実施例
では通常動作時のドライブ能力より小さいドライブ能力
又は大きいドライブ能力がそれぞれ１レベルの場合につ
いて説明したが、２レベル以上であってもよい。
【００４８】
【発明の効果】以上のように、本発明の半導体装置は、
半導体装置間の接続テスト時に、バッファのドライブ能
力を通常動作時のドライブ能力より小さいドライブ能力
又は大きいドライブ能力に切り換えるので、ショートの
検出精度が向上するとともに、小さいドライブ能力に切
り換えた場合はテスト時にLSI がダメージを受ける可能
性が大幅に減少するという優れた効果を奏する。
半導体装置間の接続テスト時に、バッファのドライブ能
力を通常動作時のドライブ能力より小さいドライブ能力
又は大きいドライブ能力に切り換えるので、ショートの
検出精度が向上するとともに、小さいドライブ能力に切
り換えた場合はテスト時にLSI がダメージを受ける可能
性が大幅に減少するという優れた効果を奏する。
【図１】 本発明のLSI の構成を示すブロック図であ
る。
る。
【図２】 本発明のLSI の出力バッファの回路図であ
る。
る。
【図３】 本発明のLSI のショート検出例を説明する回
路図である。
路図である。
【図４】 本発明のLSI の出力バッファの他の実施例の
回路図である。
回路図である。
【図５】 本発明のLSI の他のショート検出例を説明す
るボードの模式図である。
るボードの模式図である。
【図６】 従来のLSI の構成を示すブロック図である。
【図７】 従来のLSI の出力バッファの回路図である。
【図８】 バウンダリ・スキャン手法を用いたボードテ
スト方法を説明するボードの模式図である。
スト方法を説明するボードの模式図である。
【図９】 従来のLSI のショート検出例を説明する回路
図である。
図である。
【図１０】 従来の他のショート検出例を説明するボー
ドの模式図である。
ドの模式図である。
９，10，24 Ｐチャネルトランジスタ、２，12，25 Ｎ
チャネルトランジスタ、19 EXTEST端子、20 イネーブ
ル端子、21 出力データ端子、22 パッド、100, 200
LSI 、103 バウンダリ・スキャン・ロジック、103a 命
令レジスタ、103b 命令デコーダ、104 バウンダリ・レ
ジスタ・セル、105 出力バッファ、105a, 105b 出力ド
ライバ、106 EXTEST信号。
チャネルトランジスタ、19 EXTEST端子、20 イネーブ
ル端子、21 出力データ端子、22 パッド、100, 200
LSI 、103 バウンダリ・スキャン・ロジック、103a 命
令レジスタ、103b 命令デコーダ、104 バウンダリ・レ
ジスタ・セル、105 出力バッファ、105a, 105b 出力ド
ライバ、106 EXTEST信号。
Claims (4)
- 【請求項１】 外部から与えられるテスト命令に応じ
て、バッファを介してテストデータを出力し、接続され
ている後段装置との接続の可否をテストする機能を備え
た半導体装置において、前記バッファは少なくとも大小
２種類の出力ドライブ能力を有し、前記テスト命令が与
えられたとき、前記バッファの出力ドライブ能力を小さ
い方の出力ドライブ能力に切り換える手段を備えたこと
を特徴とする半導体装置。 - 【請求項２】 外部から与えられるテスト命令に応じ
て、バッファを介してテストデータを出力し、接続され
ている後段装置との接続の可否をテストする機能を備え
た半導体装置において、前記バッファは少なくとも大小
２種類の出力ドライブ能力を有し、前記テスト命令が与
えられたとき、前記バッファの出力ドライブ能力を大き
い方の出力ドライブ能力に切り換える手段を備えたこと
を特徴とする半導体装置。 - 【請求項３】 外部から与えられるテスト命令に応じ
て、バッファを介してテストデータを出力し、接続され
ている後段装置との接続の可否をテストする半導体装置
のテスト方法において、２つの接続系列の一方の系列に
おける後段装置の接続前段に、他方の系列における後段
装置の接続前段の半導体装置より大きい出力ドライブ能
力を含む少なくとも大小２種類の出力ドライブ能力を有
するバッファを備えた半導体装置を配し、前記２つの接
続系列に前記テスト命令が与えられたとき、前記一方の
系列の接続前段の半導体装置の出力ドライブ能力が前記
他方の系列の接続前段の半導体装置より大きくなるよう
に前記一方の系列の接続前段の半導体装置のドライブ能
力を切り換えることを特徴とする半導体装置のテスト方
法。 - 【請求項４】 外部から与えられるテスト命令に応じ
て、バッファを介してテストデータを出力し、接続され
ている後段装置との接続の可否をテストする半導体装置
のテスト方法において、２つの接続系列の一方の系列に
おける後段装置の接続前段に、他方の系列における後段
装置の接続前段の半導体装置より小さい出力ドライブ能
力を含む少なくとも大小２種類の出力ドライブ能力を有
するバッファを備えた半導体装置を配し、前記２つの接
続系列に前記テスト命令が与えられたとき、前記他方の
系列の接続前段の半導体装置の出力ドライブ能力が前記
他方の系列の接続前段の半導体装置より小さくなるよう
に前記一方の系列の接続前段の半導体装置のドライブ能
力を切り換えることを特徴とする半導体装置のテスト方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201136A JPH0862294A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及び半導体装置のテスト方法 |
| US08/519,334 US5736849A (en) | 1994-08-25 | 1995-08-25 | Semiconductor device and test method for connection between semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201136A JPH0862294A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及び半導体装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0862294A true JPH0862294A (ja) | 1996-03-08 |
Family
ID=16436006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201136A Pending JPH0862294A (ja) | 1994-08-25 | 1994-08-25 | 半導体装置及び半導体装置のテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736849A (ja) |
| JP (1) | JPH0862294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015107757A (ja) * | 2013-12-05 | 2015-06-11 | 株式会社デンソー | 車載機器制御装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
| JP3137030B2 (ja) * | 1997-04-18 | 2001-02-19 | 日本電気株式会社 | 半導体装置 |
| US5892778A (en) * | 1997-06-30 | 1999-04-06 | Sun Microsystems, Inc. | Boundary-scan circuit for use with linearized impedance control type output drivers |
| JPH11354594A (ja) * | 1998-06-08 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
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