JPH11271400A

JPH11271400A - プリント配線板のテスト容易化構造

Info

Publication number: JPH11271400A
Application number: JP10071522A
Authority: JP
Inventors: Hitoshi Nokimura; 均除村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】ＬＳＩ間の試験をソケット等を使用せずに、
故障箇所の特定等をするプリント配線板のテスト容易化
構造を提供することを目的とする。【解決手段】第１制御端子に入力される第１制御信号
に従って、ハイインピーダンス状態又は非ハイインピー
ダンス状態にする第１ＬＳＩに設けられた第１トライス
テートバッファと、第１トライステートバッファの第１
制御端子に第１制御信号を出力する第１ＬＳＩに設けら
れた第１バウンダリスキャンセルと、第１トライステー
トバッファの第２入力端子に出力する第１ＬＳＩに設け
られた第２バウンダリスキャンセルと、第１出力端子の
電気信号を入力する第１ＬＳＩに設けられた第３バウン
ダリスキャンセルと、第１出力端子と第１電源電圧との
間に接続され、第１ＬＳＩに設けられた第１抵抗と、第
１配線と第１電源電圧と異なる第２電源電圧との間に接
続され、プリント配線板上に設けられた第２抵抗とを具
備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバウンダリスキャン
方式を使用したプリント配線板の配線の短絡及び開放の
試験を容易にするプリント配線板のテスト容易化構造に
関するものである。

【０００２】

【従来の技術】今日のプリント配線板は多端子、微細ピ
ッチＳＭＤと微細な配線のＰＷＢで構成されている。ま
た、プリント配線板に搭載されるＬＳＩの論理は高集積
化により複雑化している。これにより、従来行われて来
た目視、ファンクション、インサーキット試験等による
プリント配線板に部品を実装した後に、配線の開放／短
絡試験が困難になってきている。

【０００３】これを解決するために、ＬＳＩレベルから
多数のＬＳＩを搭載したボードレベルまでカバーできる
テスト容易化設計と、その標準化への強い要求が起こっ
てきた。その結果、配線板試験のアーキテクチャの統一
のため、１９８５年コーロッパのメーカで結成されたＪ
ＥＴＡＧ（ＪｏｉｎｔＥｕｒｏｐｅａｎＴｅｓｔＡ
ｃｔｉｏｎＧｒｏｕｐ）を発端とし、以後米国等のメ
ーカが加わりＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔ
ｉｏｎＧｒｏｕｐ）に発展した。最終的に１９９８年
ＪＴＡＧＲｅｖ．２．０提案として文章化された。

【０００４】この後、この活動はＩＥＥＥに引き継が
れ、１９９０年、バウンダリスキャンデザインを中心と
した「ＩＥＥＥＳｔａｎｄａｒｄＴｅｓｔＡｃｔ
ｉｏｎＰｏｒｔａｎｄＢｏｕｎｄａｒｙ−Ｓｃａｎ
Ａｒｃｈｉｔｅｃｔｕｒｅ（ＩＥＥＥＳｔｄ１１
４９．１−１９９０）」として制定された。この後、１
９９３年及び１９９４年に改定が行われている。また、
現在はアナログ回路への適用等のエンハンスが計画され
ている。

【０００５】図１４は、バウンダリスキャン対応ＬＳＩ
を搭載したプリント配線板の概略図である。バウンダリ
スキャンデザインとは、各ＬＳＩ４ａ，４ｂのコアロジ
ック（論理機能）部２２ａ，２２ｂとＩ／Ｏバッファ８
ａ，８ｂ，１２ａ，１２ｂ間に信号観測及びデータ設定
用バウンダリスキャンセル１０ａ，１０ｂを入れる。プ
リント配線板２上の試験回路は、各ＬＳＩ４ａ，４ｂの
ＴＤＩ（テストデータ入力ピン）とＴＤＯ（テストデー
タ出力ピン）とを数珠つなぎに接続し、ＴＭＳ（テスト
モード選択ピン）、ＴＣＫ（テストクロック）及びＴＲ
ＳＴ（パワーオン時のリセットピン）を並列に接続す
る。

【０００６】ＴＡＰコントローラ１８ａ，１８ｂは、Ｔ
ＭＳの入力シーケンスによってテスト回路全体の種々の
動作を制御する状態遷移に従い、ＴＤＩからの命令コー
ドやデータを入力して、バウンダリスキャンセル１０
ａ，１０ｂをコントロールする。該当する端子が出力端
子２０ａ，２０ｂの場合は、コアロジック２２ａ，２２
ｂの内部ロジックと関係なくこのセル１０ａ，１０ｂに
より出力をコントロールすることが可能となる。該当す
る端子が入力端子６ａ，６ｂの場合はこのセル１０ａ，
１０ｂで外部入力の論理を観測することが可能となる。

【０００７】この入力用と出力用の２種類のセル１０
ａ，１０ｂをＬＳＩ４ａ，４ｂ上の試験コントローラ
（ＴＡＰコントローラ）１８ａ，１８ｂにより操作する
ことにより接続されたバウンダリスキャン対応ＬＳＩ又
はコネクタ等により接続されたバウンダリスキャン用テ
スタによりＬＳＩ間、ＬＳＩ−テスタ間の接続を試験す
る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
プリント配線板のテスト容易化構造では、以下の問題点
があった。

【０００９】図１５は従来の問題点を示す図である。こ
の図に示す配線２２の試験は、トライステートバッファ
２６ａからハイレベル（以下、“Ｈ”）、ローレベル
（以下、“Ｌ”）のテストパターンを出力する。バッフ
ァ２８ａ．８ｂよりトライステートバッファ２６ａの出
力を入力し、バウンダリスキャンセル１０ａ，１０ｂを
通して、ＴＤＯ端子より出力した信号の電圧レベルをテ
スタで測定して、期待値と比較する。

【００１０】ＬＳＩ２４ａのＴＤＯ端子の出力が期待値
と異なれば、配線２２の短絡故障であると判断する。バ
ッファ２８ａからＬＳＩ２４ａのＴＤＯ端子を通して出
力される出力端子２６ａの論理レベルが、ＬＳＩ４ｂの
ＴＤＯ端子を通して出力される論理レベルと異なれば、
配線２１がいずれかで開放していると判断する。しか
し、配線２１のどこに開放故障があるかを特定すること
はできない。

【００１１】図１６は従来の他の問題点を示す図であ
る。この図に示すバウンダリスキャン対応ＬＳＩ３０ａ
と非バウンダリスキャン対応ＬＳＩ３０ｂ間の配線２２
の試験では、トライステートバッファ２６ａから
“Ｈ”、“Ｌ”のテストパターンを出力する。バッファ
２８ａよりトライステートバッファ２６の出力を入力し
て、バウンダリスキャンセル１０ａを通して、ＴＤＯ端
子より出力した信号をテスタで測定して、期待値と比較
する。

【００１２】ＬＳＩ２４ａのＴＤＯ端子の出力が期待値
と異なれば、端子２０ａ，６ｂ間を接続する配線の短絡
故障であると判断する。しかし、一般的には、ＬＳＩ３
４ｂの入力端子６ｂの論理レベルを測定することが困難
であるため、該当のバウンダリスキャン対応ＬＳＩ３４
ａとバウンダリスキャン対応をしていないＬＳＩ３４ｂ
間の配線２２の開放故障の検出は一般的にはできない。

【００１３】このように、従来のバウンダリスキャン試
験回路では、故障箇所の特定やバウンダリスキャン対応
してしないＬＳＩ等の接続において試験ができない等の
問題があった。

【００１４】バウンダリスキャン試験技術は、ＬＳＩ間
の接続試験として優れているが、バウンダリスキャンに
対応していないＬＳＩとの間では試験できないことは公
知の事実である。

【００１５】これを避ける手法として、特開平６−１４
８２６９号公報には、バウンダリスキャンを持たないＬ
ＳＩを試験対象とするために専用のソケットと試験時に
その入出力を監視する試験機または入出力監視用のバウ
ンダリスキャン対応ＬＳＩをそのソケットの試験専用端
子に接続することによりこの問題を回避する手法が記載
されている。

【００１６】しかし、この方法の難点は、専用のソケッ
トが必要でかつ試験時にそのソケットにＬＳＩ又は試験
機より配線を接続しなければならない。バウンダリスキ
ャンを適用するプリント配線板は、一般に多ピン、微細
ピッチのＬＳＩが多数配線板上に実装されている。

【００１７】このような配線板の接続試験は、この公報
に記載の構成によりＬＳＩ間の接続試験は完全に実施す
ることができる反面、端子を観測するための専用ソケッ
トがプリント配線板上多くの面積をとるので、実装設計
上不利となる。

【００１８】本発明は、このような点に鑑みてなされた
ものであり、バウンダリスキャン対応しているＬＳＩ間
及びバウンダリスキャン対応しているＬＳＩと対応して
いないＬＳＩ間の試験をソケット等を使用せずに、故障
箇所の特定等をするプリント配線板のテスト容易化構造
を提供することを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理図で
ある。この図に示すように、本発明は、ロジック回路に
より構成された複数の第１バウンダリスキャンセル群３
２が数珠つなぎされ、第１試験コントローラ３４によっ
て制御されるバウンダリスキャン対応の第１ＬＳＩ３６
と、第２ＬＳＩ３８とを搭載し、第１ＬＳＩ３６の第１
出力端子と第２ＬＳＩ３８の第１入力端子との間を第１
配線４０により接続したプリント配線板４２のテスト容
易化構造において、第１制御端子に入力される第１制御
信号に従って、ハイインピーダンス状態又は非ハイイン
ピーダンス状態にする第１ＬＳＩ３６に設けられた第１
トライステートバッファ４４、第１トライステートバッ
ファ４４の第１制御端子に第１制御信号を出力する第１
バウンダリスキャンセル群３２の１つとして第１ＬＳＩ
３６に設けられた第１バウンダリスキャンセル４６Ａ
と、第１トライステートバッファ４４の第２入力端子に
出力する第１バウンダリスキャンセル群３２の１つとし
て第１ＬＳＩ３６に設けられた第２バウンダリスキャン
セル４６Ｂと、第１出力端子の電気信号を入力する第１
バウンダリスキャンセル群３２の１つとして第１ＬＳＩ
３６に設けられた第３バウンダリスキャンセル４６Ｃ
と、第１出力端子と第１電源電圧との間に接続され、第
１ＬＳＩに設けられた第１抵抗４８と、第１配線４０と
第１電源電圧と異なる第２電源電圧との間に接続され、
プリント配線板４２上に設けられた第２抵抗５０とを具
備し、第１配線４０が第１出力端子と、第１配線４０と
第２抵抗５０の接続点との間を正常に接続している時、
第１出力端子の電圧が第３バウンダリスキャンセル４６
Ｃの閾値電圧よりも第２電源電圧側の電圧となることを
特徴とするプリント配線板のテスト容易化構造が提供さ
れる。

【００２０】以上のような構成によれば、第１バウンダ
リスキャンセル４６Ａは、第１トライステートバッファ
４４の第１制御端子に非ハイインピーダンスとなる第１
制御信号を出力する。第２バウンダリスキャンセル４６
Ｂは、“Ｈ”、“Ｌ”のテストパターンを第１トライス
テートバッファ４４に出力する。

【００２１】第３バウンダリスキャンセル４６Ｃより、
第１トライステートバッファ４４の出力を入力して、そ
の電圧レベルを測定して、期待値と比較する。期待値と
一致しなければ、配線４０は短絡していると判断する。

【００２２】配線４０が短絡していないことを確認した
後、第１トライステートバッファ４４をハイインピーダ
ンスにする。配線４４が開放されていれば、第１出力端
子の電圧レベルは、第１電源電圧に等しくなり、開放さ
れていれば、第２電源電圧側になる。これにより、第２
ＬＳＩ３８が非バウンダリスキャン対応であっても、配
線４０の正常／開放試験を行うことができる。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。第１実施形態図２は、本発明の第１実施形態によるプリント配線板の
テスト容易化構造を示す図であり、図１５中の構成要素
と実質的に同一の構成要素には同一の符号を付してい
る。

【００２４】この図に示すプリント配線板のテスト容易
化構造は、プリント配線板６０上にバウンダリスキャン
対応のＬＳＩ６２ａ及びバウンダリスキャン非対応のＬ
ＳＩ６２ｂが搭載されている。

【００２５】バウンダリスキャン対応のＬＳＩ６２ａ
は、入力端子６ａ、入力バッファ８ａ、バウンダリスキ
ャンセル１０ａ、１０ａＡ〜１０ａＣ、バイパスレジス
タ１４ａ、命令レジスタ１６ａ、ＴＡＰコントローラ１
８ａ、トライステートバッファ６４ａ、バッファ６６
ａ、抵抗６８ａ及び出力端子２０ａを有する。

【００２６】複数のバウンダリスキャンセル１０ａ，１
０ａＡ〜１０ａＣは、ＴＤＩとＴＤＯとの間で数珠つな
ぎに接続されており、２個のフリップフロップと２個の
セレクタから構成される。

【００２７】バウンダリスキャンセル１０ａＡは、トラ
イステートバッファ６４ａの出力をハイインピーダンス
状態又は非ハイインピーダンス状態にするための制御信
号をトライステートバッファ６４ａの制御端子に出力す
るものである。

【００２８】バウンダリスキャンセル１０ａＢは、トラ
イステートバッファ６４ａの入力端子にテストパターン
又はコアロジック２２ａの出力信号を出力するためのも
のである。バウンダリスキャンセル１０ａＣは、トライ
ステートバッファ６４ａのバッファ６６ａの出力を入力
して、出力端子２０ａの電圧レベルを測定するためのも
のである。

【００２９】コアロジック２２ａは、ＬＳＩ６２ａのロ
ジック回路であり、バウンダリスキャンセル１０ａ，１
０ａＡ〜１０ａＣに接続されている。バイパスレジスタ
１４ａは、バウンダリスキャンセル１０ａ，１０ａＡ〜
１０ａＣを数珠状に一巡させずに、ＴＤＯ端子に直接、
信号を出力するための１ビットのレジスタである。

【００３０】命令レジスタ１６ａは、ＴＤＩから入力し
た命令コードを保持するためのレジスタである。ＴＡＰ
コントローラ１８ａは、ＴＭＳの入力シーケンスによっ
てテスト回路全体の種々の動作を制御する状態遷移に従
い、ＴＤＩから命令コードやデータを入力し、バウンダ
リスキャンセル１０ａ，１０ａＡ〜１０ａＣをコントロ
ールするものである。

【００３１】トライステートバッファ６４ａは、制御端
子に入力される制御信号に従い、出力をハイインピーダ
ンス状態又はバウンダリスキャンセル１０ａＢの出力信
号を出力端子２０ａに出力するものである。

【００３２】トライステートバッファ６４ａの制御端子
は、バウンダリスキャンセル１０ａＡの出力端子に接続
され、入力端子は、バウンダリスキャンセル１０ａＢの
出力端子に接続されている。バッファ６６ａは、出力端
子２０ａの電気信号を入力して、バウンダリスキャンセ
ル１０ａＣに出力するものである。尚、ハッファ６６ａ
を無くし、出力端子２０ａとバウンダリスキャンセル１
０ａＣとを直接接続してもよい。

【００３３】抵抗６８ａは、出力端子２０ａと第１電源
電圧（例えば、接地電位）との間に設けられている。
尚、抵抗６８ａの接続テスト（出力端子２０ａと第１電
源電圧の間の接続）は、ＬＳＩ６２ａの単体の試験（ト
ライステートバッファ６４ａの出力をハイインヒーダン
ス状態にして、出力端子２０ａの電位が第１電源電位に
等しいことを確認する）により終了しており、接続が保
証されている。

【００３４】抵抗７１は、ＬＳＩ６２ａの出力端子２０
ａとＬＳＩ６２ｂの入力端子６ｂとを接続するための配
線７１上の点Ｏ（例えば、出力端子２０ａが位置する点
Ｍと入力端子６ｂが位置する点Ｎとの中央の点）と第２
電源電圧との間に設けられている。

【００３５】抵抗６８ａ，７０の抵抗値Ｒ_68a、Ｒ
₇₀は、点Ｍと配線７１上の点Ｏとの間で配線７１が開放
された時の出力端子２０ａの電圧Ｖ₁（第１電源電圧）
と、配線７１が正常な場合の出力端子２０ａの電圧Ｖ₂
が式（１）又は（２）を満足することが必要である。

【００３６】第１電源電圧Ｖ₁＜第２電源電圧の場合
は、Ｖ₁＜Ｖ_th＜Ｖ₂ ・・・（１）第１電源電圧Ｖ＞第２電源電圧の場合は、Ｖ₂＜Ｖ_th＜Ｖ₁ ・・・（２）但し、Ｖ_thは、バッファ６６ａの閾値電圧である。

【００３７】抵抗６８ａを接地し、抵抗７０を正電源に
接続した場合は、例えば、Ｒ_68a＞＞Ｒ₇₀の時、Ｖ₂＝
電源電圧（第２電源電圧）、Ｖ₁＝０Ｖとなり、式
（１）を満足する。本実施形態では、第１電源電圧を０
Ｖ、第２電源電圧が正、Ｒ_68a＞＞Ｒ₇₀とする。

【００３８】ＬＳＩ６２ｂは、バウンダリスキャン非対
応のＬＳＩである。コアロジック２２ｂは、ＬＳＩ６２
ｂのロジック回路である。入力バッファ８ｂは、バッフ
ァ回路であり、その入力端子は入力端子６ｂに接続さ
れ、その出力端子は出力バッファ１２ｂに接続されてい
る。出力バッファ２０ｂは、バッファ回路であり、出力
端子２０ｂに接続されている。出力端子２０ｂは、他の
ＬＳＩやコネクタピン等に接続される。

【００３９】以下、図２のプリント配線板の配線の接続
試験の説明をする。（Ａ）配線７１の短絡試験ＬＳＩ６２ａ，６２ｂの単独の試験を終了し、良品であ
ると判別されたＬＳＩ６２ａ，６２ｂを搭載したプリン
ト配線板６０のＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＲＳＴ及び
ＴＤＯに図示しないテスタを接続する。

【００４０】ＴＭＳとＴＣＫによりＴＡＰコントローラ
１８ａを命令コードを入力するモードに設定して、ＴＤ
Ｉから試験命令を命令レジスタ１４に入力する。ＴＭＳ
入力して、状態を遷移させることにより、ＴＡＰコント
ローラ１８ａは、命令レジスタ１４から試験命令を解読
し、トライステートバッファ６４ａが“Ｈ”、“Ｌ”の
テストパターンを出力するようにテストパターンをＴＤ
Ｉから入力する。

【００４１】ＴＡＰコントローラ１８ａは、テストパタ
ーンをＴＣＫに同期して、入力端子６ａから入力する。
ＴＡＰコントローラ１８ａは、バウンダリスキャンセル
１０ａ，１０ａＡ〜１０ａＣを制御して、テストパター
ンを巡回させる。

【００４２】バウンダリスキャンセル１０ａＡは、トラ
イステートバッファ６４ａの出力を非インピーダンス状
態になるよう制御信号を制御端子に出力する。バウンダ
リスキャンセル１０ａＢは、“Ｈ”、“Ｌ”のテストパ
ターンをトライステートバッファ６４ａの入力端子に出
力する。

【００４３】トライステートバッファ６４ａの出力は、
出力端子２０ａ、配線７１に主力されると共に、バッフ
ァ６６ａに入力される。バッファ６６ａは、バウンダリ
スキャンセル１０ａに出力端子２０ａの電気信号（論理
レベル）を出力する。ＴＡＰコントローラ１８ａは、バ
ウンダリスキャンセル１０ａ，１０ａＡ〜１０ａＣを制
御して、バッファ６６ａの出力を巡回させて、ＴＤＯか
ら出力する。ＴＤＯ出力は、テスタに入力され、その論
理レベルが測定される。

【００４４】配線７１の故障原因には、以下のものが考
えられる。Ｍ−Ｎ間が正常Ｍ−Ｎ間が短絡Ｏ−Ｎ間が正常、Ｏ−Ｍ間が開放Ｏ−Ｎ間が開放、Ｏ−Ｍ間が正常Ｏ−Ｎ間が短絡、Ｏ−Ｍ間が開放Ｏ−Ｎ間が開放、Ｏ−Ｍ間が短絡Ｏ−Ｎ間が開放、Ｏ−Ｍ間が開放これらの故障原因により、トライステートバッファ６４
ａの出力の論理レベルと出力端子２０ａの論理レベルが
との関係が図３に示すようになる。図３中の“Ｚ”は、
トライステートバッファ６４ａの出力がハイインピーダ
ンス状態の時を示す。この図から、上記故障原因によ
り、以下の場合に分けられる。

【００４５】（ａ）トライステートバッファ６４ａの
出力が“Ｈ”の時、出力端子２０ａが“Ｈ”、且つ、ト
ライステートバッファ６４ａの出力が“Ｌ”の時、出力
端子２０ａが“Ｌ”の場合は、図３より、配線７１が
，，，，の時である。

【００４６】（ｂ）トライステートバッファ６４ａの
出力が“Ｈ”の時、出力端子２０ａが“Ｈ”、且つ、ト
ライステートバッファ６４ａの出力が“Ｌ”、出力端子
２０ａが“Ｈ”の場合は、図３より、配線７１が，
の場合であって、“Ｈ”で短絡している時である。

【００４７】（ｃ）トライステートバッファ６４ａの
出力が“Ｈ”の時、出力端子２０ａが“Ｌ”、且つ、ト
ライステートバッファ６４ａの出力が“Ｌ”、出力端子
２０ａが“Ｌ”の場合は、図３より、配線７１が，
の場合であって、“Ｌ”で短絡している場合である。

【００４８】即ち、出力端子２０ａの論理レベルが期待
値と異なる場合は、、の場合であるとして、配線７
１が短絡していると判別でき、配線７１が短絡していな
い場合は、配線７１が開放しているか否かの試験を行
う。

【００４９】（Ｂ）配線７１の開放試験上述したと同
様にして、ＴＡＰコントローラ１８ａによりバウンダリ
スキャンセル１０ａ，１０ａＡ〜１０ａＣを制御して、
トライステートバッファ６４ａの出力をハイインピーダ
ンス状態（“Ｚ”）にして、出力端子２０ａの電圧レベ
ルをバッファ６４ａ、バウンダリスキャンセル１０ａ及
びＴＤＯを通して、テスタにより測定する。

【００５０】配線７１がＯ−Ｍ間で正常（，）であ
れば、式（１）により、出力端子２０ａが“Ｈ”とな
る。配線７１がＯ−Ｍ間で開放（，，）であれ
ば、“Ｌ”となる。よって、出力端子２０ａが“Ｈ”の
時は、配線７１がＯ−Ｍ間で正常（，）であり、出
力端子２０ａが“Ｌ”の時は、配線７１がＯ−Ｍ間で開
放（，，）であることが判明する。

【００５１】以上説明したように、第１実施形態によれ
ば、バウンダリスキャン対応のＬＳＩとバウンダリスキ
ャン非対応のＬＳＩ間の配線の短絡／開放／正常の試験
を行うことが可能となる。

【００５２】第２実施形態図４は、本発明の第２実施形態によるプリント配線板の
テスト容易化構造を示す図であり、図２中の構成要素と
実質的に同一の要素には同一の符号を付している。

【００５３】第２実施形態のＬＳＩ７２ｂは、バウンダ
リスキャン非対応のＬＳＩであることは、第１実施形態
のＬＳＩ６２ｂと同じであるが、トライステートバッフ
ァ６４ｂを有すること、ＬＳＩ７２ｂの外部端子７４ｂ
によりトライステートバッファ６４ｂの出力をハイイン
ピーダンス状態にすることできること、ＬＳＩ６２ａは
ＬＳＩ７２ｂとの間で双方向に接続するためのトライス
テートバッファ６４ｂを有することが第１実施形態と異
なる。

【００５４】このように、ＬＳＩ６４ａの端子６ａとＬ
ＳＩ７２ｂの端子２０ｂとが双方向に接続されている場
合は、ＬＳＩ６２ａに抵抗６８ａ、プリント配線板７１
に抵抗７０を設けるだけで良い。

【００５５】以下、図４のプリント配線板６０の配線の
接続試験の説明をする。プリント配線板６０を試験する
場合は、図示しないテスタ等により端子７４ｂに制御信
号を入力して、トライステートバッファ６４ｂの出力を
ハイインピーダンス状態にして、第１実施形態と同様に
して、接続試験を行う。その後の接続試験は、第１実施
形態と同様であり説明を省略する。

【００５６】以上説明したように、第２実施形態によれ
ば、第１実施形態と同様の効果がある上に、ＬＳＩ間で
双方向に接続する場合には、バウンダリスキャン対応の
ＬＳＩに抵抗６８ａ、プリント配線板６０に抵抗７０を
設けるだけで良い。

【００５７】第３実施形態図５は、本発明の第３実施形態によるプリント配線板の
テスト容易化構造を示す図であり、図２中の構成要素と
実質的に同一の要素には同一の符号を付している。

【００５８】第３実施形態のＬＳＩ８０ｂは、バウンダ
リスキャン対応のＬＳＩであること、ＬＳＩ６２ａと同
様に、トライステートバッファ６４ｂ、抵抗６８ｂ、バ
ウンダリスキャンセル１０ｂＡ，１０ｂＢ，１０ｂＣを
設けたことが第１実施形態のＬＳＩ６２ｂと異なる。

【００５９】トライステートバッファ６４ｂは、トライ
ステートバッファ６４ａと同じ目的のバッファ回路であ
り、その制御端子はバウンダリスキャンセル１０ｂＡの
出力端子に接続され、その入力端子はバウンダリスキャ
ンセル１０ｂＢの出力端子に接続され、その出力端子は
入力バッファ８ｂの入力端子に接続されている。

【００６０】抵抗６８ｂは、抵抗６８ａと同じ目的のも
のであり、端子６ｂと第１電源電圧との間に接続されて
いる。抵抗６８ａ、７０は、式（１）又は（２）を満足
すると共に、抵抗６８ｂは、配線７１がＭ−Ｏ間で開放
状態の時の端子２０ａの電圧Ｖ₁（第１電源電圧）と、
配線７１がＮ−Ｏ間で開放状態の時の端子６ｂの電圧Ｖ
₁、配線７１が正常な場合の配線７１の電圧Ｖ₃が式
（３）又は（４）を満足することが必要である。

【００６１】第１電源電圧Ｖ₁＜第２電源電圧の場合
は、Ｖ₁＜Ｖ_th＜Ｖ₃ ・・・（３）第１電源電圧Ｖ＞第２電源電圧の場合は、Ｖ₃＜Ｖ_th＜Ｖ₁ ・・・（４）但し、Ｖ_thは、バッファ６６ｂの閾値電圧である。

【００６２】抵抗６８ａ，６８ｂを接地し、抵抗７０を
電源に接続して、Ｒ_68a＞＞Ｒ₇₀，Ｒ_68b＞＞Ｒ₇₀の
時、Ｖ₃＝電源電圧、Ｖ₁＝０Ｖとなり、式（２），
（３）を満足する。本実施形態では、Ｒ_68a＞＞Ｒ₇₀，
Ｒ_68b＞＞Ｒ₇₀とする。

【００６３】以下、図５のプリント配線板６０の配線７
１の接続試験の説明をする。ＬＳＩ６２ａ，６２ｂの単
独の試験を終了し、良品であると判別されたＬＳＩ６２
ａ，６２ｂが搭載されたプリント配線板６０のＴＤＩ、
ＴＭＳ、ＴＣＫ、ＴＲＳＴ及びＴＤＯに図示しないテス
タを接続する。

【００６４】ＴＭＳとＴＣＫによりＴＡＰコントローラ
１８ａのモードを制御し、ＴＭＳ入力して、状態を遷移
させることにより、トライステートバッファ６４ａの制
御端子に非ハイインピーダンス状態となる制御信号をバ
ウンダリスキャンセル１０ａＡより出力し、トライステ
ートバッファ６４ｂの制御端子にハイインピーダンス状
態となる制御信号をバウンダリスキャンセル１０ｂＡよ
り、トライステートバッファ６４ａの入力端子に
“Ｈ”、“Ｌ”のテストパターンをバウンダリスキャン
セル１０ａＢより出力する。

【００６５】端子２０ａの論理レベル及び端子６ｂの論
理レベルをバッファ６６ａ，６６ｂ、バウンダリスキャ
ンセル１０ａＣ，１０ｂＣ、１０ａ，１０ｂを通してＴ
ＤＯよりテスタ等により測定する。

【００６６】同様に、トライステートバッファ６４ａの
出力をハイインピーダンス状態、トライステートバッフ
ァ６４ｂの出力を“Ｈ”、“Ｌ”となるように、テスト
パターンをＴＤＩより入力して、テスタ等により、端子
２０ａ及び端子６ｂの電圧を測定する。

【００６７】配線７１の故障原因には、上述したと同様
に、〜の場合が考えられる。図６〜図８は、トライ
ステートバッファ６４ａ，６４ｂの出力の論理レベルと
端子２０ａ，６ｂの論理レベルと故障原因との関係を示
す図である。この図により、配線７１の故障に応じて、
以下の場合に分けられる。

【００６８】（ａ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｈ”、
且つ、トライステートバッファ６４ａの出力が“Ｌ”の
時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。

【００６９】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子１０ｂが“Ｈ”，端子２０
ａが“Ｈ”、且つ、トライステートバッファ６４ｂの出
力が“Ｌ”の時、端子１０ｂが“Ｌ”、端子２０ａが
“Ｌ”となる。

【００７０】（ｂ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子
６ｂが“Ｈ”（又は“Ｌ”）、且つ、トライステートバ
ッファ６４ａの出力が“Ｌ”の時、端子２０ａが“Ｈ”
（又は“Ｌ”）、端子６ｂが“Ｈ”（又は“Ｌ”）とな
る。

【００７１】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子ｂが“Ｈ”（又は
“Ｌ”），端子６２０ａが“Ｈ”（“Ｌ”）、且つ、ト
ライステートバッファ６４ｂの出力が“Ｌ”の時、端子
６ｂが“Ｈ”（又は“Ｌ”）、端子２０ａが“Ｈ”（又
は“Ｌ”）となる。

【００７２】（ｃ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子
６ｂが“Ｈ”、且つ、トライステートバッファ６４ａの
出力が“Ｌ”の時、端子２０ａが“Ｈ”（又は
“Ｌ”）、端子６ｂが“Ｈ”となる。

【００７３】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａ
が“Ｈ”（又は“Ｌ”）、且つ、トライステートバッフ
ァ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子
２０ａが“Ｈ”（又は“Ｌ”）となる。

【００７４】（ｄ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”、
且つ、トライステートバッファ６４ａの出力が“Ｌ”の
時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。

【００７５】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａ
が“Ｈ”、且つ、トライステートバッファ６４ｂの出力
が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｈ”
となる。

【００７６】（ｅ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”
（又は“Ｈ”）、且つ、トライステートバッファ６４ａ
の出力が“Ｌ”の時、端子２０ａが“Ｌ”、端子６ｂが
“Ｌ”（又は“Ｈ”）となる。

【００７７】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”（又は
“Ｌ”），端子２０ａが“Ｌ”、且つ、トライステート
バッファ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｈ”
（又は“Ｌ”）、端子２０ａが“Ｌ”となる。

【００７８】（ｆ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”（又は“Ｌ”），端子
６ｂが“Ｌ”、且つ、トライステートバッファ６４ａの
出力が“Ｌ”の時、端子２０ａが“Ｈ”（又は
“Ｌ”）、端子６ｂが“Ｌ”となる。

【００７９】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａ
が“Ｈ”（又は“Ｌ”）、且つ、トライステートバッフ
ァ６４ｂの出力が“Ｌ”の時、端子６ｂが“Ｌ”、端子
２０ａが“Ｈ”（又は“Ｌ”）となる。

【００８０】（ｇ）の場合トライステートバッファ６４ｂがハイインピーダンス状
態の場合は、トライステートバッファ６４ａの出力が
“Ｈ”の時、端子２０ａが“Ｈ”，端子６ｂが“Ｌ”、
且つ、トライステートバッファ６４ａの出力が“Ｌ”の
時、端子２０ａが“Ｌ”、端子６ｂが“Ｌ”となる。

【００８１】トライステートバッファ６４ａがハイイン
ピーダンス状態の場合は、トライステートバッファ６４
ｂの出力が“Ｈ”の時、端子６ｂが“Ｈ”，端子２０ａ
が“Ｌ”、且つ、トライステートバッファ６４ｂの出力
が“Ｌ”の時、端子６ｂが“Ｌ”、端子２０ａが“Ｌ”
となる。

【００８２】以上説明したように、第３実施形態によれ
ば、配線７１がＯ−Ｍ間、Ｏ−Ｎ間でそれぞれ短絡／開
放をしているかの試験することができる。尚、第３実施
形態では、トライステートバッファ６４ｂ（６４ａ）を
ハイインピーダンス状態にした時に、端子２０ａ，６ｂ
の電圧を共に測定するようにしたが、トライステートバ
ッファ６４ａをハイインピーダンス状態にした時は、端
子２０ａの電圧のみ測定して、第１実施形態と同様にし
て、配線７１のＯ−Ｍ間が正常／短絡／Ｍ点以降の開放
の試験を行う。そして、トライステートバッファ６４ｂ
をハイインピーダンス状態にした時は、端子６ｂの電圧
のみ測定して、配線７１のＯ−Ｎ間が正常／短絡／Ｎ点
以降の開放の試験を行って、総合的に配線７１の不具合
を特定するようにしてもよい。

【００８３】第４実施形態図９は、本発明の第４実施形態によるプリント配線板の
テスト容易化構造を示す図であり、図５中の構成要素と
実質的に同一の要素には同一の符号を付している。

【００８４】第４実施形態のＬＳＩ８２ａ，８２ｂは、
スイッチ素子８４ａ，８４ｂを設けたこと、スイッチ素
子８４ａ，８４ｂのオン／オフを制御する制御信号を出
力するバウンダリスキャンセル１０ａＤ，１０ｂＤを設
けたことが第３実施形態のＬＳＩ６２ａ，８０ｂと異な
る。

【００８５】スイッチ素子８４ａ，８４ｂは、消費電流
を抑制するためのものであり、運用時には、オフして、
プリント配線板６０の接続試験時にみオンさせる。スイ
ッチ素子８４ａ，８４ｂは、端子２０ａ，６ｂと抵抗６
８ａ，６８ｂとの間に設けられ、ＦＥＴ等で構成する。
抵抗６８ａ，６８ｂ及び抵抗７０は、運用時の消費電流
を抑制するという観点から、抵抗Ｒ₇₀を十分大きくする
ことが望ましい。

【００８６】図９のプリント配線板６０の配線７１の試
験は、バウンダリスキャンセル１０ａＤ，１０ｂＤから
スイッチ素子８４ａ，８４ｂの制御端子（例えば、ゲー
ト電極）に制御信号を出力して、スイッチ素子８４ａ，
８４ｂをオンさせてから、第３実施形態と同様にして試
験をする。運用時には、スイッチ素子８４ａ，８４ｂを
オフする。これにより、運用時に抵抗７０，６８ａ，６
８ｂを通して電流が流れることを阻止することができ
る。

【００８７】以上説明したように、第４実施形態によれ
ば、第３実施形態と同様の効果がある上に、消費電流を
抑制することができる。尚、本実施形態では、スイッチ
素子８４ａ，８４ｂをオン／オフさせる制御信号をバウ
ンダリスキャンセル１０ａＤ，１０ｂＤから入力する構
成としたが、ＬＳＩ８２ａ，８２ｂに入力端子６ａ，６
ｂを設け、これらとスイッチ素子８４ａ，８４ｂの制御
端子とを接続して、テスタ等により入力端子６ａ，６ｂ
に制御信号を入力するようにしても良い。

【００８８】第５実施形態図１０は、本発明の第５実施形態によるプリント配線板
のテスト容易化構造を示す図であり、図２中の構成要素
と実質的に同一の要素には同一の符号を付している。

【００８９】第５実施形態のＬＳＩ９０ａ，９０ｂは、
配線７１，９９にて、平衡伝送を行う機能を有し、トラ
イステートバッファ９２ａ、抵抗９６ａ、抵抗９８及び
増幅回路１００ｂを設けたことが第１実施形態のＬＳＩ
６４ａ，６４ｂと異なる。

【００９０】トライステートバッファ９２ａは、正相信
号を出力する第１端子と逆相信号を出力する第２端子と
を有する。バッファ９４ａは、トライステートバッファ
９２ａの第２端子の出力を入力するバッファであり、そ
の出力端子は、バウンダリスキャンセル１０ａＤに接続
されている。抵抗９６ａは、第２端子と第３電源電圧と
の間に接続されている。

【００９１】抵抗９８は、第４電源電圧と配線９９との
間に接続されている。抵抗９６ａ，９８の抵抗値は、第
１実施形態と同様に、第２端子の電圧がＰ−Ｑ間が正常
な場合と開放されている場合で、出力端子２０ａの論理
レベルが異なれば良く、式（１）又は（２）と同様の関
係を満足する。

【００９２】差動増幅回路１００ｂは、配線７０，９８
等へのノイズ等の影響により変動した信号の電圧の差分
を取って、ノイズの影響を除去するためのものであり、
入力端子６ｂに接続されている。

【００９３】配線７１，９９の接続試験・開放試験は、
第１実施形態と同様なので説明を省略する。これによ
り、平衡伝送の場合においても、配線７１，９９の接続
・開放試験を行うことができる。

【００９４】第６実施形態図１１は、本発明の第６実施形態によるプリント配線板
のテスト容易化構造を示す図であり、図２中の構成要素
と実質的に同一の要素には同一の符号を付している。

【００９５】第６実施形態のプリント配線板６０は、Ｌ
ＳＩ１０２ｂが外部端子６ｂから非ハイインピーダンス
／ハイインピーダンス状態が制御されるトライステート
バッファ１０４を有すること、抵抗１０６を設けたこと
が第１実施形態と異なる。

【００９６】トライステートバッファ１０４は、テスタ
１０８から入力端子６ｂに入力される制御信号によりハ
イインピーダンス状態と非ハイインピーダンス状態とが
制御可能であり、入力端子６ｂの論理レベルにより出力
端子２０ｂの論理レベルが一意的に確定するものであ
る。

【００９７】抵抗１０６は、配線７１の開放試験を行う
ための抵抗７０と同様の配線１０５の開放試験を行うた
めのものであり、配線１０５と電源（又はグラウンド）
との間に設けられている。

【００９８】テスタ１０８は、配線７１，１０５の接続
試験・開放試験を行うための試験装置であって、配線１
０５にコネクタ等により接続される出力端子１０７に接
続される入力端子１０９とグラウンド（又は電源）との
間に抵抗１１０を有する。

【００９９】抵抗１０６と抵抗１１０の抵抗値Ｒ₁₀₆、
Ｒ₁₁₀は、式（１）又は（２）と同様の関係式を満足す
る。入力端子１０９には、ハッファ１１２及びトライス
テートバッファ１１４が接続されている。

【０１００】以下、図１１のプリント配線板６０の接続
試験の説明をする。配線７１の接続試験は、第１実施形
態と同様なので説明を省略する。（Ａ）配線１０５の短絡試験トライステートバッファ１０４ｂをハイインピーダンス
状態にする。テスタ１０８のトライステートバッファ１
１４から“Ｈ”、“Ｌ”を出力して、バッファ１１２よ
り入力端子１０９の論理レベルを測定して、配線７１と
同様の方法により、配線１０５が正常・開放／短絡を確
認する。

【０１０１】（Ｂ）配線１０５の開放試験配線１０５の短絡試験により、配線７１の正常、且つ、
配線１０５が正常・開放である時、トライステートバッ
ファ１０４ｂを非ハイインピーダンス状態にすると共
に、ＬＳＩ６２ａから配線７１を通して、入力端子６ｂ
に“Ｈ”、“Ｌ”のテストパターンを入力する。トライ
ステートバッファ１０４ｂは、入力端子６ｂからテスト
パターンを入力して、コアロジック等を通して、出力端
子２０ｂに出力する。

【０１０２】出力端子２０ｂの論理レベルは、入力端子
６ｂの論理レベルにより一意的に決まるので、テスタ１
０８の入力端子１０９を出力端子１０７に接続し、テス
タ１０８のトライステートバッファ１１４をハイインピ
ーダンス状態にして、バッファ１１２の出力レベルをテ
スタ１０８より測定する。

【０１０３】バッファ１１２の出力レベルが期待値と一
致すれば、配線１０５が正常であると判断し、期待値と
一致しなければ、配線１０５がＬＳＩ１０２ｂの出力端
子２０ｂのＳ（ＬＳＩ１０２ｂの出力端子２０ｂの点）
以降で開放していると判断する。

【０１０４】配線１０５がＳ以降で開放している場合、
トライステートバッファ１０４ｂ及びトライステートバ
ッファ１１４をハイインピーダンス状態にして、バッフ
ァ１１２の出力レベルをテスタ１０８により測定する。

【０１０５】バッファ１１２の出力レベルが“Ｈ”であ
れば、Ｑ（抵抗１０６と配線１０５との接続点）−Ｔ
（出力端子１０７の点）が正常、Ｓ−Ｑ間で開放してい
ると判断する。バッファ１１２の出力レベルが“Ｌ”で
あれば、Ｑ−Ｔ間で開放していると判断する。

【０１０６】以上説明したように、第６実施形態によれ
ば、ＬＳＩの出力端子とコネクタ等で接続される出力端
子との間の配線の開放を特定することができる。第７実施形態図１２は、本発明の第７実施形態によるプリント配線板
のテスト容易化構造を示す図であり、図２中の構成要素
と実質的に同一の要素には同一の符号を付している。

【０１０７】プリント配線板６０には、スイッチ回路１
１８、抵抗１２４及びＬＳＩ１１０ａが搭載されてい
る。スイッチ回路１１８は、電源とグラウンド間でスイ
ッチングする切替開閉スイッチであり、ＤＩＰスイッチ
等である。

【０１０８】スイッチ回路１１８は、抵抗１２０及び１
２２を通して、電源及びグラウンドに接続されている。
抵抗１２４は、スイッチ回路１１８とＬＳＩ１１０ａの
入力端子６ａとの間に接続されている。

【０１０９】ＬＳＩ１１０ａは、バウンダリスキャン対
応のＬＳＩであり、バウンダリスキャンセル１０ａ等に
加えて、トライステートバッファ１１４ａ、トライステ
ートバッファバッファ１１４ａの制御端子に制御信号を
出力するバウンダリスキャンセル１０ａＦ、トライステ
ートバッファバッファ１１４ａの入力端子に出力するバ
ウンダリスキャンセル１０ａＧ、バッファ８ａの出力を
入力するバウンダリスキャンセル１０ａＨ及び抵抗１１
６ａを有する。

【０１１０】抵抗１１６ａ，１２４は、スイッチ回路１
１８と入力端子６ａとを接続する配線１２５が正常の場
合の入力端子６ａの論理レベルと配線１２５が開放の場
合の入力端子６ａの論理レベルとが異なるように式
（１）又は（２）と同様にその抵抗値Ｒ_116aとＲ₁₂₄を
設定する。例えば、電源を正電圧、抵抗１１６ａを接地
して、Ｒ₁₂₄＋Ｒ₁₂₀＜＜Ｒ_116aとする。

【０１１１】以下、図１２のプリント配線板６０の接続
試験の説明をする。（Ａ）配線１２５の短絡試験トライステートバッファ１１４ａより“Ｈ”、“Ｌ”の
テストパターンを出力して、バッファ８ａの出力レベル
をバウンダリスキャンセル１０ａＨ，１０ａ等を通し
て、テスタ等により測定して、期待値と比較する。期待
値と一致しなければ、配線１２５が電源／グラウンドと
短絡していると判断する。

【０１１２】（Ｂ）配線１２５の開放試験スイッチ回路１１８を電源側に接続し、トライステート
バッファ１１４ａをハイインピーダンス状態にして、入
力端子６ａの論理レベルをバウンダリスキャンセル１０
ａＨ，１０ａ等を通して、テスタ等により測定する。入
力端子６ａが“Ｈ”ならば、配線１２５が正常、入力端
子６ａが“Ｌ”ならば、Ｍ−Ｎ間で開放していると判断
する。

【０１１３】以上説明したように、第７実施形態によれ
ば、スイッチ回路とバウンダリスキャン対応のＬＳＩ間
の配線の開放試験を行うことができる。第８実施形態図１３は、本発明の第８実施形態によるプリント配線板
のテスト容易化構造を示す図であり、図１３中の構成要
素と実質的に同一の要素には同一の符号を付している。

【０１１４】第８実施形態と第７実施形態とは、スイッ
チ回路１２６を開閉スイッチとして、電源とグラウンド
間に設けたこと、スイッチ回路１２６と電源間に抵抗１
２８を設けたことが異なる。抵抗１２４は、スイッチ回
路１２６と配線１２５との間に接続されている。抵抗１
２８、１２４、１１６ａは、図１３中の抵抗１２０，１
２４，１１１６ａと役割は同じである。図１３のプリン
ト配線板６０の接続試験は、スイッチ回路１２６を開い
て、スイッチ回路１２６を電源と接続した状態で、第７
実施形態と同様にして行う。

【０１１５】

【発明の効果】以上説明したように、本発明によれば、
バウンダリスキャン対応のＬＳＩに抵抗と、プリント配
線板上の配線に抵抗とを設けたので、配線の開放障害を
判別することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態によるプリント配線板の
テスト容易化構造を示す図である。

【図３】図２のプリント配線板の試験方法を示す図であ
る。

【図４】本発明の第２実施形態によるプリント配線板の
テスト容易化構造を示す図である。

【図５】本発明の第３実施形態によるプリント配線板の
テスト容易化構造を示す図である。

【図６】図５のプリント配線板の試験方法を示す図であ
る。

【図７】図５のプリント配線板の試験方法を示す図であ
る。

【図８】図５のプリント配線板の試験方法を示す図であ
る。

【図９】本発明の第４実施形態によるプリント配線板の
テスト容易化構造を示す図である。

【図１０】本発明の第５実施形態によるプリント配線板
のテスト容易化構造を示す図である。

【図１１】本発明の第６実施形態によるプリント配線板
のテスト容易化構造を示す図である。

【図１２】本発明の第７実施形態によるプリント配線板
のテスト容易化構造を示す図である。

【図１３】本発明の第８実施形態によるプリント配線板
のテスト容易化構造を示す図である。

【図１４】バウンダリスキャン対応ＬＳＩを搭載したプ
リント配線板を示す図である。

【図１５】従来の問題点を示す図である。

【図１６】従来の問題点を示す図である。

【符号の説明】３６第１ＬＳＩ３８第２ＬＳＩ４０第１配線４２プリント配線板４４第１トライステートバッファ４６Ａ第１バウンダリスキャンセル４６Ｂ第２バウンダリスキャンセル４６Ｃ第３バウンダリスキャンセル４８第１抵抗５０第２抵抗

Claims

【特許請求の範囲】

【請求項１】ロジック回路により構成された複数の第
１バウンダリスキャンセル群が数珠つなぎされ、第１試
験コントローラによって制御されるバウンダリスキャン
対応の第１ＬＳＩと、第２ＬＳＩとを搭載し、前記第１
ＬＳＩの第１出力端子と前記第２ＬＳＩの第１入力端子
との間を第１配線により接続したプリント配線板のテス
ト容易化構造において、第１制御端子に入力される第１制御信号に従って、ハイ
インピーダンス状態又は非ハイインピーダンス状態にす
る前記第１ＬＳＩに設けられた第１トライステートバッ
ファと、前記第１トライステートバッファの前記第１制御端子に
前記第１制御信号を出力する前記第１バウンダリスキャ
ンセル群の１つとして前記第１ＬＳＩに設けられた第１
バウンダリスキャンセルと、前記第１トライステートバッファの第２入力端子に出力
する前記第１バウンダリスキャンセル群の１つとして前
記第１ＬＳＩに設けられた第２バウンダリスキャンセル
と、前記第１出力端子の電気信号を入力する前記第１バウン
ダリスキャンセル群の１つとして前記第１ＬＳＩに設け
られた第３バウンダリスキャンセルと、前記第１出力端子と第１電源電圧との間に接続され、前
記第１ＬＳＩに設けられた第１抵抗と、前記第１配線と前記第１電源電圧と異なる第２電源電圧
との間に接続され、前記プリント配線板上に設けられた
第２抵抗とを具備し、前記第１配線が前記第１出力端子と、前記第１配線と前
記第２抵抗の接続点との間を正常に接続している時、前
記第１出力端子の電圧が前記第１ＬＳＩの前記第３バウ
ンダリスキャンセルの閾値電圧よりも前記第２電源電圧
側の電圧となることを特徴とするプリント配線板のテス
ト容易化構造。
【請求項２】前記第２ＬＳＩは、第２出力端子が前記
第１入力端子に接続され、第２制御端子に入力される第
２制御信号に従って、ハイインピーダンス状態又は非ハ
イインピーダンス状態にする第２トライステートバッフ
ァを更に具備したことを特徴とする請求項１記載のプリ
ント配線板のテスト容易化構造。
【請求項３】前記第２ＬＳＩは、ロジック回路により構成された複数の第２バウンダリス
キャンセル群が数珠つなぎされ、第２試験コントローラ
によって制御されるバウンダリスキャン対応のＬＳＩで
あって、第３制御端子に入力される第３制御信号に従って、ハイ
インピーダンス状態又は非ハイインピーダンス状態にす
る第３トライステートバッファと、前記第３トライステートバッファの前記第３制御端子に
前記第３制御信号を出力する前記第２バウンダリスキャ
ンセル群の１つとして第４バウンダリスキャンセルと、前記第３トライステートバッファの第３入力端子に出力
する前記第２バウンダリスキャンセル群の１つとして第
５バウンダリスキャンセルと、前記第１入力端子の電気信号を入力する前記第２バウン
ダリスキャンセル群の１つとして第６バウンダリスキャ
ンセルと、前記第１入力端子と前記第１電源電圧との間に接続さ
れ、前記第２ＬＳＩに設けられた第３抵抗とを具備し、前記第１配線が前記第１入力端子と、前記第１配線と前
記第３抵抗の接続点との間を正常に接続している時、前
記第１入力端子の電圧が前記第２ＬＳＩの前記第６バウ
ンダリスキャンセルの閾値電圧よりも前記第２電源電圧
側の電圧となる請求項１記載のプリント配線板のテスト
容易化構造。
【請求項４】第４入力端子に入力された電気信号を入
力し、第４制御端子に入力される第４制御信号に従っ
て、ハイインピーダンス状態又は非ハイインピーダンス
状態にする前記第２ＬＳＩに設けられた第４トライステ
ートバッファと、前記第４トライステートバッファの出力に基づく電気信
号を出力する前記第２ＬＳＩに設けられた第２出力端子
と、前記第４制御端子に前記第４制御信号を出力する前記第
２ＬＳＩに設けられた外部端子と、前記第２出力端子と前記プリント配線板上の第４出力端
子とを接続する前記プリント配線板に形成された第２配
線と、前記第２配線と第３電源電圧との間に接続され、前記プ
リント配線板に設けられた第５抵抗と、を更に具備したことを特徴とする請求項１、２、３又は
４記載のプリント配線板のテスト容易化構造。
【請求項５】第５制御端子に入力される第５制御信号
に従って、前記第１出力端子と前記第１抵抗との間の接
続をオン／オフする前記第１ＬＳＩに設けられた第１ス
イッチ手段と、前記第１スイッチ手段の前記第５制御端子に前記第５制
御信号を出力する前記第１バウンダリスキャンセル群の
１つとして前記第７バウンダリスキャンセルと、を更に具備したことを特徴とする請求項１記載のプリン
ト配線板のテスト容易構造。
【請求項６】第１電極と第４電源電圧に接続された第
２電極との間の接続又は前記第１電極と第５電源電圧に
接続された第３電極との接続のオン／オフをする第２ス
イッチ手段と、ロジック回路により構成された複数の第
３バウンダリスキャンセル群が数珠つなぎされ、第３試
験コントローラによって制御されるバウンダリスキャン
対応の第３ＬＳＩとを搭載し、前記第１電極と前記第３
ＬＳＩの第５入力端子との間を第３配線により接続した
プリント配線板のテスト容易化構造において、第６制御端子に入力される第６制御信号に従って、ハイ
インピーダンス状態又は非ハイインピーダンス状態にす
る前記第３ＬＳＩに設けられた第５トライステートバッ
ファと、前記第５トライステートバッファの前記第６制御端子に
前記第６制御信号を出力する前記第３バウンダリスキャ
ンセル群の１つとして前記第３ＬＳＩに設けられた第８
バウンダリスキャンセルと、前記第５トライステートバッファの第６入力端子に出力
する前記第３バウンダリスキャンセル群の１つとして前
記第３ＬＳＩに設けられた第９バウンダリスキャンセル
と、前記第５入力端子の電気信号を入力する前記第３バウン
ダリスキャンセル群の１つとして前記第３ＬＳＩに設け
られた第１０バウンダリスキャンセルと、前記第５入力端子と前記第４電源電圧と異なる第６電源
電圧との間に接続され、前記第１ＬＳＩに設けられた第
５抵抗と、前記第４電源電圧と前記第２電極とに接続された第６抵
抗と、前記第５電源電圧と前記第３電極とに接続された第７抵
抗と、前記第１電極と前記第３配線とに接続された第８抵抗と
を具備し、前記第３配線が前記第１電極と前記第５入力端子との間
を正常に接続している時、前記第５入力端子の電圧が前
記第４ＬＳＩの前記第１３バウンダリスキャンセルの閾
値電圧よりも前記第４又は第５電源電圧側の電圧となる
ことを特徴とするプリント配線板のテスト容易化構造。
【請求項７】第４電極と第７電源電圧に接続された第
５電極との間をオン／オフする第２スイッチ手段と、ロ
ジック回路により構成された複数の第４バウンダリスキ
ャンセル群が数珠つなぎされ、第４試験コントローラに
よって制御されるバウンダリスキャン対応の第４ＬＳＩ
とを搭載し、前記第４電極と前記第４ＬＳＩの第７入力
端子との間を第４配線により接続したプリント配線板の
テスト容易化構造において、第７制御端子に入力される第７制御信号に従って、ハイ
インピーダンス状態又は非ハイインピーダンス状態にす
る前記第４ＬＳＩに設けられた第６トライステートバッ
ファと、前記第６トライステートバッファの前記第７制御端子に
前記第７制御信号を出力する前記第４バウンダリスキャ
ンセル群の１つとして前記第４ＬＳＩに設けられた第１
１バウンダリスキャンセルと、前記第６トライステートバッファの第８入力端子に出力
する前記第４バウンダリスキャンセル群の１つとして前
記第４ＬＳＩに設けられた第１２バウンダリスキャンセ
ルと、前記第７入力端子の電気信号を入力する前記第４バウン
ダリスキャンセル群の１つとして前記第４ＬＳＩに設け
られた第１３バウンダリスキャンセルと、前記第７入力端子と前記第７電源電圧とは異なる第８電
源電圧に接続され、前記第４ＬＳＩに設けられた第９抵
抗と、前記第４電極と前記第７電源電圧とは異なる第９電源電
圧とに接続された第１０抵抗と、前記第４電極と前記第４配線とに接続され、前記プリン
ト配線板に設けられた第１１抵抗とを具備し、前記第４配線が前記第４電極と前記第７入力端子との間
を正常に接続している時、前記第７入力端子の電圧が前
記第４ＬＳＩの前記第１３バウンダリスキャンセルの閾
値電圧よりも前記第７電源電圧側の電圧となることを特
徴とするプリント配線板のテスト容易化構造。
【請求項８】第６電極と第１０電源電圧に接続された
第７電極との間をオン／オフする第４スイッチ手段と、
ロジック回路により構成された複数の第５バウンダリス
キャンセル群が数珠つなぎされ、第５試験コントローラ
によって制御されるバウンダリスキャン対応の第５ＬＳ
Ｉとを搭載し、前記第６電極と前記第５ＬＳＩの第９入
力端子との間を第５配線により接続したプリント配線板
のテスト容易化構造において、第８制御端子に入力される第８制御信号に従って、ハイ
インピーダンス状態又は非ハイインピーダンス状態にす
る前記第５ＬＳＩに設けられた第７トライステートバッ
ファと、前記第７トライステートバッファの前記第８制御端子に
前記第８制御信号を出力する前記第５バウンダリスキャ
ンセル群の１つとして前記第６ＬＳＩに設けられた第１
４バウンダリスキャンセルと、前記第１４トライステートバッファの第１０入力端子に
出力する前記第５バウンダリスキャンセル群の１つとし
て前記第５ＬＳＩに設けられた第１５バウンダリスキャ
ンセルと、前記第９入力端子の電気信号を入力する前記第５バウン
ダリスキャンセル群の１つとして前記第５ＬＳＩに設け
られた第１６バウンダリスキャンセルと、前記第５入力端子と第１１電源電圧に接続され、前記第
５ＬＳＩに設けられた第１２抵抗と、前記第６電極と前記第１０電源電圧及び前記第１１電源
電圧とは異なる第１２電源電圧に接続された第１３抵抗
と、前記第６電極と前記第５配線とに接続され、前記プリン
ト配線板に設けられた第１４抵抗とを具備し、前記第５配線が前記第６電極と前記第９入力端子との間
を正常に接続している時、前記第９入力端子の電圧が前
記第５ＬＳＩの前記第１６バウンダリスキャンセルの閾
値電圧よりも前記第１２電源電圧側の電圧となることを
特徴とするプリント配線板のテスト容易化構造。