JP3978269B2 - プリント回路板の試験方法 - Google Patents
プリント回路板の試験方法 Download PDFInfo
- Publication number
- JP3978269B2 JP3978269B2 JP30258997A JP30258997A JP3978269B2 JP 3978269 B2 JP3978269 B2 JP 3978269B2 JP 30258997 A JP30258997 A JP 30258997A JP 30258997 A JP30258997 A JP 30258997A JP 3978269 B2 JP3978269 B2 JP 3978269B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- terminal
- memory module
- connector
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はプリント回路板の試験方法に関し、メモリモジュール用コネクタやＬＳＩ（半導体集積回路）を搭載したプリント回路板の試験方法に関する。
【０００２】
【従来の技術】
ＬＳＩを含む電子部品が実装されたプリント回路板の製造の良否を試験する方法としては、大別して２つの方法がある。第１の方法は、プリント回路板の入力端子からテスト信号を入力して、プリント回路板の出力端子における出力信号を測定し、この測定した出力信号を期待値と比較して良否を判定するファンクションテストである。
【０００３】
第２の方法は、プリント回路板の配線の要所要所に測定点を設け、この測定点に信号の入出力が可能なプローブを接触させ、接触点間の電流電圧特性等の試験を行い、期待値と比較して良否を判定するインサーキットテストである。ここで、プリント回路板と試験装置とを電気的に接続するプローブやケーブル及びこれらを保持する機構部をフィクスチャと呼ぶが、試験しようとするプリント回路板の品種毎にフィクスチャを準備するとコスト及び手間が大きくなる。このため、数本のプローブをプログラムに従って高速に移動させて測定点に接触させ、試験を行うフライングプローブ型のインサーキットテスタが従来から開発利用されている。
【０００４】
ところで、大型コンピュータは多くのプリント回路板を有している。これらのプリント回路の中にはＲＡＭモジュール用のコネクタが実装されたものがある。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）チップを数個〜数十個単位で小基板に実装したものである。コンピュータのメモリ容量をオプション化するために、メインボードであるプリント回路板にＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）を複数実装しておき、ユーザの要求によりＲＡＭモジュール単位でメモリの増設又は縮小を可能としている。
【０００５】
従来、上記のＲＡＭモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、ＲＡＭモジュールを全て搭載した後、ファンクションテストを行ってプリント回路板全体の試験を行っている。
【０００６】
【発明が解決しようとする課題】
ＬＳＩとプリント回路板との接続性を試験しようとする場合、従来のファンクションテストやインサーキットテストは、テスト信号をＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテスト信号の生成が困難になっている。そこで、プリント回路板を実際の機器に組み込んで代表的な動作をさせ良否を判定する実機ファンクションテストが利用されるようになってきているが、実機ファンクションテストは良否判定は容易なものの、試験時間が長くなり不良個所の特定が困難である。
【０００７】
このため、ＬＳＩとプリント回路板との接続性の電気的試験を行わず、外観検査によって検査する場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（クアッドフラットパッケージ）の場合は端子のピッチが微細化しているため、ハンダ浮き等の観測は容易ではない。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ観測は不可能であるという問題があった。
【０００８】
このように、プリント回路板に搭載されるＬＳＩの高集積化や、プリント回路板へのマイクロプロセッサの搭載に伴い、プリント回路板全体のファンクションテストが困難となってきたため、ＬＳＩ内部は単体試験により保障されているという前提でプリント回路板のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だけを試験する方法が用いられるようになってきた。
【０００９】
その方法の最も一般的なものは、バウンダリースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法である。バウンダリースキャンとは、標準試験回路を予めＬＳＩの最外周に埋め込んでおき、試験時にはこの回路をテスタからの制御信号で動作させ、ＬＳＩ間の接続またはＬＳＩとテスタ間の接続の試験を簡単化する方法である。
【００１０】
しかしながらバウンダリースキャン回路が埋め込まれたボードであっても、ボードの内部に存在するＲＡＭモジュール用コネクタは通常回路的にオープンとなっているためこのコネクタに接続されている配線網の接続試験は難しいという問題があった。
本発明は、上記の点に鑑みなされたもので、メモリモジュール用コネクタとＬＳＩとの間の配線網の接続を試験できるプリント回路板の試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
複数の終端抵抗を設けた試験用抵抗モジュールを、メモリモジュールに代えて上記メモリモジュール用コネクタに実装して上記コネクタの各端子を終端し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
前記プローブより前記端子に電流を印加し、電流／電圧特性を測定して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１３】
このように、電流／電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
請求項２に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網により接続されている集積回路はその内部にバウンダリースキャン回路を有し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
上記バウンダリースキャン回路からテスト信号を出力させて、前記端子を介して前記テスト信号を上記測定器で受信して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１４】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【００１８】
請求項３に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網の第一の側に接続されている第一の集積回路と、前記配線網の第二の側に接続されている第二の集積回路とはそれぞれバウンダリースキャン回路を有し、
メモリモジュールに代えて、バウンダリースキャン回路を設けたバウンダリースキャンカードを上記メモリモジュール用コネクタに実装し、
上記配線網の両端に接続されるバウンダリースキャン回路及び前記バウンダリースキャンカードに設けられたバウンダリースキャン回路を用いて、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１９】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００２４】
【発明の実施の形態】
図１は本発明の第１実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ１２，１４及びＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々の間は配線網１８，２０によって接続されている。ＲＡＭモジュール用コネクタ１６には試験用抵抗モジュール２２を挿入して搭載する。この試験用抵抗モジュール２２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１６の端子に接続し、抵抗素子Ｒの他端を接地する。測定器２４は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００２５】
図２の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させて電気的に接続する。測定器２４内の電流源２８はプローブ２６から試験用抵抗モジュール２２の抵抗Ｒを通してグランドに電流を流す。そして、測定器２４内の電圧計で上記電流を可変して流したときの電圧を測定し、電流／電圧特性を観測する。
【００２６】
ＲＡＭモジュール用コネクタ１６の端子ｐ1 とＬＳＩ１２の端子ｑ1 とを接続するプリント回路板１０の配線網１２1 が正常な場合、電流／電圧特性は図３の実線Ｉａに示すようにスレッショールド電圧Ｖthを越えると電流値が略一定となる。これはＬＳＩ１２に寄生ダイオードＤ1 があるからであり、抵抗値Ｒと寄生ダイオードＤ1 のダイオード特性を合成した特性が測定器２４で観測される。
【００２７】
ここで、端子ｐ1 又は端子ｑ1 と配線網の接続が不良でオープン状態となっていれば、ＬＳＩ１２のダイオード特性が観測できないため、図３の破線Ｉｂに示す特性が観測される。またＲＡＭモジュール用コネクタ１６と試験用抵抗モジュール２２との接続不良があれば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃに示すようなダイオード特性だけが観測される。更に、配線網１８1 と、これに隣接する配線網１８2 が短絡している場合には抵抗Ｒが並列接続状態となって抵抗値が１／２となるため破線Ｉｄに示すような特性が観測される。
【００２８】
このようにして、測定器２４で電流／電圧特性を観測することによりＲＡＭモジュール用コネクタ１６に接続された配線網の試験が可能となる。
図４は本発明の第２実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。テスタ３６は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００２９】
図５の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させて接続する。そして、測定器３６から配線網１８1 を通してＬＳＩ３２のバウンダリースキャンセル３３1 〜３３n に制御信号を供給し、バウンダリースキャンセル３３1 〜３３n 夫々に図６に示すようなパターンのテスト信号を出力させ、２パターン毎にプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 〜ｐn に接触させてこのパターンを観測する。
【００３０】
図６に示すパターンは、パターン番号１ではバウンダリースキャンセル３３1 のみハイレベル出力で残りのバウンダリースキャンセル３３2 〜３３n はローレベル出力、パターン番号２ではバウンダリースキャンセル３３1 のみローレベル出力で残りのバウンダリースキャンセル３３2 〜３３n はハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル３３2 〜３３n 夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。パターン番号１，２においてプローブ２６で端子ｐ1 から読み取った信号レベルがバウンダリースキャンセル３３1 の出力レベルと同一ならば配線網１８1 の相互接続は正常と判定され、異なるならば異常と判定される。他の配線網１８2 〜１８n 夫々についても同様である。
【００３１】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
図７は本発明の第３実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。
【００３２】
ＲＡＭモジュール用コネクタ１６には折り返しカード４０を挿入しておく。折り返しカード４０はコネクタ１６内の例えばＬＳＩ３２に接続された配線網１８の端子と、ＬＳＩ３４に接続された配線網２０の端子とを接続するものである。図８の回路図により、配線網１８，２０の試験について説明する。折り返しカード４０によってＲＡＭモジュール用コネクタ１６の端子ｕ1 とｗ1 とを相互に接続する。これにより配線網１８1 と２０1 とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウンダリースキャンセル３５1 に至る回路が形成される。他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n 夫々と統合され、バウンダリースキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００３３】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５1 〜３５n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５1 〜３５n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００３４】
なお、折り返しカード４０は図１０に示すように同一面内で隣接する端子ｖ1 とｖ2 ，…ｖn-1 とｖn を短絡パターン４２により接続するものであっても良い。この場合には配線網１８1 と１８2 ，…１８n-1 と１８n が夫々統合され、ＬＳＩ３２の奇数番目のバウンダリースキャンセル１８1 …１８n-1 をテスト信号の出力側、ＬＳＩ３２の偶数番目のバウンダリースキャンセル１８2 ，…１８n をテスト信号の入力側として試験を行う。
【００３５】
このように、メモリモジュール用コネクタの各２端子間を接続して折り返すことにより、折り返しによって接続された配線網はその両端にバウンダリースキャン回路が接続されているので、一方のバウンダリースキャン回路からテスト信号を出力し、他方のバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００３６】
図１１は本発明の第４実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ４６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００３７】
自己折り返し形のＲＡＭモジュール用コネクタ４６は図１２に示すようにＲＡＭモジュールのプリント板４８を挿入した状態では通常のコネクタと同様に接点部材５０，５２夫々をプリント板４８の端子（エッジコネクタ）５４，５６夫々に圧接して相互接続する。しかし、図１３に示すようにプリント板４８を引き抜いた状態では、互いに対向する接点部材５０，５２が弾性により接触して導通する構造である。
【００３８】
なお、図１４（Ａ）にプリント板４８を引き抜いた状態の自己折り返し形のＲＡＭモジュール用コネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモジュールのプリント板４８を挿入した状態の正面図、側面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜視図を示している。
図１５の回路図により、配線網１８，２０の試験について説明する。自己折り返し形のＲＡＭモジュール用コネクタ１６，４６はプリント板が引き抜かれた状態で端子ｕ1 とｗ1 とを相互に接続する。これにより配線網１８1 と２０1 とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウンダリースキャンセル３５1 に至る回路が形成される。他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n 夫々を統合され、バウンダリースキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００３９】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５1 〜３５n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５1 〜３５n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４０】
この実施例では試験時にＲＡＭモジュール用コネクタ４６に折り返しカード等の試験用疑似回路を挿入する必要がないので試験工数の大幅な削減が可能となる。これはＲＡＭモジュール用コネクタが、パーソナルコンピュータ等では数個しか設けられていないが、スーパーコンピュータ等になると、数十から百個を越えて設けられることもあるからである。
【００４１】
図１６は本発明の第５実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００４２】
ＲＡＭモジュール用コネクタ１６には試験用バウンダリースキャンカード６０を挿入しておく。
試験用バウンダリースキャンカード６０には複数の縦続接続されたバウンダリースキャンセル６４を組み込んだ試験用ＬＳＩ６２が搭載されており、配線網１８，２０夫々にバウンダリースキャンセル６４が接続される。
【００４３】
図１７の回路図により配線網１８の試験について説明する。試験用バウンダリースキャンカード６０をＲＡＭモジュール用コネクタ１６に挿入することによって、配線網１８1 〜１８n 夫々の両端はＬＳＩ３２のバウンダリースキャンセル３３1 〜３３n 及び試験用バウンダリースキャンカード６０のバウンダリースキャンセル６４1 〜６４n で終端される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００４４】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル６４1 〜６４n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル６４1 〜６４n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４５】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
上記の試験用バウンダリースキャンカード６０のスキャン信号の接続方式について説明する。図１８はＲＡＭモジュールカードの第１実施例の平面図を示す。同図中、基板７０のコネクタに挿入される一辺には端子（エッジコネクタ）７２の他に端子（エッジコネクタ）７４が設けられている。基板７０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ７６の複数の端子は夫々端子７２に接続されている。端子７４は空き端子とされている。
【００４６】
図１９は試験用バウンダリースキャンカードの第１実施例の平面図を示す。同図中、基板７８のコネクタに挿入される一辺には端子（エッジコネクタ）８０の他に、端子（エッジコネクタ）８２が設けられている。この端子８０，８２の配列は図１８における端子７２，７４の配列と同一とされている。基板７８には試験用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内の縦続接続されたバウンダリースキャンセル６４1 〜６４n 夫々が端子８０と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２内のＴＡＰ（テストアクセスポート）６５に接続されている。
【００４７】
図２０は上記のＲＡＭモジュールカード又は試験用バウンダリースキャンカードを搭載するプリント回路板の回路構成図を示す。同図中、基板８４上には複数のＲＡＭモジュール用コネクタ８６1 〜８６m が取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路８８が取り付けられており、制御回路８８とＲＡＭモジュール用コネクタ８６1 〜８６m 夫々との間はバス９０により相互接続されており、このバス９０がＲＡＭモジュール用コネクタ８６1 〜８６m に挿入されるＲＡＭモジュールカードの端子７２及びバウンダリースキャンカードの端子８０に接続される。またバス９０とは独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の信号線９２が設けられ、ＲＡＭモジュール用コネクタ８６1 〜８６m 及び制御回路８８に接続されている。またこの信号線９２は基板８４の端部に延在されて試験時にテスタ（図示せず）が接続される外部コネクタ９４に接続されている。
【００４８】
図２１はＲＡＭモジュールカードの第２実施例の平面図を示す。同図中、基板１００のコネクタに挿入される一辺には端子（エッジコネクタ）１０２が設けられている。基板７０にはＲＡＭチップ１０４が取り付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子１０２に接続されている。
図２２は試験用バウンダリースキャンカードの第２実施例の平面図を示す。同図中、基板１０６のコネクタに挿入される一辺には端子（エッジコネクタ）１０８が設けられ、これと対向する一辺にはテスト信号用コネクタ１１０が設けられている。この端子１０８の配列は図２１における端子１０２の配列と同一とされている。基板７８には試験用ＬＳＩ１１２が取り付けられ、この試験用ＬＳＩ１１２内の縦続接続されたバウンダリースキャンセル１１４1 〜１１４n 夫々が端子１０８と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１２内のＴＡＰ（テストアクセスポート）１１５に接続されている。
【００４９】
図２３は上記の試験用バウンダリースキャンカードを搭載したプリント回路板の側面図を示す。同図中、基板１１４上には複数のＲＡＭモジュール用コネクタ１１６1 〜１１６m が取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路１１８等が取り付けられており、制御回路１１８とＲＡＭモジュール用コネクタ１１６1 〜１１６m 夫々との間はバスにより相互接続されている。テスト時にはＲＡＭモジュール用コネクタ１１６1 〜１１６m 夫々に図２２に示す構造の試験用バウンダリースキャンカード１２０1 〜１２０m が挿入接続される。そして、この試験用バウンダリースキャンカード１２０1 〜１２０m 夫々のテスト信号のコネクタ１１０がテスト用ケーブル１２２によって縦続接続されると共にテスタ（図示せず）に接続される。また、基板１１４に設けられた外部コネクタ１２４にテスタが接続され、外部コネクタ１２４を介して制御回路１１８と接続される。
【００５０】
この実施例ではＲＡＭモジュールカード、ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用する端子を設ける必要がなく、またプリント回路板の基板上にもテスト信号用の信号線を設ける必要がない。
図２４は本発明の第６実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３が埋め込まれている。
【００５１】
ＲＡＭモジュール用コネクタ１６にはテスタ接続カード１３０を挿入しておく。テスタ接続カード１３０はコネクタ１６内のＬＳＩ３２等に接続された配線網１８の端子をケーブル１３２を介してテスタ（図示せず）に接続するものである。
図２５の回路図により、配線網１８の試験について説明する。テスタ接続カード４０によって配線網１８1 〜１８n はＲＡＭモジュール用コネクタ１６及びテスタ接続カード１３０及びケーブル１３２を介してテスタ１４０に接続され、テスタ１４０によって配線網１８1 〜１８n 夫々の正常性を試験できる。この場合のバウンダリースキャンセル３３1 〜３３n から出力させるテスト信号は図６に示すものと同様である。
【００５２】
上記の実施例ではプリント回路板に設けられた複数のＲＡＭモジュール用コネクタ１６にテスタ接続カード１３０を挿入してケーブル１３２によりテスタ１４０に接続し、各ケーブル１３２はコネクタ１６の端子数だけの信号線数が必要であるため、ケーブル１３２の量が膨大となり作業性も悪化する。このような場合、テスタ接続カード１３０の代りに図２６に平面図を示すようなテスト用マルチプレクサカードを使用する。図２６において、基板１４１のコネクタに挿入される一辺には端子（エッジコネクタ）１４２が設けられ、これと対向する一辺にはケーブル１３２が接続されるコネクタ１４４が設けられている。各端子１４２はマルチプレクサ１４６の入力端子に接続されている。マルチプレクサ１４２はコネクタ１４４を通してテスタ１４０からセレクト用のアドレス信号を供給され、このアドレス信号で指示された単一の入力端子に供給される信号をその出力端子から出力し、この出力信号はコネクタ１４４からケーブル１３２を通してテスタ１４０に供給される。このようにマルチプレクサ１４６を用いることによってケーブル１３２の信号線数を大幅に削減できる。
【００５３】
図２７は本発明の第７実施例の構成図を示す。この実施例はフライングプローブ型のインサーキットテスタを用いてＬＳＩとプリント回路板との電気的接続試験を行うものである。同図中、ＬＳＩ２００はリード端子２０２1 〜２０２N 及びテスト端子ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網上に形成された接続端子であるランド２０４1 〜２０４N 及び２０５1 〜２０５4 それぞれにハンダ付けされている。このＬＳＩはバウンダリ−スキャン対応のＬＳＩであり、リード端子２０２1 〜２０２N はこれらに対応して設けられたバウンダリ−スキャンセル２０６1 〜２０６N を通して内部論理回路２０８に接続されている。
【００５４】
バウンダリ−スキャンセル２０６1 〜２０６N はＬＳＩ２００内部で縦続接続されてシフトレジスタを構成しており、このシフトレジスタの両端のバウンダリ−スキャンセルはテスト端子ＴＤＩ（テストデータイン），ＴＤＯ（テストデータアウト）に接続されると共にバイパスレジスタ２１０の両端に接続されている。また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジスタ２１２の入力端子、出力端子に接続されており、テスト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモードセレクト）それぞれはＴＡＰ（テストアクセスポート）コントローラ２１４に接続されている。試験時にはテスト端子ＴＤＩから命令レジスタ２１２に供給された命令をＴＡＰコントローラ２１４でデコードし、バウンダリ−スキャンセル２０６1 〜２０６N のスキャン制御を行う。
【００５５】
テスタのプローブ（フライングプローブ）２２０A ，２２０I ，２２０O ，２２０K ，２２０S それぞれは、モータ駆動でＸＹＺ軸方向に移動するステージ２２２A ，２２２I ，２２２O ，２２２K ，２２２S に固定されており、プリント回路板の任意の位置に移動し、プローブ先端をプリント回路板のランド２０４1 〜２０４N 及び２０５1 〜２０５4 又は配線網の途中に設けたランド等の測定点に接触可能である。これらのプローブは接触した測定点に対する信号の入力及び出力を行う。
【００５６】
システム制御部２２４はテスタ全体の制御を行う。駆動制御部２２６はシステム制御部２２４の制御に従って各プローブの駆動部２２８A ，２２８I ，２２８O ，２２８K ，２２８S を制御して、ステージ２２２A ，２２２I ，２２２O ，２２２K ，２２２S それぞれを任意の方向に移動させる。ＢＳ制御部２３０はシステム制御部２２４の制御に従って端子ＴＣＫに供給するテスト用のクロックを発生すると共に、端子ＴＭＳに供給するテスト用のモード選択信号を発生し、これらの信号を測定／入力制御部２３２に供給する。
【００５７】
入力データ記憶部２３４は予めテスト信号を記憶しており、システム制御部２２４の制御に従って端子ＴＤＩに供給するテスト信号を読み出して測定／入力制御部２３２に供給する。測定／入力制御部２３２はシステム制御部２２４の制御に従って、各プローブ２２０A ，２２０I ，２２０O ，２２０K ，２２０S に接続された測定／入力部２３６A ，２３６I ，２３６O ，２３６K ，２３６S それぞれの入出力切り替えを行う。
【００５８】
これによって、入力データ記憶部２３４から測定／入力制御部２３２、入力用の測定／入力部を経て入力用のプローブにテスト信号が供給され、出力用のプローブから出力用の測定／入力部、測定／入力制御部２３２を経て測定データ記憶部２３８にテスト結果の信号が供給され記憶される。測定データ記憶部２３８に記憶されたテスト結果の信号は、入力データ記憶部２３４に記憶されたテスト信号と比較部２４０で比較され、その比較結果が出力部２４２からディスプレイ又はプリントアウト用に出力される。
【００５９】
ＬＳＩとプリント回路板との電気的接続試験を行う場合、プローブ２２０I をＬＳＩのテスト端子ＴＤＩにハンダ付け接続されたランド２０５1 に接触させ、プローブ２２０O をＬＳＩ２００のテスト端子ＴＤＯにハンダ付け接続されたランド２０５2 に接触させ、プローブ２２０K をＬＳＩのテスト端子ＴＣＫにハンダ付け接続されたランド２０５3 に接触させ、プローブ２２０S をＬＳＩのテスト端子ＴＭＳにハンダ付け接続されたランド２０５4 に接触させ、テスト端子ＴＤＩからテスト信号を供給する。また、プローブ２２０A をＬＳＩ２００のリード端子２０２1 〜２０２N それぞれがハンダ付け接続されたプリント回路板のランド２０４1 〜２０４N に順に接触させ、プローブ２２０A からテスト結果信号を読み取る。
【００６０】
これについて図２８を用いて詳しく説明する。図２８（Ａ），（Ｂ）に示すように、プローブ２２０I ，２２０S を移動させてランド２０５1 ，２０５4 に接触させ、同様にプローブ２２０O ，２２０K もランド２０５2 ，２０５3 に接触させる。その後、図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２８（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示する。また、図２８（Ｂ），（Ｅ）に示すようにプローブ２２０A ，２２０O も移動させてランド２０４1 ，２０５2 に接触させる。そして上記アップデート後、プローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６１】
次に、図２８（Ｃ）に示すようにプローブ２２０A を移動させてランド２０４2 に接触させる。これと共に図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせ、図２８（Ｂ）に示すアップデート後、プローブ２２０A でランド２０４2 の出力するテスト結果信号を読み取る。このテスト信号入力及びバウンダリ−スキャンセル２０６1 〜２０６N のシフト時に図２８（Ｅ）に示すようにプローブ２２０O でランド２０５4 からシフトアウトされるテスト信号を読み取る。このプローブ２２０A の移動と読み取りは、プローブ２２０A がランド２０４N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００６２】
このように、ＬＳＩ２００内のバウンダリ−スキャンセル２０６1 〜２０６N 及びＴＡＰコントローラ２１４等で構成されるバウンダリースキャン回路を利用することにより、ＬＳＩ２００の内部論理回路２０８を動作させることなく、プローブを移動させて端子に接触させることによりＬＳＩのリード端子とプリント回路板の配線のランドとの接続性の試験を短時間で行うことができ、内部論理回路２０８を動作させないためにテスト信号の生成が容易となる。また、この実施例では出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００６３】
この実施例においても図６に示すパターンのテスト信号を用いることができる。図６に示すパターンは、パターン番号１のテスト信号Ｐ1 〜Ｐn をバウンダリ−スキャンセル２０６1 〜２０６N にシフトしたとき、バウンダリースキャンセル２０６1 のみハイレベル出力で残りのバウンダリースキャンセル２０６2 〜２０６N はローレベル出力である。パターン番号２のテスト信号Ｐ1 〜Ｐn を同様にシフトしたとき、バウンダリースキャンセル２０６1 のみローレベル出力で残りのバウンダリースキャンセル２０６2 〜２０６N はハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル２０６2 〜２０６N 夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。
【００６４】
パターン番号１のテスト信号設定時においてプローブ２２０A で読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６1 の設定レベルと同一のハイレベルならばＬＳＩ２００のリード端子２０２1 とランド２０４1 との相互接続は正常と判定され、異なるならば異常と判定される。異常と判定された場合に、パターン番号２のテスト信号設定時においてプローブ２２０A で読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６1 の設定レベルと同一のローレベルならばリード端子２０２1 とランド２０４1 との接続不良、逆にテスト結果信号レベルがハイレベルならばリード端子２０２1 ，ランド２０４1 が他のリード端子とショートしていると判定する。他のランド２０４2 〜２０４N についても同様である。
【００６５】
このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
図６に示すパターンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）に示すように、プローブ２２０I ，２２０S を移動させてランド２０５1 ，２０５4 に接触させ、同様にプローブ２２０O ，２２０K もランド２０５2 ，２０５3 に接触させる。その後、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号１のテスト信号Ｐ1 〜Ｐn を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示する。また、図２９（Ｂ），（Ｄ）に示すようにプローブ２２０A ，２２０O も移動させてランド２０４1 ，２０５2 に接触させる。そして上記アップデート後、プローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６６】
次に、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号２のテスト信号Ｐ1 〜Ｐn を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示し、プローブ２２０A ，２２０O も移動させずにプローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６７】
その後、プローブ２２０A を移動させてランド２０４2 に接触させ、テスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせ、ランド２０４2 の試験に移る。
なお、測定用のプローブは、上記実施例ではプローブ２２０A だけであるが、複数の測定用のプローブを設けても良い。
【００６８】
次に、ＬＳＩとプリント回路板との電気的接続試験の他の実施例について図３０を用いて説明する。この実施例では測定／入力部２３６A を入力に切り替えてプローブ２２０A を入力用に用いる。まず、図３０（Ａ），（Ｅ）に示すようにプローブ２２０A ，２２０S を移動させてランド２０４1 ，２０５4 それぞれに接触させ、図３０（Ａ）に示すようにランド２０４1 からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、テスト信号を図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６1 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。また、これと共に、図３０（Ｆ）に示すようにプローブ２２０O も移動させてランド２０５2 に接触させておく。
【００６９】
更に、図３０（Ａ）に示すようにランド２０４1 からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６1 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０O でテスト結果信号として読み取る。
【００７０】
上記の２番目のシフトと共に、図３０（Ｃ）に示すようにプローブ２２０A を移動させてランド２０４2 に接触させ、ランド２０４2 からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６2 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。
【００７１】
更に、図３０（Ｃ）に示すようにランド２０４2 からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６2 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０O でテスト結果信号として読み取る。このプローブ２２０A の移動とテスト結果信号の読み取りは、プローブ２２０A がランド２０４N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００７２】
この実施例では入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００７３】
【発明の効果】
請求項１に記載の発明によれば、電流／電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
【００７５】
請求項２に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【００８０】
請求項３に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【図面の簡単な説明】
【図１】本発明の概略構成図である。
【図２】本発明の回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明の概略構成図である。
【図５】本発明の回路図である。
【図６】本発明を説明するための信号波形図である。
【図７】本発明の概略構成図である。
【図８】本発明の回路図である。
【図９】本発明を説明するための信号波形図である。
【図１０】折り返しカードの平面図である。
【図１１】本発明の概略構成図である。
【図１２】コネクタを説明するための図である。
【図１３】コネクタを説明するための図である。
【図１４】コネクタを説明するための図である。
【図１５】本発明の回路図である。
【図１６】本発明の概略構成図である。
【図１７】本発明の回路図である。
【図１８】ＲＡＭモジュールカードの平面図である。
【図１９】試験用バウンダリースキャンカードの平面図である。
【図２０】プリント回路板の回路構成図である。
【図２１】ＲＡＭモジュールカードの平面図である。
【図２２】試験用バウンダリースキャンカードの平面図である。
【図２３】プリント回路板の側面図である。
【図２４】本発明の概略構成図である。
【図２５】本発明の回路図である。
【図２６】マルチプレクサカードの平面図である。
【図２７】本発明の実施例の構成図である。
【図２８】本発明の制御タイミングチャートである。
【図２９】本発明の制御タイミングチャートである。
【図３０】本発明の制御タイミングチャートである。
【符号の説明】
１０ プリント回路板
１２，１４，３２，３４ ＬＳＩ
１６，４６ ＲＡＭモジュール用コネクタ
１８，２０ 配線網
２２ 試験用抵抗モジュール
２４ 測定器
２６，２２０A ，２２０I ，２２０O ，２２０K ，２２０S プローブ
３３，３５，２０６1 〜２０６N バウンダリースキャンセル
３６ テスタ
６０ 試験用バウンダリースキャンカード
６２ 試験用ＬＳＩ
６５ ＴＡＰ
７０，７８ 基板
７６ ＲＡＭチップ
２００ ＬＳＩ
２０２1 〜２０２N リード端子
２０４1 〜２０４N ，２０５1 〜２０５4 ランド
２０８ 内部論理回路
２１０ バイパスレジスタ
２１２ 命令レジスタ２１２
２１４ ＴＡＰコントローラ
２２２A ，２２２I ，２２２O ，２２２K ，２２２S ステージ
２２４ システム制御部
２２６ 駆動制御部
２２８A ，２２８I ，２２８O ，２２８K ，２２８S 駆動部
２３０ ＢＳ制御部
２３２ 測定／入力制御部
２３４ 入力データ記憶部
２３６A ，２３６I ，２３６O ，２３６K ，２３６S 測定／入力部
２３８ 測定データ記憶部
２４０ 比較部２４０
２４２ 出力部
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ テスト端子
【発明の属する技術分野】
本発明はプリント回路板の試験方法に関し、メモリモジュール用コネクタやＬＳＩ（半導体集積回路）を搭載したプリント回路板の試験方法に関する。
【０００２】
【従来の技術】
ＬＳＩを含む電子部品が実装されたプリント回路板の製造の良否を試験する方法としては、大別して２つの方法がある。第１の方法は、プリント回路板の入力端子からテスト信号を入力して、プリント回路板の出力端子における出力信号を測定し、この測定した出力信号を期待値と比較して良否を判定するファンクションテストである。
【０００３】
第２の方法は、プリント回路板の配線の要所要所に測定点を設け、この測定点に信号の入出力が可能なプローブを接触させ、接触点間の電流電圧特性等の試験を行い、期待値と比較して良否を判定するインサーキットテストである。ここで、プリント回路板と試験装置とを電気的に接続するプローブやケーブル及びこれらを保持する機構部をフィクスチャと呼ぶが、試験しようとするプリント回路板の品種毎にフィクスチャを準備するとコスト及び手間が大きくなる。このため、数本のプローブをプログラムに従って高速に移動させて測定点に接触させ、試験を行うフライングプローブ型のインサーキットテスタが従来から開発利用されている。
【０００４】
ところで、大型コンピュータは多くのプリント回路板を有している。これらのプリント回路の中にはＲＡＭモジュール用のコネクタが実装されたものがある。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）チップを数個〜数十個単位で小基板に実装したものである。コンピュータのメモリ容量をオプション化するために、メインボードであるプリント回路板にＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）を複数実装しておき、ユーザの要求によりＲＡＭモジュール単位でメモリの増設又は縮小を可能としている。
【０００５】
従来、上記のＲＡＭモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、ＲＡＭモジュールを全て搭載した後、ファンクションテストを行ってプリント回路板全体の試験を行っている。
【０００６】
【発明が解決しようとする課題】
ＬＳＩとプリント回路板との接続性を試験しようとする場合、従来のファンクションテストやインサーキットテストは、テスト信号をＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテスト信号の生成が困難になっている。そこで、プリント回路板を実際の機器に組み込んで代表的な動作をさせ良否を判定する実機ファンクションテストが利用されるようになってきているが、実機ファンクションテストは良否判定は容易なものの、試験時間が長くなり不良個所の特定が困難である。
【０００７】
このため、ＬＳＩとプリント回路板との接続性の電気的試験を行わず、外観検査によって検査する場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（クアッドフラットパッケージ）の場合は端子のピッチが微細化しているため、ハンダ浮き等の観測は容易ではない。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ観測は不可能であるという問題があった。
【０００８】
このように、プリント回路板に搭載されるＬＳＩの高集積化や、プリント回路板へのマイクロプロセッサの搭載に伴い、プリント回路板全体のファンクションテストが困難となってきたため、ＬＳＩ内部は単体試験により保障されているという前提でプリント回路板のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だけを試験する方法が用いられるようになってきた。
【０００９】
その方法の最も一般的なものは、バウンダリースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法である。バウンダリースキャンとは、標準試験回路を予めＬＳＩの最外周に埋め込んでおき、試験時にはこの回路をテスタからの制御信号で動作させ、ＬＳＩ間の接続またはＬＳＩとテスタ間の接続の試験を簡単化する方法である。
【００１０】
しかしながらバウンダリースキャン回路が埋め込まれたボードであっても、ボードの内部に存在するＲＡＭモジュール用コネクタは通常回路的にオープンとなっているためこのコネクタに接続されている配線網の接続試験は難しいという問題があった。
本発明は、上記の点に鑑みなされたもので、メモリモジュール用コネクタとＬＳＩとの間の配線網の接続を試験できるプリント回路板の試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
複数の終端抵抗を設けた試験用抵抗モジュールを、メモリモジュールに代えて上記メモリモジュール用コネクタに実装して上記コネクタの各端子を終端し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
前記プローブより前記端子に電流を印加し、電流／電圧特性を測定して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１３】
このように、電流／電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
請求項２に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網により接続されている集積回路はその内部にバウンダリースキャン回路を有し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
上記バウンダリースキャン回路からテスト信号を出力させて、前記端子を介して前記テスト信号を上記測定器で受信して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１４】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【００１８】
請求項３に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網の第一の側に接続されている第一の集積回路と、前記配線網の第二の側に接続されている第二の集積回路とはそれぞれバウンダリースキャン回路を有し、
メモリモジュールに代えて、バウンダリースキャン回路を設けたバウンダリースキャンカードを上記メモリモジュール用コネクタに実装し、
上記配線網の両端に接続されるバウンダリースキャン回路及び前記バウンダリースキャンカードに設けられたバウンダリースキャン回路を用いて、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【００１９】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００２４】
【発明の実施の形態】
図１は本発明の第１実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ１２，１４及びＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々の間は配線網１８，２０によって接続されている。ＲＡＭモジュール用コネクタ１６には試験用抵抗モジュール２２を挿入して搭載する。この試験用抵抗モジュール２２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１６の端子に接続し、抵抗素子Ｒの他端を接地する。測定器２４は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００２５】
図２の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させて電気的に接続する。測定器２４内の電流源２８はプローブ２６から試験用抵抗モジュール２２の抵抗Ｒを通してグランドに電流を流す。そして、測定器２４内の電圧計で上記電流を可変して流したときの電圧を測定し、電流／電圧特性を観測する。
【００２６】
ＲＡＭモジュール用コネクタ１６の端子ｐ1 とＬＳＩ１２の端子ｑ1 とを接続するプリント回路板１０の配線網１２1 が正常な場合、電流／電圧特性は図３の実線Ｉａに示すようにスレッショールド電圧Ｖthを越えると電流値が略一定となる。これはＬＳＩ１２に寄生ダイオードＤ1 があるからであり、抵抗値Ｒと寄生ダイオードＤ1 のダイオード特性を合成した特性が測定器２４で観測される。
【００２７】
ここで、端子ｐ1 又は端子ｑ1 と配線網の接続が不良でオープン状態となっていれば、ＬＳＩ１２のダイオード特性が観測できないため、図３の破線Ｉｂに示す特性が観測される。またＲＡＭモジュール用コネクタ１６と試験用抵抗モジュール２２との接続不良があれば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃに示すようなダイオード特性だけが観測される。更に、配線網１８1 と、これに隣接する配線網１８2 が短絡している場合には抵抗Ｒが並列接続状態となって抵抗値が１／２となるため破線Ｉｄに示すような特性が観測される。
【００２８】
このようにして、測定器２４で電流／電圧特性を観測することによりＲＡＭモジュール用コネクタ１６に接続された配線網の試験が可能となる。
図４は本発明の第２実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。テスタ３６は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００２９】
図５の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 に接触させて接続する。そして、測定器３６から配線網１８1 を通してＬＳＩ３２のバウンダリースキャンセル３３1 〜３３n に制御信号を供給し、バウンダリースキャンセル３３1 〜３３n 夫々に図６に示すようなパターンのテスト信号を出力させ、２パターン毎にプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ1 〜ｐn に接触させてこのパターンを観測する。
【００３０】
図６に示すパターンは、パターン番号１ではバウンダリースキャンセル３３1 のみハイレベル出力で残りのバウンダリースキャンセル３３2 〜３３n はローレベル出力、パターン番号２ではバウンダリースキャンセル３３1 のみローレベル出力で残りのバウンダリースキャンセル３３2 〜３３n はハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル３３2 〜３３n 夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。パターン番号１，２においてプローブ２６で端子ｐ1 から読み取った信号レベルがバウンダリースキャンセル３３1 の出力レベルと同一ならば配線網１８1 の相互接続は正常と判定され、異なるならば異常と判定される。他の配線網１８2 〜１８n 夫々についても同様である。
【００３１】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
図７は本発明の第３実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。
【００３２】
ＲＡＭモジュール用コネクタ１６には折り返しカード４０を挿入しておく。折り返しカード４０はコネクタ１６内の例えばＬＳＩ３２に接続された配線網１８の端子と、ＬＳＩ３４に接続された配線網２０の端子とを接続するものである。図８の回路図により、配線網１８，２０の試験について説明する。折り返しカード４０によってＲＡＭモジュール用コネクタ１６の端子ｕ1 とｗ1 とを相互に接続する。これにより配線網１８1 と２０1 とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウンダリースキャンセル３５1 に至る回路が形成される。他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n 夫々と統合され、バウンダリースキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００３３】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５1 〜３５n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５1 〜３５n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００３４】
なお、折り返しカード４０は図１０に示すように同一面内で隣接する端子ｖ1 とｖ2 ，…ｖn-1 とｖn を短絡パターン４２により接続するものであっても良い。この場合には配線網１８1 と１８2 ，…１８n-1 と１８n が夫々統合され、ＬＳＩ３２の奇数番目のバウンダリースキャンセル１８1 …１８n-1 をテスト信号の出力側、ＬＳＩ３２の偶数番目のバウンダリースキャンセル１８2 ，…１８n をテスト信号の入力側として試験を行う。
【００３５】
このように、メモリモジュール用コネクタの各２端子間を接続して折り返すことにより、折り返しによって接続された配線網はその両端にバウンダリースキャン回路が接続されているので、一方のバウンダリースキャン回路からテスト信号を出力し、他方のバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００３６】
図１１は本発明の第４実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ４６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００３７】
自己折り返し形のＲＡＭモジュール用コネクタ４６は図１２に示すようにＲＡＭモジュールのプリント板４８を挿入した状態では通常のコネクタと同様に接点部材５０，５２夫々をプリント板４８の端子（エッジコネクタ）５４，５６夫々に圧接して相互接続する。しかし、図１３に示すようにプリント板４８を引き抜いた状態では、互いに対向する接点部材５０，５２が弾性により接触して導通する構造である。
【００３８】
なお、図１４（Ａ）にプリント板４８を引き抜いた状態の自己折り返し形のＲＡＭモジュール用コネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモジュールのプリント板４８を挿入した状態の正面図、側面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜視図を示している。
図１５の回路図により、配線網１８，２０の試験について説明する。自己折り返し形のＲＡＭモジュール用コネクタ１６，４６はプリント板が引き抜かれた状態で端子ｕ1 とｗ1 とを相互に接続する。これにより配線網１８1 と２０1 とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３1 を始点として端子ｕ1 ，ｖ1 ，ｗ1 ，ｘ1 を経由してＬＳＩ３４のバウンダリースキャンセル３５1 に至る回路が形成される。他の配線網１８2 〜１８n 夫々も配線網２０2 〜２０n 夫々を統合され、バウンダリースキャンセル３３2 〜３３n 夫々と３５2 〜３５n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００３９】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５1 〜３５n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５1 〜３５n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４０】
この実施例では試験時にＲＡＭモジュール用コネクタ４６に折り返しカード等の試験用疑似回路を挿入する必要がないので試験工数の大幅な削減が可能となる。これはＲＡＭモジュール用コネクタが、パーソナルコンピュータ等では数個しか設けられていないが、スーパーコンピュータ等になると、数十から百個を越えて設けられることもあるからである。
【００４１】
図１６は本発明の第５実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００４２】
ＲＡＭモジュール用コネクタ１６には試験用バウンダリースキャンカード６０を挿入しておく。
試験用バウンダリースキャンカード６０には複数の縦続接続されたバウンダリースキャンセル６４を組み込んだ試験用ＬＳＩ６２が搭載されており、配線網１８，２０夫々にバウンダリースキャンセル６４が接続される。
【００４３】
図１７の回路図により配線網１８の試験について説明する。試験用バウンダリースキャンカード６０をＲＡＭモジュール用コネクタ１６に挿入することによって、配線網１８1 〜１８n 夫々の両端はＬＳＩ３２のバウンダリースキャンセル３３1 〜３３n 及び試験用バウンダリースキャンカード６０のバウンダリースキャンセル６４1 〜６４n で終端される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００４４】
例えば出力側のバウンダリースキャンセル３３1 〜３３n から図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル６４1 〜６４n で受信する。このテスト信号はバウンダリースキャンセル３３1 から３３n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル６４1 〜６４n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４５】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
上記の試験用バウンダリースキャンカード６０のスキャン信号の接続方式について説明する。図１８はＲＡＭモジュールカードの第１実施例の平面図を示す。同図中、基板７０のコネクタに挿入される一辺には端子（エッジコネクタ）７２の他に端子（エッジコネクタ）７４が設けられている。基板７０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ７６の複数の端子は夫々端子７２に接続されている。端子７４は空き端子とされている。
【００４６】
図１９は試験用バウンダリースキャンカードの第１実施例の平面図を示す。同図中、基板７８のコネクタに挿入される一辺には端子（エッジコネクタ）８０の他に、端子（エッジコネクタ）８２が設けられている。この端子８０，８２の配列は図１８における端子７２，７４の配列と同一とされている。基板７８には試験用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内の縦続接続されたバウンダリースキャンセル６４1 〜６４n 夫々が端子８０と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２内のＴＡＰ（テストアクセスポート）６５に接続されている。
【００４７】
図２０は上記のＲＡＭモジュールカード又は試験用バウンダリースキャンカードを搭載するプリント回路板の回路構成図を示す。同図中、基板８４上には複数のＲＡＭモジュール用コネクタ８６1 〜８６m が取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路８８が取り付けられており、制御回路８８とＲＡＭモジュール用コネクタ８６1 〜８６m 夫々との間はバス９０により相互接続されており、このバス９０がＲＡＭモジュール用コネクタ８６1 〜８６m に挿入されるＲＡＭモジュールカードの端子７２及びバウンダリースキャンカードの端子８０に接続される。またバス９０とは独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の信号線９２が設けられ、ＲＡＭモジュール用コネクタ８６1 〜８６m 及び制御回路８８に接続されている。またこの信号線９２は基板８４の端部に延在されて試験時にテスタ（図示せず）が接続される外部コネクタ９４に接続されている。
【００４８】
図２１はＲＡＭモジュールカードの第２実施例の平面図を示す。同図中、基板１００のコネクタに挿入される一辺には端子（エッジコネクタ）１０２が設けられている。基板７０にはＲＡＭチップ１０４が取り付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子１０２に接続されている。
図２２は試験用バウンダリースキャンカードの第２実施例の平面図を示す。同図中、基板１０６のコネクタに挿入される一辺には端子（エッジコネクタ）１０８が設けられ、これと対向する一辺にはテスト信号用コネクタ１１０が設けられている。この端子１０８の配列は図２１における端子１０２の配列と同一とされている。基板７８には試験用ＬＳＩ１１２が取り付けられ、この試験用ＬＳＩ１１２内の縦続接続されたバウンダリースキャンセル１１４1 〜１１４n 夫々が端子１０８と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１２内のＴＡＰ（テストアクセスポート）１１５に接続されている。
【００４９】
図２３は上記の試験用バウンダリースキャンカードを搭載したプリント回路板の側面図を示す。同図中、基板１１４上には複数のＲＡＭモジュール用コネクタ１１６1 〜１１６m が取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路１１８等が取り付けられており、制御回路１１８とＲＡＭモジュール用コネクタ１１６1 〜１１６m 夫々との間はバスにより相互接続されている。テスト時にはＲＡＭモジュール用コネクタ１１６1 〜１１６m 夫々に図２２に示す構造の試験用バウンダリースキャンカード１２０1 〜１２０m が挿入接続される。そして、この試験用バウンダリースキャンカード１２０1 〜１２０m 夫々のテスト信号のコネクタ１１０がテスト用ケーブル１２２によって縦続接続されると共にテスタ（図示せず）に接続される。また、基板１１４に設けられた外部コネクタ１２４にテスタが接続され、外部コネクタ１２４を介して制御回路１１８と接続される。
【００５０】
この実施例ではＲＡＭモジュールカード、ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用する端子を設ける必要がなく、またプリント回路板の基板上にもテスト信号用の信号線を設ける必要がない。
図２４は本発明の第６実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３が埋め込まれている。
【００５１】
ＲＡＭモジュール用コネクタ１６にはテスタ接続カード１３０を挿入しておく。テスタ接続カード１３０はコネクタ１６内のＬＳＩ３２等に接続された配線網１８の端子をケーブル１３２を介してテスタ（図示せず）に接続するものである。
図２５の回路図により、配線網１８の試験について説明する。テスタ接続カード４０によって配線網１８1 〜１８n はＲＡＭモジュール用コネクタ１６及びテスタ接続カード１３０及びケーブル１３２を介してテスタ１４０に接続され、テスタ１４０によって配線網１８1 〜１８n 夫々の正常性を試験できる。この場合のバウンダリースキャンセル３３1 〜３３n から出力させるテスト信号は図６に示すものと同様である。
【００５２】
上記の実施例ではプリント回路板に設けられた複数のＲＡＭモジュール用コネクタ１６にテスタ接続カード１３０を挿入してケーブル１３２によりテスタ１４０に接続し、各ケーブル１３２はコネクタ１６の端子数だけの信号線数が必要であるため、ケーブル１３２の量が膨大となり作業性も悪化する。このような場合、テスタ接続カード１３０の代りに図２６に平面図を示すようなテスト用マルチプレクサカードを使用する。図２６において、基板１４１のコネクタに挿入される一辺には端子（エッジコネクタ）１４２が設けられ、これと対向する一辺にはケーブル１３２が接続されるコネクタ１４４が設けられている。各端子１４２はマルチプレクサ１４６の入力端子に接続されている。マルチプレクサ１４２はコネクタ１４４を通してテスタ１４０からセレクト用のアドレス信号を供給され、このアドレス信号で指示された単一の入力端子に供給される信号をその出力端子から出力し、この出力信号はコネクタ１４４からケーブル１３２を通してテスタ１４０に供給される。このようにマルチプレクサ１４６を用いることによってケーブル１３２の信号線数を大幅に削減できる。
【００５３】
図２７は本発明の第７実施例の構成図を示す。この実施例はフライングプローブ型のインサーキットテスタを用いてＬＳＩとプリント回路板との電気的接続試験を行うものである。同図中、ＬＳＩ２００はリード端子２０２1 〜２０２N 及びテスト端子ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網上に形成された接続端子であるランド２０４1 〜２０４N 及び２０５1 〜２０５4 それぞれにハンダ付けされている。このＬＳＩはバウンダリ−スキャン対応のＬＳＩであり、リード端子２０２1 〜２０２N はこれらに対応して設けられたバウンダリ−スキャンセル２０６1 〜２０６N を通して内部論理回路２０８に接続されている。
【００５４】
バウンダリ−スキャンセル２０６1 〜２０６N はＬＳＩ２００内部で縦続接続されてシフトレジスタを構成しており、このシフトレジスタの両端のバウンダリ−スキャンセルはテスト端子ＴＤＩ（テストデータイン），ＴＤＯ（テストデータアウト）に接続されると共にバイパスレジスタ２１０の両端に接続されている。また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジスタ２１２の入力端子、出力端子に接続されており、テスト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモードセレクト）それぞれはＴＡＰ（テストアクセスポート）コントローラ２１４に接続されている。試験時にはテスト端子ＴＤＩから命令レジスタ２１２に供給された命令をＴＡＰコントローラ２１４でデコードし、バウンダリ−スキャンセル２０６1 〜２０６N のスキャン制御を行う。
【００５５】
テスタのプローブ（フライングプローブ）２２０A ，２２０I ，２２０O ，２２０K ，２２０S それぞれは、モータ駆動でＸＹＺ軸方向に移動するステージ２２２A ，２２２I ，２２２O ，２２２K ，２２２S に固定されており、プリント回路板の任意の位置に移動し、プローブ先端をプリント回路板のランド２０４1 〜２０４N 及び２０５1 〜２０５4 又は配線網の途中に設けたランド等の測定点に接触可能である。これらのプローブは接触した測定点に対する信号の入力及び出力を行う。
【００５６】
システム制御部２２４はテスタ全体の制御を行う。駆動制御部２２６はシステム制御部２２４の制御に従って各プローブの駆動部２２８A ，２２８I ，２２８O ，２２８K ，２２８S を制御して、ステージ２２２A ，２２２I ，２２２O ，２２２K ，２２２S それぞれを任意の方向に移動させる。ＢＳ制御部２３０はシステム制御部２２４の制御に従って端子ＴＣＫに供給するテスト用のクロックを発生すると共に、端子ＴＭＳに供給するテスト用のモード選択信号を発生し、これらの信号を測定／入力制御部２３２に供給する。
【００５７】
入力データ記憶部２３４は予めテスト信号を記憶しており、システム制御部２２４の制御に従って端子ＴＤＩに供給するテスト信号を読み出して測定／入力制御部２３２に供給する。測定／入力制御部２３２はシステム制御部２２４の制御に従って、各プローブ２２０A ，２２０I ，２２０O ，２２０K ，２２０S に接続された測定／入力部２３６A ，２３６I ，２３６O ，２３６K ，２３６S それぞれの入出力切り替えを行う。
【００５８】
これによって、入力データ記憶部２３４から測定／入力制御部２３２、入力用の測定／入力部を経て入力用のプローブにテスト信号が供給され、出力用のプローブから出力用の測定／入力部、測定／入力制御部２３２を経て測定データ記憶部２３８にテスト結果の信号が供給され記憶される。測定データ記憶部２３８に記憶されたテスト結果の信号は、入力データ記憶部２３４に記憶されたテスト信号と比較部２４０で比較され、その比較結果が出力部２４２からディスプレイ又はプリントアウト用に出力される。
【００５９】
ＬＳＩとプリント回路板との電気的接続試験を行う場合、プローブ２２０I をＬＳＩのテスト端子ＴＤＩにハンダ付け接続されたランド２０５1 に接触させ、プローブ２２０O をＬＳＩ２００のテスト端子ＴＤＯにハンダ付け接続されたランド２０５2 に接触させ、プローブ２２０K をＬＳＩのテスト端子ＴＣＫにハンダ付け接続されたランド２０５3 に接触させ、プローブ２２０S をＬＳＩのテスト端子ＴＭＳにハンダ付け接続されたランド２０５4 に接触させ、テスト端子ＴＤＩからテスト信号を供給する。また、プローブ２２０A をＬＳＩ２００のリード端子２０２1 〜２０２N それぞれがハンダ付け接続されたプリント回路板のランド２０４1 〜２０４N に順に接触させ、プローブ２２０A からテスト結果信号を読み取る。
【００６０】
これについて図２８を用いて詳しく説明する。図２８（Ａ），（Ｂ）に示すように、プローブ２２０I ，２２０S を移動させてランド２０５1 ，２０５4 に接触させ、同様にプローブ２２０O ，２２０K もランド２０５2 ，２０５3 に接触させる。その後、図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２８（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示する。また、図２８（Ｂ），（Ｅ）に示すようにプローブ２２０A ，２２０O も移動させてランド２０４1 ，２０５2 に接触させる。そして上記アップデート後、プローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６１】
次に、図２８（Ｃ）に示すようにプローブ２２０A を移動させてランド２０４2 に接触させる。これと共に図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせ、図２８（Ｂ）に示すアップデート後、プローブ２２０A でランド２０４2 の出力するテスト結果信号を読み取る。このテスト信号入力及びバウンダリ−スキャンセル２０６1 〜２０６N のシフト時に図２８（Ｅ）に示すようにプローブ２２０O でランド２０５4 からシフトアウトされるテスト信号を読み取る。このプローブ２２０A の移動と読み取りは、プローブ２２０A がランド２０４N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００６２】
このように、ＬＳＩ２００内のバウンダリ−スキャンセル２０６1 〜２０６N 及びＴＡＰコントローラ２１４等で構成されるバウンダリースキャン回路を利用することにより、ＬＳＩ２００の内部論理回路２０８を動作させることなく、プローブを移動させて端子に接触させることによりＬＳＩのリード端子とプリント回路板の配線のランドとの接続性の試験を短時間で行うことができ、内部論理回路２０８を動作させないためにテスト信号の生成が容易となる。また、この実施例では出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００６３】
この実施例においても図６に示すパターンのテスト信号を用いることができる。図６に示すパターンは、パターン番号１のテスト信号Ｐ1 〜Ｐn をバウンダリ−スキャンセル２０６1 〜２０６N にシフトしたとき、バウンダリースキャンセル２０６1 のみハイレベル出力で残りのバウンダリースキャンセル２０６2 〜２０６N はローレベル出力である。パターン番号２のテスト信号Ｐ1 〜Ｐn を同様にシフトしたとき、バウンダリースキャンセル２０６1 のみローレベル出力で残りのバウンダリースキャンセル２０６2 〜２０６N はハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル２０６2 〜２０６N 夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。
【００６４】
パターン番号１のテスト信号設定時においてプローブ２２０A で読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６1 の設定レベルと同一のハイレベルならばＬＳＩ２００のリード端子２０２1 とランド２０４1 との相互接続は正常と判定され、異なるならば異常と判定される。異常と判定された場合に、パターン番号２のテスト信号設定時においてプローブ２２０A で読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６1 の設定レベルと同一のローレベルならばリード端子２０２1 とランド２０４1 との接続不良、逆にテスト結果信号レベルがハイレベルならばリード端子２０２1 ，ランド２０４1 が他のリード端子とショートしていると判定する。他のランド２０４2 〜２０４N についても同様である。
【００６５】
このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
図６に示すパターンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）に示すように、プローブ２２０I ，２２０S を移動させてランド２０５1 ，２０５4 に接触させ、同様にプローブ２２０O ，２２０K もランド２０５2 ，２０５3 に接触させる。その後、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号１のテスト信号Ｐ1 〜Ｐn を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示する。また、図２９（Ｂ），（Ｄ）に示すようにプローブ２２０A ，２２０O も移動させてランド２０４1 ，２０５2 に接触させる。そして上記アップデート後、プローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６６】
次に、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号２のテスト信号Ｐ1 〜Ｐn を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６1 〜２０６N の出力を指示し、プローブ２２０A ，２２０O も移動させずにプローブ２２０A でランド２０４1 の出力するテスト結果信号を読み取る。
【００６７】
その後、プローブ２２０A を移動させてランド２０４2 に接触させ、テスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６1 〜２０６N をシフトさせ、ランド２０４2 の試験に移る。
なお、測定用のプローブは、上記実施例ではプローブ２２０A だけであるが、複数の測定用のプローブを設けても良い。
【００６８】
次に、ＬＳＩとプリント回路板との電気的接続試験の他の実施例について図３０を用いて説明する。この実施例では測定／入力部２３６A を入力に切り替えてプローブ２２０A を入力用に用いる。まず、図３０（Ａ），（Ｅ）に示すようにプローブ２２０A ，２２０S を移動させてランド２０４1 ，２０５4 それぞれに接触させ、図３０（Ａ）に示すようにランド２０４1 からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、テスト信号を図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６1 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。また、これと共に、図３０（Ｆ）に示すようにプローブ２２０O も移動させてランド２０５2 に接触させておく。
【００６９】
更に、図３０（Ａ）に示すようにランド２０４1 からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６1 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０O でテスト結果信号として読み取る。
【００７０】
上記の２番目のシフトと共に、図３０（Ｃ）に示すようにプローブ２２０A を移動させてランド２０４2 に接触させ、ランド２０４2 からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６2 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。
【００７１】
更に、図３０（Ｃ）に示すようにランド２０４2 からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６2 に取り込み、バウンダリ−スキャンセル２０６1 〜２０６N をシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０O でテスト結果信号として読み取る。このプローブ２２０A の移動とテスト結果信号の読み取りは、プローブ２２０A がランド２０４N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００７２】
この実施例では入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００７３】
【発明の効果】
請求項１に記載の発明によれば、電流／電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
【００７５】
請求項２に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【００８０】
請求項３に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【図面の簡単な説明】
【図１】本発明の概略構成図である。
【図２】本発明の回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明の概略構成図である。
【図５】本発明の回路図である。
【図６】本発明を説明するための信号波形図である。
【図７】本発明の概略構成図である。
【図８】本発明の回路図である。
【図９】本発明を説明するための信号波形図である。
【図１０】折り返しカードの平面図である。
【図１１】本発明の概略構成図である。
【図１２】コネクタを説明するための図である。
【図１３】コネクタを説明するための図である。
【図１４】コネクタを説明するための図である。
【図１５】本発明の回路図である。
【図１６】本発明の概略構成図である。
【図１７】本発明の回路図である。
【図１８】ＲＡＭモジュールカードの平面図である。
【図１９】試験用バウンダリースキャンカードの平面図である。
【図２０】プリント回路板の回路構成図である。
【図２１】ＲＡＭモジュールカードの平面図である。
【図２２】試験用バウンダリースキャンカードの平面図である。
【図２３】プリント回路板の側面図である。
【図２４】本発明の概略構成図である。
【図２５】本発明の回路図である。
【図２６】マルチプレクサカードの平面図である。
【図２７】本発明の実施例の構成図である。
【図２８】本発明の制御タイミングチャートである。
【図２９】本発明の制御タイミングチャートである。
【図３０】本発明の制御タイミングチャートである。
【符号の説明】
１０ プリント回路板
１２，１４，３２，３４ ＬＳＩ
１６，４６ ＲＡＭモジュール用コネクタ
１８，２０ 配線網
２２ 試験用抵抗モジュール
２４ 測定器
２６，２２０A ，２２０I ，２２０O ，２２０K ，２２０S プローブ
３３，３５，２０６1 〜２０６N バウンダリースキャンセル
３６ テスタ
６０ 試験用バウンダリースキャンカード
６２ 試験用ＬＳＩ
６５ ＴＡＰ
７０，７８ 基板
７６ ＲＡＭチップ
２００ ＬＳＩ
２０２1 〜２０２N リード端子
２０４1 〜２０４N ，２０５1 〜２０５4 ランド
２０８ 内部論理回路
２１０ バイパスレジスタ
２１２ 命令レジスタ２１２
２１４ ＴＡＰコントローラ
２２２A ，２２２I ，２２２O ，２２２K ，２２２S ステージ
２２４ システム制御部
２２６ 駆動制御部
２２８A ，２２８I ，２２８O ，２２８K ，２２８S 駆動部
２３０ ＢＳ制御部
２３２ 測定／入力制御部
２３４ 入力データ記憶部
２３６A ，２３６I ，２３６O ，２３６K ，２３６S 測定／入力部
２３８ 測定データ記憶部
２４０ 比較部２４０
２４２ 出力部
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ テスト端子
Claims (3)
- メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
複数の終端抵抗を設けた試験用抵抗モジュールを、メモリモジュールに代えて上記メモリモジュール用コネクタに実装して上記コネクタの各端子を終端し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
前記プローブより前記端子に電流を印加し、電流／電圧特性を測定して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。 - メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網により接続されている集積回路はその内部にバウンダリースキャン回路を有し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
上記バウンダリースキャン回路からテスト信号を出力させて、前記端子を介して前記テスト信号を上記測定器で受信して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。 - メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網の第一の側に接続されている第一の集積回路と、前記配線網の第二の側に接続されている第二の集積回路とはそれぞれバウンダリースキャン回路を有し、
メモリモジュールに代えて、バウンダリースキャン回路を設けたバウンダリースキャンカードを上記メモリモジュール用コネクタに実装し、
上記配線網の両端に接続されるバウンダリースキャン回路及び前記バウンダリースキャンカードに設けられたバウンダリースキャン回路を用いて、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30258997A JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299996 | 1996-11-05 | ||
| JP8-292999 | 1996-11-05 | ||
| JP30258997A JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006269631A Division JP4083195B2 (ja) | 1996-11-05 | 2006-09-29 | プリント回路板の試験方法及びプリント回路板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10186006A JPH10186006A (ja) | 1998-07-14 |
| JP3978269B2 true JP3978269B2 (ja) | 2007-09-19 |
Family
ID=26559209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30258997A Expired - Fee Related JP3978269B2 (ja) | 1996-11-05 | 1997-11-05 | プリント回路板の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3978269B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003057302A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置及び回路基板の検査方法 |
| JP2003057301A (ja) * | 2001-08-09 | 2003-02-26 | Oht Inc | 検査装置、回路基板の検査方法、コンピュータプログラム及びコンピュータ可読記録媒体 |
| JP5176962B2 (ja) | 2006-10-31 | 2013-04-03 | 富士通株式会社 | プリント板接続試験装置および方法 |
-
1997
- 1997-11-05 JP JP30258997A patent/JP3978269B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10186006A (ja) | 1998-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7609082B2 (en) | System for measuring signal path resistance for an integrated circuit tester interconnect structure | |
| US7036062B2 (en) | Single board DFT integrated circuit tester | |
| EP0481703B1 (en) | Interconnect substrate having integrated circuit for programmable interconnection and sample testing | |
| US6369601B1 (en) | Method of measuring a propagation delay time through a transmission path in a semiconductor integrated circuit testing apparatus and semiconductor integrated circuit testing apparatus using the same | |
| JPH02171668A (ja) | 電子素子のテスト方法 | |
| US5487074A (en) | Boundary scan testing using clocked signal | |
| US20060123305A1 (en) | Method and apparatus for an embedded time domain reflectometry test | |
| JP3978269B2 (ja) | プリント回路板の試験方法 | |
| US7132845B1 (en) | FA tool using conductor model | |
| JP4083195B2 (ja) | プリント回路板の試験方法及びプリント回路板の製造方法 | |
| Parker | Defect coverage of boundary-scan tests: What does it mean when a boundary-scan test passes? | |
| US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| JPH0843494A (ja) | 電子回路 | |
| US6813737B1 (en) | Short circuited capacitor detection in AC coupled links using boundary scan test methodology | |
| Pillkahn | Structural test in a board self test environment | |
| JP3645748B2 (ja) | 半田不良検査装置 | |
| KR20020087931A (ko) | 조절가능한 경계 스캔 경로를 가지는 인쇄회로 어셈블리 | |
| Starzyk et al. | An organization of the test bus for analog and mixed-signal systems | |
| O’GRADY et al. | Issues in the testability of printed wiring boards | |
| JPH1144734A (ja) | 電子回路アセンブリ試験方法及び試験装置及び該試験用アダプタ | |
| Jayousi | Star Test Topology for Testing Printed Circuits Boards | |
| Games et al. | Package switching noise evaluation using boundary scan circuitry | |
| JPH11218560A (ja) | 検査回路 | |
| JP3747649B2 (ja) | プリント回路板試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070625 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140629 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |