JPH0843494A

JPH0843494A - 電子回路

Info

Publication number: JPH0843494A
Application number: JP6181662A
Authority: JP
Inventors: Masataka Hiramatsu; 昌高平松
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】少ない専用論理および専用インタフェース
で、ＬＳＩの入出力ピンの故障位置を検出する。【構成】ＬＳＩ１の検査時には選択信号１００が
“１”に設定され、検査装置から入出力ピン１０３ａに
ハイレベルの信号１０３が入力される。この信号１０３
はＬＳＩ１の実装不良がなければ入力ドライバ１５５を
介して、検査用クロック信号１０１が“１”のときに、
レジスタ１５９に保持される。レジスタ１５９からは反
転したローレベルの信号１１４が出力され、セレクタ１
６１は信号１１４を選択し、データ出力信号１１０はロ
ーレベルとなる。次のサイクルで、入出力ピン１０３ａ
からレジスタ１５９の内容が出力され、検査装置によっ
てサンプルされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＬＳＩ（大規模
集積回路）を搭載した電子回路に関し、特にＬＳＩにお
ける入出力ピンの故障位置を検出できる回路が組み込ま
れた電子回路に関する。

【０００２】

【従来の技術】表面実装型パッケージであるプラスチッ
クＱＦＰ（Ｑuad Ｆlat Ｐackage）は、近年、最も普及
している多ピンのＬＳＩパッケージである。このパッケ
ージの入出力ピンは、パッケージの四つの側面からガル
・ウイング状（Ｌ字状）に出ている。この入出力ピンの
ピン間隔は０.５mmと狭くなり、またピンが曲がりやす
いという欠点がある。

【０００３】このため、プリント回路基板への半田付け
時に、ＬＳＩの隣接するピン間のショート、ＬＳＩの入
出力ピンとプリント回路基板のリフローパッド間との半
田クラック等による断線および半断線、さらにはＬＳＩ
の入出力ピンの位置ずれによる隣接ピン間のクロストー
クノイズの発生などの実装不良が発生する。特に、プリ
ント回路基板がより高密度化実装となることから、この
ような実装不良は、今後ますます増加するものと予想さ
れる。

【０００４】上記したプリント回路基板における実装不
良の解析方法としては、従来からプリント回路基板テス
タなどの検査装置を用いる方法と、実動作環境として実
際の装置を用いる方法があり、一般的には両者の方法が
併用されている。このプリント回路基板における実装不
良の解析手法としては、以下に示すような従来技術があ
る。

【０００５】（１）スキャン手法…ＬＳＩ内部のレジス
タを読み書き可能なスキャンパス回路を設け、障害発生
時にスキャンパス回路を用いてＬＳＩ内部のレジスタを
読み出し、読み出したレジスタの内容から故障位置を解
析する方法であり、情報処理装置において従来から広く
使われている。また、この技術は検査装置及び実際の装
置において用いられている。なお、スキャンパス回路に
ついては、例えば特開平５−２１０５３２号公報に記載
されている。

【０００６】（２）バウンダリ・スキャン手法…ＩＥＥ
Ｅ１１４９.１（ＪＴＡＧ）として標準化されているバ
ウンダリ・スキャン手法によりプリント回路基板の外部
ピンからＬＳＩピンを読み書きしてプリント回路基板を
検査する方法であり、プリント回路基板の高密度化に伴
って最近使用されるようになった手法である。なお、こ
の技術は検査装置にのみ用いられる。

【０００７】（３）期待値比較手法…共通バスの障害を
検出する方法として、共通バスに接続される各ＬＳＩに
読み書き可能なレジスタあるいは読み出し可能なレジス
タを持ち、上記レジスタの読み出し結果と期待値とを比
較することにより故障位置を解析する方法である。この
技術は検査装置及び実際の装置において用いられてい
る。なお、この方法については、例えば特開平５−１５
１１５２号公報に記載されている。

【０００８】

【発明が解決しようとする課題】上記した従来のスキャ
ン手法は、スキャンパスによる読み書きのための専用論
理、専用インタフェースを設ける必要があり、ＬＳＩに
占める専用論理、専用インタフェースなどの付加回路の
面積が増加するという問題がある。また、実際の装置に
おいてスキャン手法を用いるためには、スキャンパスに
よる読み書きを制御するための専用プロセッサが必要と
なる。

【０００９】また、バウンダリ・スキャン手法は、スキ
ャン手法と同様にスキャンパスによる読み書きのための
専用論理、専用インタフェースが必要となることから、
スキャン手法と同様の問題がある。

【００１０】さらに、期待値比較手法は、スキャン手法
およびバウンダリ・スキャン手法における専用論理、専
用インタフェースは不要であり、また実際の装置におい
ても専用プロセッサは不要であるものの、レジスタの読
み出し要求に対して無応答となるような、レジスタの読
み出しができない場合、故障位置を検出することができ
ないという欠点がある。

【００１１】本発明の目的は、少ない専用論理および専
用インタフェースで、ＬＳＩの入出力ピンの故障位置を
検出することができる電子回路を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、複数の入出力ピンを有し、該入出力ピ
ンを介して信号が入出力する内部回路を備えてなるＬＳ
Ｉを、基板上に複数個搭載した電子回路において、各Ｌ
ＳＩは、ＬＳＩの入出力ピンと基板上の配線パターンと
の接続状態を検査する検査状態または通常動作状態の何
れかに設定される手段と、該検査状態において検査対象
のＬＳＩであるか否かが指示される手段と、該検査状態
が設定されて、検査対象の入出力ピンを介して入力され
た信号を保持する手段と、該検査対象のＬＳＩであるこ
とに応じて該保持された信号を反転出力あるいは順出力
して読み出し、該検査対象の入出力ピンに出力する手段
とを備えていることを特徴としている。

【００１３】また、複数の入出力ピンを有し、該入出力
ピンを介して信号が入出力する内部回路を備えてなるＬ
ＳＩを、基板上に複数個搭載した電子回路において、各
ＬＳＩは、ＬＳＩの入出力ピンと基板上の配線パターン
との接続状態を検査する検査状態または通常動作状態の
何れかに設定される手段と、該検査状態において検査対
象のＬＳＩであるか否かが指示される手段と、該検査状
態においてクロック信号を１／ｎ分周（ｎは２以上の自
然数）し第１相乃至第ｎ相（ｎ本の異なる位相）のクロ
ック信号を生成する手段と、該検査状態が設定されて、
検査対象の入出力ピンを介して入力された信号を保持す
る手段と、該検査状態および検査対象のＬＳＩであるこ
とに応じて、該保持された信号を反転出力あるいは順出
力して読み出し、該検査対象の入出力ピンに出力する手
段とを備え、該検査対象ＬＳＩの入出力ピンと基板上の
配線パターンとの接続状態を検査するとき、各ＬＳＩが
検査状態に設定され、少なくとも１つのＬＳＩが検査対
象として指示され、他のＬＳＩは検査対象外のＬＳＩと
して指示され、第１相のクロック信号から始まり第２相
のクロック信号の始まりまでの第１のサイクルで各ＬＳ
Ｉは通常動作状態と同様に信号を入出力ピンから出力
し、基板上の配線パターンに信号を与え、第２のサイク
ルで第２相のクロック信号により、各ＬＳＩは該保持手
段に該信号を保持し、第ｍ相（ｍ＝２〜ｎ）のクロック
信号から始まり次相のクロック信号の始まりまでの第ｍ
のサイクルで、該検査対象ＬＳＩの１つが該保持された
信号を反転出力あるいは順出力して読み出し、該検査対
象の入出力ピンに出力することを特徴としている。

【００１４】さらに、複数の入出力ピンを有し、該入出
力ピンを介して信号が入出力する内部回路を備えてなる
ＬＳＩを基板上に複数個搭載し、各ＬＳＩが該入出力ピ
ンを介して共通バスに接続された電子回路において、各
ＬＳＩは、ＬＳＩの入出力ピンと共通バスとの接続状態
を検査する検査状態または通常動作状態の何れかに設定
される手段と、該検査状態において共通バスの使用権を
獲得した後に、該共通バスにデータを転送する手段と、
該検査状態において該共通バス上のデータを取り込み保
持する手段と、該検査状態において共通バスの使用権を
獲得した後に、該保持されたデータを共通バスに転送す
る手段とを備え、第１のＬＳＩと共通バスとの接続状態
を検査するとき、各ＬＳＩが検査状態に設定され、第２
のＬＳＩは前記共通バスの使用権を獲得した後に、該共
通バスにデータを転送し、前記第１のＬＳＩは該共通バ
ス上のデータを取り込み保持し、前記共通バスの使用権
を獲得した後に、該保持されたデータを該共通バスに転
送し、該共通バスに転送された保持データを観測するこ
とによって、前記第１のＬＳＩの入出力ピンと前記共通
バスとの接続状態を検査することを特徴としている。

【００１５】

【作用】第１の実施例では、ＬＳＩの入出力ピンの検査
時に、検査状態選択信号が論理“１”に設定される。第
１のサイクルで、検査装置から入出力ピンにハイレベル
の信号が入力される。この信号はＬＳＩの実装不良がな
ければ検査用クロック信号が論理“１”のときに、エコ
ーバック用レジスタに保持される。レジスタからは反転
したローレベルの信号あるいは反転しないハイレベルの
信号が出力される。次のサイクルで、入出力ピンからエ
コーバック用レジスタの内容が出力され、検査装置によ
ってサンプルされる。このように、検査状態時に、ＬＳ
Ｉの入出力ピンからの入力信号が保持され、該保持した
信号を出力することにより、ＬＳＩの入出力ピンの接続
状態を判定しているので、故障位置の解析が容易に行わ
れる。

【００１６】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。〈実施例１〉図１は、本発明の実施例１に係るＬＳＩの
ブロック構成図である。図１において、１は入出力ピン
の故障位置を検出する回路が組み込まれているＬＳＩで
あり、以下に示す論理により構成される。ＬＳＩ１内部
の信号インタフェースは参照番号１００から１１９で、
論理回路は参照番号１５０から１７０で示す。

【００１７】１００は、ＬＳＩ１を検査状態／非検査状
態にする選択信号であり、後述するように検査状態時に
は論理値“１”に設定され、通常動作時には論理値
“０”に設定される。１０１は、ＬＳＩ１への入力信号
を保持するための検査用クロック信号である。１０２
は、検査状態に設定されたＬＳＩを検査対象とするとき
に、後述するように入出力ピン１０３ａ、１０４ａの出
力モード時に論理値“１”に、入力モード時に論理値
“０”に設定され、検査対象外とするときに論理値
“０”に設定されるイネーブル信号である。これら３本
の信号１００、１０１、１０２は検査専用の信号であ
る。

【００１８】１０３、１０４は、ＬＳＩ１の検査対象と
なる入出力ピン１０３ａ、１０４ａの入出力信号であ
る。本実施例においては検査対象となる入出力信号はす
べて双方向であり、また説明を簡単にするために、検査
対象となる入出力ピンの本数は１０３ａ、１０４ａに示
す２本としている。

【００１９】１５０、１５１は、それぞれ信号１０３、
１０４と接続されるＬＳＩ１内部の論理回路である。図
では説明を簡単にするため２個の論理回路が示されてい
るが、ＬＳＩ１は一般的には多数の論理回路で構成され
ている。論理回路１５０において、１６５、１６７、１
６９は、非検査状態で機能するＬＳＩの内部回路（例え
ば、フリップフロップ、ランダムゲートなど）であり、
同様に論理回路１５１において、１６６、１６８、１７
０は、非検査状態で機能するＬＳＩの内部回路（例え
ば、フリップフロップ、ランダムゲートなど）であり、
本発明に直接関係しないのでその詳細な説明を省略す
る。

【００２０】１５２、１５３、１５４は、検査用信号１
００、１０１、１０２のための入力ドライバであり、そ
の出力である選択信号１０５、クロック信号１０６、イ
ネーブル信号１０７が後述するように論理回路の各部に
印加される。１５５、１５６は、入出力信号１０３、１
０４のための入力ドライバであり、その出力信号１０
８、１０９はそれぞれ内部回路１６５、１６６に入力さ
れる。１５７、１５８は、後述するように内部回路１６
７、１６８またはレジスタ１５９、１６０からの信号１
１６、１１７または１１４、１１５を出力するための出
力ドライバである。

【００２１】入力ドライバ１５５の出力側に接続された
レジスタ１５９は、入力信号１０３を保持する検査用レ
ジスタであり、同様に、入力ドライバ１５６の出力側に
接続されたレジスタ１６０は、入力信号１０４を保持す
る検査用レジスタである。１６１、１６２は、出力する
信号を選択するセレクタ、１６３、１６４は出力イネー
ブル信号を選択するセレクタである。セレクタ１６１、
１６２の一方には、レジスタ１５９、１６０の反転出力
が入力され、他方には内部回路１６７、１６８の出力が
入力される。また、セレクタ１６３、１６４の一方に
は、検査用イネーブル信号１０７が入力され、他方には
内部回路１６９、１７０の出力が入力される。そして、
セレクタ１６３、１６４の出力信号１１２、１１３がそ
れぞれ出力ドライバ１５７、１５８のイネーブル端子に
印加される。

【００２２】出力ドライバ１５７、１５８は、信号１１
２、１１３が論理値“０”のとき、ディセーブル状態と
なり、入出力ピン１０３ａ、１０４ａは入力モードとな
る。他方、信号１１２、１１３が論理値“１”のとき、
出力ドライバ１５７、１５８はイネーブル状態となり、
入出力ピン１０３ａ、１０４ａには、セレクタ１６１、
１６２からの出力信号１１０、１１１の値が出力される
出力モードとなる。

【００２３】レジスタ１５９、１６０は、クロック信号
１０６が論理値“１”に立ち上がるとき、信号１０８、
１０９の値を取り込み保持する。セレクタ１６１、１６
２は、選択信号１０５が論理値“０”のとき、内部回路
１６７、１６８からの出力信号１１６、１１７の値を選
択して、信号１１０、１１１に出力し、選択信号１０５
が論理値“１”のとき、レジスタ１５９、１６０からの
反転出力である信号１１４、１１５の値を選択して、信
号１１０、１１１に出力する。セレクタ１６３、１６４
は、選択信号１０５が論理値“０”のとき、内部回路１
６９、１７０からの出力信号１１８、１１９の値を選択
して、信号１１２、１１３に出力し、選択信号１０５が
論理値“１”のとき、イネーブル信号１０７の値を選択
して、信号１１０、１１１に出力する。なお、セレクタ
に入力される信号線上に「１」、「０」と記入してある
のは、選択信号１０５が論理値“１”、“０”のとき
に、それに対応してセレクタが選択する側の信号である
ことを意味している。

【００２４】図１に示すＬＳＩ１における入出力ピンの
検査方法について、以下説明する。図２は、図１のＬＳ
Ｉ１を検査するための検査装置を接続した場合の構成例
を示す。図２において、１、２は、図１で説明したよう
に、入出力ピンの故障位置の検出回路が組み込まれてい
るＬＳＩ、３はＬＳＩ１、ＬＳＩ２を搭載したプリント
回路基板、４はプリント回路基板３を検査するインサー
キットテスタなどの検査装置である。

【００２５】すなわち、ＬＳＩ１、ＬＳＩ２が搭載され
たプリント回路基板３に検査装置４を接続して、ＬＳＩ
１、ＬＳＩ２を検査する場合の例である。１０３、１０
４は、ＬＳＩ１とＬＳＩ２との間のインタフェース信
号、４００から４０６は、検査装置４からプリント回路
基板３へのプローブインタフェース信号であり、検査装
置４から入力信号をドライブしたり、検査装置４が出力
信号をサンプルするために使用する。

【００２６】本実施例では、ＬＳＩ１を検査するために
ＬＳＩ１の全ピン１００、１０１、１０２、１０３、１
０４にプローブピン４００、４０１、４０２、４０３、
４０４を接続している。また、ＬＳＩ２は検査対象外で
あるので、ＬＳＩ２に対しては、検査専用信号２００、
２０２にのみプローブピン４０５、４０６を接続してい
る。

【００２７】すなわち、ＬＳＩ１，２を検査状態とする
ために、ＬＳＩ１の選択信号１００、ＬＳＩ２の選択信
号２００を論理値“１”に設定する。そして、検査状態
に設定されたＬＳＩ１，２について、まず、ＬＳＩ１を
検査対象とし（出力モード時にイネーブル信号１０２を
論理値“１”にする）、ＬＳＩ２を検査対象外とするた
めに、イネーブル信号２０２をディセーブル状態（論理
値“０”）に設定する。

【００２８】ＬＳＩ１の検査終了後にＬＳＩ２を検査す
る場合は、ＬＳＩ１を検査対象外にし、ＬＳＩ２を検査
対象に設定する。つまり、２０１にクロック信号を供給
し、出力モード時に検査用イネーブル信号２０２をイネ
ーブル状態（論理値“１”）に設定し、ＬＳＩ１のイネ
ーブル信号１０２をディセーブル状態（論理値“０”）
にする。また、例えば、プリント回路基板３上のＬＳＩ
Ａ、Ｂ、Ｃが図３のように接続されている場合に、ＬＳ
ＩＡ、Ｂ、Ｃを検査状態に設定して（全ての選択信号を
１にする）、ＬＳＩＡを検査するとき、他のＬＳＩＢ、
Ｃをディセーブル状態に設定すればよい。このように、
本実施例では、検査装置からプリント回路基板へのプロ
ーブインタフェース信号を変更することにより、プリン
ト回路基板上のすべてのＬＳＩの検査が可能になる。

【００２９】図４は、図１のＬＳＩ１を検査するための
タイムチャートであり、１個のＬＳＩの検査が４テスト
サイクルからなる。以下、図４を参照しながら図１の動
作を説明する。図４において、選択信号１００は、論理
値“１”に固定され、ＬＳＩ１を検査状態に設定する。
また、検査用イネーブル信号１０２は、サイクル１、サ
イクル３では論理値“０”（ディセーブル状態）にし、
サイクル２、サイクル４では論理値“１”（イネーブル
状態）にする。

【００３０】サイクル１は、検査装置４から入出力ピン
１０３ａ（１０４ａ）にハイレベルの入出力信号１０３
（１０４）を入力するサイクルである。このハイレベル
の入出力信号１０３（１０４）は、ＬＳＩ１の実装不良
がなければ入力ドライバ１５５（１５６）を介して、検
査用クロック信号１０１の論理値“１”に立ち上がると
きに、レジスタ１５９（１６０）に保持される。そし
て、そのレジスタ１５９（１６０）からは反転したロー
レベルの信号１１４（１１５）が出力され、選択信号１
００が論理値“１”に固定されているので、セレクタ１
６１（１６２）は信号１１４（１１５）を選択し、デー
タ出力信号１１０（１１１）はローレベルとなる。

【００３１】サイクル２は、入出力ピン１０３ａ（１０
４ａ）からレジスタ１５９（１６０）の内容を出力する
サイクルである。このサイクルでは、イネーブル信号１
０２が論理値“１”になり、従ってセレクタ１６３（１
６４）の出力信号１１２（１１３）は論理値“１”にな
って（イネーブル状態）、出力ドライバ１５７（１５
８）を介して、ＬＳＩ１の実装不良がなければ、入出力
ピン１０３ａ（１０４ａ）にローレベルが出力され、検
査装置４によってサンプルされる。

【００３２】サイクル３は、検査装置４から入出力ピン
１０３ａ（１０４ａ）にローレベルの入出力信号１０３
（１０４）を入力するサイクルである。サイクル１と同
様に、ＬＳＩ１の実装不良がなければ、検査用クロック
信号１０１が論理値“１”に立ち上がるときに、レジス
タ１５９（１６０）にローレベルが保持される。レジス
タ１５９（１６０）の反転出力１１４（１１５）は、セ
レクタ１６１（１６２）を介してハイレベルのデータ出
力信号１１０（１１１）となる。

【００３３】サイクル４は、入出力ピン１０３ａ（１０
４ａ）からレジスタ１５９（１６０）の内容を出力する
サイクルである。前述したサイクル２と同様に、イネー
ブル信号１０２が論理値“１”になり、セレクタ１６３
（１６４）の出力信号１１２（１１３）は論理値“１”
になって（イネーブル状態）、出力ドライバ１５７（１
５８）を介して、ＬＳＩ１の実装不良がなければ、入出
力ピン１０３ａ（１０４ａ）にハイレベルが出力され、
これが検査装置４によってサンプルされる。

【００３４】一方、ＬＳＩ１の実装不良がある場合、例
えば入出力ピン１０３ａの未接続がある場合は以下のよ
うになる。図５は、ＬＳＩ１に検査装置４を接続して入
出力ピン１０３ａの未接続を検出する例を説明する図で
ある。検査装置４のフィクスチャピン（プローブピン）
４０３ａと配線パターン１０３ｂが接続され、ＬＳＩ１
の入出力ピン１０３ａと配線パターン１０３ｂとが接続
されていない状態では、検査装置４がサイクル１で与え
たハイレベルの信号は、次の読み出しサイクル２でも保
持されるので（入出力ピン１０３ａが未接続のため、サ
イクル２で配線パターン１０３ｂをドライブするソース
がなく、また配線パターン１０３ｂはリーク電流による
損失がほとんどない）、検査装置４によってこのハイレ
ベルがサンプルされる。あるいは、サイクル３で与えら
れたローレベルの信号が保持され、サイクル４でローレ
ベルが検査装置４によってサンプルされる。

【００３５】このように、本実施例によれば、検査装置
４が与えた信号を反転して出力しているので、少ないテ
ストサイクルで、ＬＳＩ１の入出力ピン１０３ａの故障
を容易に指摘することができる。また、図２に示す２個
のＬＳＩ１、２を検査する場合では、ＬＳＩ個数２個×
４サイクル＝８サイクルで、プリント回路基板３を検査
することができる。

【００３６】上記実施例では、検査装置４が与えた信号
を反転して、ＬＳＩ１が出力する例を示したが、反転す
ることなく出力する（順出力という）ように実施例を変
更することができる。図６は、順出力する場合のタイム
チャートを示す。検査装置４は、サイクル１’でハイレ
ベルの信号１０３を与え、これがクロック１０１でレジ
スタ１５９に取り込まれる。次のサイクル２’で検査装
置４はローレベルの信号１０３を与える。読み出しサイ
クル３’においては、ＬＳＩ１の入出力ピン１０３ａが
接続されていれば、レジスタ１５９の内容（ハイレベ
ル）が読み出される。一方、未接続であれば、サイクル
２’で与えられたローレベルの信号がサイクル３’まで
保持されて読み出される。また、検査装置４がサイクル
４’でローレベルを与え、サイクル５’でハイレベルを
与え、サイクル６’で読み出す場合も同様である。

【００３７】このように、本実施例では、順出力とした
場合でも、サイクル１とサイクル２との間に検査装置４
から入出力ピン１０３ａ、１０４ａにローレベルを入力
するサイクルを１サイクル設け、また、サイクル３とサ
イクル４との間に検査装置４から入出力ピン１０３ａ、
１０４ａにハイレベルを入力するサイクルを１サイクル
設けることにより、１ＬＳＩ当り２サイクル伸びるが、
上記実施例と同様にプリント回路基板３を検査すること
ができる。

【００３８】〈実施例２〉図７は、ＬＳＩを検査するた
めの本発明の実施例２に係る構成を示す。プリント回路
基板３上にＬＳＩ１、２が搭載され、ＬＳＩの入出力ピ
ン間が入出力信号線１０３ｂで接続されている（実際は
多数の入出力ピンがあるが、ここでは説明を簡単にする
ため１本の入出力ピンで説明する）。実動作環境におい
ては、ＬＳＩ２が送信側となって、第１のサイクルで
は、ハイレベルの信号を受信側のＬＳＩ１に送り、第２
のサイクルでは、ローレベルの信号を受信側のＬＳＩ１
に送る、という通常動作を行うものとする。このような
通常動作におけるＬＳＩ２の出力を以下、正規出力とい
う。もちろん、他の入出力ピン間で、ＬＳＩ１が送信側
となって、ＬＳＩ２にハイあるいはローレベルの信号を
送る場合もある。

【００３９】本実施例２は、このような実動作環境にお
いてＬＳＩの検査状態を設定するものである。ＬＳＩ１
を検査する場合、ＬＳＩ１，２の選択信号１００、２０
０を共に論理値“１”に設定して検査状態にする。選択
信号１００、２００が論理値“０”ときは通常の動作状
態となる。また、ＬＳＩ１、２を検査状態にした上で、
ＬＳＩ１のイネーブル信号１００を論理値“１”にし
て、検査対象のＬＳＩとする。ＬＳＩ２のイネーブル信
号２０２は論理値“０”にして、検査対象外のＬＳＩと
する。

【００４０】具体的には、図７に示すように、選択信号
１００、イネーブル信号１０２として、ジャンパーモジ
ュールを用いて固定的に論理値“１”を与え、また図示
しないシステムクロックによってクロック信号１２０を
与えて、ＬＳＩ１を検査状態および検査対象ＬＳＩに設
定する。

【００４１】他方、ＬＳＩ２には、選択信号２００とし
て論理値“１”、イネーブル信号２０２として論理値
“０”をジャンパーモジュールを用いて固定的に与え、
ＬＳＩ２を検査状態および検査対象外ＬＳＩに設定す
る。そして、入出力信号線１０３ｂに、例えばロジック
アナライザのような信号観測装置を接続し、前述した実
動作環境における送信側ＬＳＩ２が、第１のサイクルで
データをＬＳＩ１に与え、次のサイクルでＬＳＩ１から
読み出された信号を信号観測装置で観測することによっ
て、ＬＳＩ１の入出力ピンの故障を検出するものであ
る。

【００４２】図８は、本発明の実施例２に係るＬＳＩの
詳細構成図である。図８において、図１に示す実施例１
と異なる部分を説明する。１２０は、ＬＳＩ１のクロッ
ク信号であり、入力ドライバ１７１を介してクロック制
御回路１７２に入力される。また、クロック制御回路１
７２には、入力ドライバ１５２を介して選択信号１０５
も入力される。クロック制御回路１７２の出力１２３
は、セレクタ１６１、１６３の選択信号であり、出力１
２４は、レジスタ１５９用のクロック信号であり、出力
１２５は、内部回路１６５、１６７、１６９に対する内
部クロック信号である。

【００４３】１７３は、信号１０８と、レジスタ１５９
に保持している内容の順出力信号（反転されていない信
号）１２２が入力されるセレクタである。このセレクタ
１７３は、選択信号１０５が論理値“０”のとき、信号
１０８の論理値を選択して、信号１２６を出力し、選択
信号１０５が論理値“１”のとき、レジスタ出力信号１
２２の論理値を選択して、信号１２６を出力する。

【００４４】図９は、クロック制御回路１７２の詳細構
成を示す。図９において、１７４は、選択信号１０５と
クロック信号１２１とのＡＮＤ論理をとる２入力アンド
回路、１４１、１７８、１７９は、ＤタイプＦＦで構成
されたレジスタ、１７７はインバータ、１７５はレジス
タ１７９のＱ出力とクロック信号１２１とのＡＮＤ論理
をとる２入力アンド回路、１７６はレジスタ１７９の￣
Ｑ出力（Ｑの否定出力）１３１とクロック信号１２１と
のＡＮＤ論理をとる２入力アンド回路、１４０はレジス
タ１４１のＱ出力とレジスタ１７８の￣Ｑ出力とのＡＮ
Ｄ論理をとる２入力アンド回路である。アンド回路１４
０の出力１２３は選択信号であり、アンド回路１７５の
出力１２４はクロック信号であり、アンド回路１７６の
出力１２５は内部クロック信号である。

【００４５】図９の動作の詳細は後述するが、ここで簡
単に説明する。ＤタイプＦＦは、Ｔ入力に入力されるク
ロック信号の立上りでＱ（￣Ｑ）出力が変化する。すな
わち、ＦＦ１７８、１７９が共にＱ出力がローレベル
（従って￣Ｑ出力がハイレベル）にあるとき、ＦＦ１７
８のＴ入力にクロック信号１２７が入力すると、ＦＦ１
７８のＤ入力はハイレベルであるので、クロック信号１
２７の立上りでＤ入力に入力されているハイレベル入力
がＱ出力に出力され、Ｑ出力＝ハイレベル、￣Ｑ出力＝
ローレベルとなる。Ｄ入力がローレベルの場合はこの反
対となる。

【００４６】図１０は、図８のＬＳＩ１を検査するタイ
ムチャートである。以下、図１０のタイムチャートを参
照しながら実施例２の動作を説明する。前述したよう
に、ＬＳＩ１の検査時には、ＬＳＩ１の選択信号１０
０、イネーブル信号１０２は論理値“１”に設定され、
また、プリント回路基板３上のＬＳＩ間の入出力信号線
１０３ｂは、信号波形観測装置により常時モニタされて
いる。プリント回路基板３のクロック信号はＬＳＩ１、
２に供給され、ＬＳＩ１に対しては入力ピン１２０から
入力ドライバ１７１を介してＬＳＩ内部に信号１２１に
よって与えられる。

【００４７】図９において、選択信号１０５が論理値
“１”であるので、クロック信号１２１はＡＮＤ回路１
７４を介してレジスタ１７８のＴ入力に入力（１２７）
される。また、クロック信号１２１をインバータ１７７
で反転したクロック信号１２８がレジスタ１７９のＴ入
力に入力される。

【００４８】初期設定状態では、レジスタ１４１、レジ
スタ１７８、１７９の￣Ｑ出力がハイレベルにあるとす
る。レジスタ１７８のＤ入力にはレジスタ１７９の￣Ｑ
出力（ハイレベル）が入力されているので、クロック信
号１２７の立上りによりレジスタ１７８のＱ出力（出力
信号１２９）はハイレベルになり、同時にレジスタ１７
８の￣Ｑ出力（出力信号１２３）はローレベルになる。

【００４９】クロック信号１２０（１２１）がハイレベ
ルからローレベルになると、インバータ１７７を介した
クロック信号１２８がローレベルからハイレベルに立ち
上がる。レジスタ１４１のＤ入力にはハイレベルの選択
信号１０５が入力されているので、レジスタ１４１のＱ
出力にはハイレベルが出力され、レジスタ出力信号１３
２はクロック１２８の立上りと共にハイレベルになる。

【００５０】また、クロック信号１２８がローレベルか
らハイレベルに立ち上がると、レジスタ１７９のＤ入力
にはハイレベルが入力されているので、レジスタ１７９
のＱ出力（出力信号１３０）にはハイレベルが出力さ
れ、￣Ｑ出力（出力信号１３１）にはローレベルが出力
される。図１０のタイムチャートに示すように、クロッ
ク信号１２７によってレジスタ１７８から出力信号１２
９、１３３が出力され、クロック１２８によってレジス
タ１７９から出力信号１３０、１３１が出力され、レジ
スタ１７８、１７９により１／２分周回路が形成され
る。

【００５１】２個目のクロック信号１２０（１２１）が
入力すると（サイクル２）、クロック信号１２７が出力
され、レジスタ１７８のＤ入力がローレベルであるので
（レジスタ出力信号１３１はローレベル）、クロック信
号１２７の立上りでレジスタ１７８のＱ出力がローレベ
ル、￣Ｑ出力（１３３）がハイレベルとなる。レジスタ
出力信号１３３とレジスタ出力信号１３２が共にハイレ
ベルになるので、アンド回路１４０はハイレベルを出力
し、選択信号１２３はハイレベルとなる。

【００５２】つまり、図１０において、選択信号１２３
はサイクル１、サイクル３ではローレベル、サイクル
２、４ではハイレベルとなる。クロック信号１２４は、
アンド回路１７５でレジスタ出力信号１３０とクロック
信号１２１とのアンドをとることによって、サイクル
２、４で発生する。クロック信号１２５は、レジスタ出
力信号１３１とクロック信号１２１とをアンド回路１７
６でアンドをとることによって、サイクル１、３で発生
する。なお、通常動作時には、レジスタ１７９の￣Ｑ出
力が常にハイレベルであるので、アンド回路１７６は、
クロック信号１２５を出力し、信号１２３、１２４はロ
ーレベルとなる。

【００５３】さて、サイクル１とサイクル３は、通常動
作時にＬＳＩ２が入出力信号１０３を出力するサイクル
（正規出力）であり、また、サイクル２、サイクル４
は、ＬＳＩ１が受信した信号を反転出力するサイクルで
ある（以下、ＬＳＩ１がエコーバックを返送したとい
う）。

【００５４】サイクル１において、ＬＳＩ２は入出力信
号１０３としてハイレベルを与える。信号１２３がロー
レベルであるので、セレクタ１６１は内部回路１６７の
出力信号１１６を選択して、信号１１０を出力し、セレ
クタ１６３は内部回路１６９の出力信号１１８を選択し
て、信号１１２を出力する。このサイクル１では内部回
路出力信号１１６は任意のレベルであるが、ＬＳＩ１が
受信モードのとき、内部回路１６９は、出力信号１１８
として論理値“０”を出力する。

【００５５】サイクル２において、ＬＳＩ２によって与
えられたハイレベルの入出力信号１０３は、ＬＳＩ１の
実装不良がなければクロック信号１２４の立上りでレジ
スタ１５９に保持され、出力信号１２２はハイレベル、
出力信号１１４はローレベルになる。選択信号１００は
論理値“１”であるので、セレクタ１７３は出力信号１
２２を選択して信号１２６を出力し、内部回路１６５に
入力される。

【００５６】また、信号１２３がハイレベルであるの
で、セレクタ１６１は信号１１４（ローレベル）を選択
して信号１１０を出力し、セレクタ１６３は信号１０７
（つまりハイレベルのイネーブル信号１０２）の論理値
“１”を選択して信号１１２を出力する。従って、出力
ドライバ１５７はローレベルを出力し、ＬＳＩ１の実装
不良がなければ入出力信号１０３はローレベルになる。

【００５７】これに対して、ＬＳＩ１の実装不良があ
り、例えば、入出力ピン１０３ａの未接続がある場合
は、実施例１で説明したと同様に、ＬＳＩ２によってサ
イクル１で与えられたハイレベル信号がサイクル２にお
いても保持されるので、これが信号波形観測装置におい
てハイレベル信号としてモニタされ、容易にＬＳＩ１の
入出力ピン１０３ａの故障を指摘することができる。

【００５８】サイクル３は、入出力信号１０３としてＬ
ＳＩ２がローレベルを与えたときのサイクルであり、前
述したサイクル１、２と同様に動作し、サイクル４にお
いてＬＳＩ１の実装不良がなければ入出力信号１０３は
ハイレベルとなる。

【００５９】本実施例２では、１個のＬＳＩしかエコー
バックを返送できないが、クロック制御回路１７２内の
分周回路を１／２分周から１／３分周に変更し、イネー
ブル信号１０２、２０２を論理値“１”に設定すること
により、ＬＳＩ１がエコーバックを返送するサイクルと
ＬＳＩ２がエコーバックを返送するサイクルの２サイク
ルを設定することができる。図１１は、２個のＬＳＩを
検査する場合のタイムチャートを示す。このように、本
実施例は、クロック制御回路１７２内の分周回路を変更
することにより、複数のＬＳＩがエコーバックを返送す
ることが可能となる。

【００６０】また、上記した実施例では、サイクル１か
らサイクル２への切り替わり時に、ＬＳＩ２がハイレベ
ルを出力し、ＬＳＩ１がローレベルを出力し、それら出
力の重なりが生じる可能性がある。そこで、クロック制
御回路１７２内の分周回路を変更し、入出力信号１０３
の送信側（ソース）ＬＳＩが切り替わるサイクル１とサ
イクル２の間に１サイクルのノーソース状態を作り、同
時に２個のＬＳＩが入出力信号１０３を出力しないよう
に構成することも容易に実現可能である。

【００６１】〈実施例３〉図１２は、本発明の実施例３
の構成を示すブロック図である。図１２において、ＬＳ
Ｉ１とＬＳＩ２は１枚のプリント回路基板３に搭載さ
れ、ＬＳＩ１とＬＳＩ２との間は共通バス５で接続され
ている。ＬＳＩ１において、１８０は共通バス５に接続
される入力ドライバ、１８１は共通バス５に接続される
出力ドライバ、１８２は入力レジスタ、１８３はエコー
バック用レジスタ群、１８４はセレクタ、１８５は出力
レジスタ、１８６、１８７は内部回路である。また、Ｌ
ＳＩ２において、２８０は共通バス５に接続される入力
ドライバ、２８１は共通バス５に接続される出力ドライ
バ、２８２は入力レジスタ、２８３はエコーバック用レ
ジスタ群、２８４はセレクタ、２８５は出力レジスタ、
２８６、２８７は内部回路である。

【００６２】前述した実施例１、２と同様に、ＬＳＩ１
の選択信号１００とＬＳＩ２の選択信号２００を共に論
理値“１”に設定し（例えば、ジャンパーモジュールに
よって与える）、共通バス５に信号観測装置を接続し
て、検査環境が構成される。通常動作時には、選択信号
１００、２００は論理値“０”に設定され、ＬＳＩ１、
２はリクエストサイクルのみで動作する。

【００６３】図１３は、図１２に示すプリント回路基板
を検査するためのタイムチャートである。以下、図１３
を参照しながら実施例３の動作を説明する。図１３にお
いて、ＬＳＩ１、２の検査状態が設定されて（選択信号
１００、２００が論理値“１”）、ＬＳＩ２が共通バス
５の使用権を獲得し、書き込みリクエストとしてアドレ
ス及びデータを共通バス５に転送する。ＬＳＩ１は共通
バス５の情報を入力ドライバ１８０を経由して入力レジ
スタ１８２に取り込み、エコーバック用レジスタ群１８
３に保持すると共に、内部回路１８６に転送する。

【００６４】エコーバック用レジスタ群１８３に共通バ
ス５から送られてきた全情報を保持した後、ＬＳＩ１が
共通バス５の使用権を要求する。ＬＳＩ１が共通バス５
の使用権を獲得した後、エコーバック用レジスタ群１８
３の情報をセレクタ１８４を経由して出力レジスタ１８
５に取り込み、出力ドライバ１８１を経由して共通バス
５に転送する。そして、ＬＳＩ１がエコーバック情報を
返送したときの共通バス５上の信号を信号波形観測装置
でモニタすることによって、ＬＳＩ１の入出力ピンと共
通バス５との接続に実装不良があるか否かを、容易に検
出することができる。

【００６５】本実施例３では、実際のバスサイクルでＬ
ＳＩを検査することができるので、実際のバスサイクル
時間で信号変化があるパターンのときしか発生し得ない
故障を検出することができる。

【００６６】なお、実施例３では、共通バスから受信し
たすべての情報をエコーバックしているが、これを、受
信用バッファレジスタを１本で構成し、アドレス情報の
みをエコーバックするように構成を変更したり、あるい
は、受信した最初の情報のみをエコーバックするように
構成を変更することができる。さらに、検査専用の選択
ピン（１００、２００）を用いずに、共通バスから受信
した情報に障害を検出したときにのみ、受信したすべて
の情報をエコーバックし、あるいは障害を検出した情報
のみをエコーバックする方法を採ってもよい。

【００６７】

【発明の効果】以上、説明したように、本発明によれ
ば、ＬＳＩの入出力ピンに与えられた信号を保持し、反
転出力あるいは順出力した信号を同一の入出力ピンから
エコーバックしているので、少ない専用論理および専用
インタフェースによって、ＬＳＩの入出力ピンの故障位
置を検出することができるとともに、テストサイクルを
少なくすることができる。また、通常動作時に送信側と
なるＬＳＩと受信側となるＬＳＩが接続されている場合
においても、送信側のＬＳＩから受信側のＬＳＩの入出
力ピンに信号を与え、該入出力ピンからの反転出力ある
いは順出力を観測することにより、少ない専用論理およ
び専用インタフェースによって、ＬＳＩの入出力ピンの
故障位置の検出が可能になる。さらに、共通バスに接続
された複数のＬＳＩを実際のバスサイクルで動作させ
て、ＬＳＩと共通バスとの接続不良を検査することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例１に係るＬＳＩのブロック構成
図である。

【図２】ＬＳＩを検査するための検査装置を接続した場
合の構成例を示す。

【図３】プリント回路基板上に３個のＬＳＩが搭載され
ている例を示す。

【図４】実施例１のＬＳＩを検査するためのタイムチャ
ートである。

【図５】ＬＳＩに検査装置を接続して入出力ピンの未接
続を検出する例を説明する図である。

【図６】実施例１の構成を用いて順出力する場合のタイ
ムチャートを示す。

【図７】ＬＳＩを検査するための本発明の実施例２に係
る構成を示す。

【図８】本発明の実施例２に係るＬＳＩの詳細構成図で
ある。

【図９】クロック制御回路の詳細構成を示す。

【図１０】実施例２のＬＳＩを検査するタイムチャート
である。

【図１１】実施例２の構成を用いて、２個のＬＳＩを検
査する場合のタイムチャートを示す。

【図１２】本発明の実施例３の構成を示す。

【図１３】実施例３のプリント回路基板を検査するため
のタイムチャートである。

【符号の説明】

１ＬＳＩ１００検査状態選択信号１０１検査用クロック信号１０２検査用イネーブル信号１０３ａ、１０４ａ入出力ピン１０３、１０４入出力信号１５０、１５１論理回路１５２〜１５６入力ドライバ１５７、１５８出力ドライバ１５９、１６０エコーバック用レジスタ１６１〜１６４セレクタ１６５〜１７０内部回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/82

Claims

【特許請求の範囲】

【請求項１】複数の入出力ピンを有し、該入出力ピン
を介して信号が入出力する内部回路を備えてなるＬＳＩ
を、基板上に複数個搭載した電子回路において、各ＬＳ
Ｉは、ＬＳＩの入出力ピンと基板上の配線パターンとの
接続状態を検査する検査状態または通常動作状態の何れ
かに設定される手段と、該検査状態において検査対象の
ＬＳＩであるか否かが指示される手段と、該検査状態が
設定されて、検査対象の入出力ピンを介して入力された
信号を保持する手段と、該検査対象のＬＳＩであること
に応じて該保持された信号を反転出力あるいは順出力し
て読み出し、該検査対象の入出力ピンに出力する手段と
を備えていることを特徴とする電子回路。
【請求項２】複数の入出力ピンを有し、該入出力ピン
を介して信号が入出力する内部回路を備えてなるＬＳＩ
を、基板上に複数個搭載した電子回路において、各ＬＳ
Ｉは、ＬＳＩの入出力ピンと基板上の配線パターンとの
接続状態を検査する検査状態または通常動作状態の何れ
かに設定される手段と、該検査状態において検査対象の
ＬＳＩであるか否かが指示される手段と、該検査状態に
おいてクロック信号を１／ｎ分周（ｎは２以上の自然
数）し第１相乃至第ｎ相（ｎ本の異なる位相）のクロッ
ク信号を生成する手段と、該検査状態が設定されて、検
査対象の入出力ピンを介して入力された信号を保持する
手段と、該検査状態および検査対象のＬＳＩであること
に応じて、該保持された信号を反転出力あるいは順出力
して読み出し、該検査対象の入出力ピンに出力する手段
とを備え、該検査対象ＬＳＩの入出力ピンと基板上の配
線パターンとの接続状態を検査するとき、各ＬＳＩが検
査状態に設定され、少なくとも１つのＬＳＩが検査対象
として指示され、他のＬＳＩは検査対象外のＬＳＩとし
て指示され、第１相のクロック信号から始まり第２相の
クロック信号の始まりまでの第１のサイクルで各ＬＳＩ
は通常動作状態と同様に信号を入出力ピンから出力し、
基板上の配線パターンに信号を与え、第２のサイクルで
第２相のクロック信号により、各ＬＳＩは該保持手段に
該信号を保持し、第ｍ相（ｍ＝２〜ｎ）のクロック信号
から始まり次相のクロック信号の始まりまでの第ｍのサ
イクルで、該検査対象ＬＳＩの１つが該保持された信号
を反転出力あるいは順出力して読み出し、該検査対象の
入出力ピンに出力することを特徴とする電子回路。
【請求項３】複数の入出力ピンを有し、該入出力ピン
を介して信号が入出力する内部回路を備えてなるＬＳＩ
を基板上に複数個搭載し、各ＬＳＩが該入出力ピンを介
して共通バスに接続された電子回路において、各ＬＳＩ
は、ＬＳＩの入出力ピンと共通バスとの接続状態を検査
する検査状態または通常動作状態の何れかに設定される
手段と、該検査状態において共通バスの使用権を獲得し
た後に、該共通バスにデータを転送する手段と、該検査
状態において該共通バス上のデータを取り込み保持する
手段と、該検査状態において共通バスの使用権を獲得し
た後に、該保持されたデータを共通バスに転送する手段
とを備え、第１のＬＳＩと共通バスとの接続状態を検査
するとき、各ＬＳＩが検査状態に設定され、第２のＬＳ
Ｉは前記共通バスの使用権を獲得した後に、該共通バス
にデータを転送し、前記第１のＬＳＩは該共通バス上の
データを取り込み保持し、前記共通バスの使用権を獲得
した後に、該保持されたデータを該共通バスに転送し、
該共通バスに転送された保持データを観測することによ
って、前記第１のＬＳＩの入出力ピンと前記共通バスと
の接続状態を検査することを特徴とする電子回路。