JP3645748B2 - 半田不良検査装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半田付不良検査装置、特に電子デバイスや部品の半田付実装後に半田接続箇所の目視検査が困難な場合、例えばＩＣパッケージの信号入力端子の半田付不良の検査装置に関する。
【０００２】
【従来の技術】
最近の電子機器や電子応用機器のエレクトロニクス部分にはＩＣ（半導体集積回路）を多用し、斯るデバイスを回路基板に半田付実装するのが一般的である。
【０００３】
斯るエレクトロニクス部分又は回路の半田不良検査方法は、一般にバンダリ（境界）スキャンやＸ線検査等の量産時に行われる専用の検査装置を用いる。近年、ＩＣデバイス等は実装密度を上げる為にＢＧＡ（ボールグリッドアレイ）等の実装が採用されている。ＢＧＡでは半田接続箇所がパッケージ底面側であるので、外部から見ることができず目視検査は困難である。しかし、斯るＢＧＡ接続された電子デバイス等であっても半田不良検査可能な半田不良検査方法の開発が要求されている。
【０００４】
この要求に応える為に、例えば特開平９−２６４６３号公報の「テスト回路を内蔵した集積回路」が提案されている。信号端子が回路基板上の浮遊容量を持つ配線に正常に接続されているときと、接続されていないときとの容量差を充電電流を供給することで測定する。これを論理信号のパルス幅の差に変換して出力することにより半田付欠陥を検知する。
【０００５】
また、特開平７−１５９４９３号公報の「半導体デバイスの検査方法」には、先ず被検査ピンに入力されるテストデータを記憶素子に入力し、次に記憶素子をシフトレジスタとして構成してテストデータをテスト用ピンに出力させることにより、半田付の良否を特定することを開示している。
【０００６】
更に、特開平４−３３７６４６号公報の「集積回路」には、１組の入力ピンと出力ピンをスルー状態にした上で、入力ピン側配線に所定の信号を印加して、出力ピン側配線に現れる信号を観測することにより半田付の良否を検査する技術を開示している。
【０００７】
更にまた、特開平３−７８６７０号公報の「検査機能付集積回路」には、検査モードになると検査パターン発生器からの検査パターンを、入出力ピンを問わず全ての被検査ピンに出力することにより半田付状態を確認する技術を開示している。
【０００８】
最後に、特開平２−９９８７７号公報の「集積回路部品及びその接続検査方法」には、接合検査モード時に各信号端子同士がトランジスタを介して電気的に接続され、基板上で各信号端子毎に引出された配線パターンにプロービングヘッドを圧接し、導通を測定して半田による接合状態を検査する技術を開示している。
【０００９】
【発明が解決しようとする課題】
しかし、上述した第１、第３及び第４の従来技術では、被検査端子に他のデバイスの出力端子が接続されていると、自らのテストデータ出力信号と競合する為に他のデバイスを搭載前する前か、他のデバイスを電気的に切離した状態でなければ検査が行えないという問題がある。
【００１０】
また、上述した第２及び第３の従来技術では、被検査端子に他のデバイスの出力端子が接続されていると、外部からのテストデータ入力信号と競合を起す為に、他のデバイス搭載前又は他のデバイスを電気的に切離した状態でなければ検査が行えないという問題がある。
【００１１】
更に、上述した第３の従来技術では、出力ピンに入力した信号と違うパターンの信号が現れたとしても、入力ピンと出力ピンがスルー状態となっている為に、半田付不良の場所が入力側か出力側か、又は入出力両側かの判別ができないという問題がある。
【００１２】
更にまた、上述した第５の従来技術では、外部で導通しているピン同士に対しては、内部を通して導通した場合と区別がつかない為に、検査不可能であるという問題がある。また、被検査端子に接続されている他のデバイスのピン全てを電気的に短絡してしまう為に、他のデバイスを破壊してしまう可能性がある。
【００１３】
最後に、上述した第４の従来技術では、同時に複数本の端子を同じパターンのテスト信号で検査する為に、端子同士の短絡が検出できないという問題がある。
【００１４】
本発明の第１の目的は、被検査端子に他のデバイスの出力端子が接続されていても、自らのテストデータ出力信号と競合を起こさず、他のデバイスを搭載した後でも他のデバイスを電気的に切離することなく検査実行可能な半田不良検査装置を提供することである。
【００１５】
本発明の他の目的は、被検査端子に他のデバイスの出力端子が接続されていても外部からのテストデータ入力信号と競合することなく検査できる半田不良検査装置を提供することである。
【００１６】
本発明のその他の目的は、検査の結果、不良が発見された場合に、半田不良の場所が入力側か、出力側か又は両方かの判別が可能である半田不良検査装置を提供することである。
【００１７】
本発明の付加的な目的は、外部で導通しているピン同士に対しても不良箇所が検査できる半田不良検査装置を提供することである。
【００１８】
本発明の別の目的は、被検査端子に接続されている他のデバイスを破壊することのない半田不良検査装置を提供することである。
【００１９】
また、本発明の他の目的は、同時に複数本の端子をテストしても、端子同士の短絡が検出可能である半田不良検査装置を提供することである。
【００２０】
【課題を解決するための手段】
前述の課題を解決するため、本発明による半田不良検査装置は、次のような特徴的な構成を採用している。
【００２１】
（１） 複数の入力端子及び信号処理部を有する集積回路が回路基板等に正しく半田付けされているか検査する半田不良検査装置において、
前記集積回路は、前記入力端子からの前記信号処理回路に入力される本来外部より供給される複数の入力信号を受け、前記半田不良を検出する検査部と、該検査部の検査モード選択やタイミング制御を行う検査制御信号を出力する検査制御部とを有し、
前記検査部は、検査制御信号により検査モードが選択されると、前記複数の各入力信号と、前記複数の各入力信号に対してプルアップまたはプルダウン処理を施して得られる信号レベルとに基づいて半田不良を検出することを特徴とする半田不良検査装置。
【００２２】
（２）前記検査部は、前記入力端子毎の検査結果を保持するフリップフロップを備え、前記検査制御部からの制御信号により１つの出力端子から順次検査結果を出力する上記（１）の半田不良検査装置。
【００２３】
（３）前記検査制御部の制御信号は、制御端子を介して前記検査モードを外部より変更可能にする上記（１）の半田不良検査装置。
【００２７】
【発明の実施の形態】
以下、本発明による半田不良検査装置の好適実施形態例を添付図を参照して詳細に説明する。
【００２８】
図１は、本発明による半田不良検査装置の第１実施形態例を示す。検査対象の集積回路（以下ＩＣという）１、検査対象入力端子５、６、検査制御用入力端子であるＴＥＨ７、ＴＥＬ８、検査結果出力端子ＳＤＯＵＴ９及び基準信号出力端子ＳＣＯＵＴ１０より構成される。
【００２９】
ＩＣ１内には、このＩＣ１の本来の機能を実行する為の信号処理部２のみならず、入力端子５、６の信号レベルを検査する為の検査部３及び検査制御部４を有する。入力端子５、６と信号処理部２間にはレシーバ１１、１２が設けられる。また、ＴＥＨ端子７及びＴＥＬ端子８と検査制御部４間には、それぞれレシーバ１３、１４が設けられている。検査部３には、入力端子５、６が直接接続されると共に検査制御部４の出力が入力され、更にその出力はドライバ１５、１６を介して、それぞれＳＤＯＵＴ端子９及びＳＣＯＵＴ端子１０に出力される。
【００３０】
検査部３の検査結果は、ＳＤＯＵＴ端子９及びＳＣＯＵＴ端子１０を介して観測可能に構成されている。ＴＥＨ端子７及びＴＥＬ端子８は、検査制御部４に接続され、検査モードの変更や検査の開始を示すトリガをＩＣ１の外部から入力する為に使用される。検査制御部４で生成される信号は、検査部３に供給され、検査部３のモード選択やタイミング制御に使用される。
【００３１】
次に、図２は、図１中の検査部３の詳細回路構成図である。この検査部３は、フリップフロップ（以下Ｆ／Ｆという）２５、３５、セレクタ３６及びＡＮＤゲート３７を主要構成要素として有する。Ｆ／Ｆ２５のDin入力端子には、図１の入力端子５がレシーバ（バッファ）１１を介して接続される。この入力端子５には、それぞれスイッチングトランジスタ２１、２２の一端が接続され、他端はそれぞれプルアップ抵抗２０及びブルダウン抵抗２３を介してVccと接地に接続される。同様に、Ｆ／Ｆ３５のDin入力端子には、レシーバ１２を介して入力端子６が接続される。この入力端子６には、スイッチングトランジスタ３１、３２、プルアップ抵抗３０及びブルダウン抵抗３３が接続される。
【００３２】
レシーバ１２の後段にはセレクタ３６が接続され、Ｆ／Ｆ３５のDin入力端子には、入力端子６の入力信号又はＦ／Ｆ２５のDoutが入力されるようにする。両Ｆ／Ｆ２５、３５のＣＬＫ（クロック）端子には、ＣＬＫ信号２８が入力される。Ｆ／Ｆ３５のDout出力端子からＳＤＯＵＴ９が出力される。また、ＡＮＤゲート３７の入力端子には、ＣＬＫ信号２８とＳＦＴＥ信号４７が入力され、出力端子からＳＣＯＵＴ信号１０が出力される。また、セレクタ３６には選択信号（ＳＦＴＥ）４７が入力される。
【００３３】
スイッチングトランジスタ２１、２２、３１、３２の制御端子には、それぞれＴＳＴＨ信号４８、ＴＳＴＬ信号４９が入力され、オン／オフ状態に制御される。スイッチングトランジスタ２１、３１は、それぞれ入力端子５、６が開放（オープン）状態のときオンとなり、信号レベルをＨ（ハイ）に維持する。他方、スイッチングトランジスタ２２、３２は、オンとなるとプルダウン抵抗２３、３３を介してプルダウンして、対応する入力端子５、６をＬ（ロー）レベルに維持する。プルアップ／プルダウン抵抗２０、２３、３０、３３は約５０ＫΩである。
【００３４】
次に、図２の動作を説明する。Ｆ／Ｆ２５、３５は、ＣＬＫ信号２８に同期してDin入力端子の状態を保持するＤ形Ｆ／Ｆであり、図２中には２個のＦ／Ｆのみを示すが、入力端子数に対応するＦ／Ｆを使用するものとする。そこでセレクタ３６は、制御信号ＳＦＴＥ４７に基づき、自己の入力端子の入力信号又は前段のＦ／ＦのDout出力端子の信号を選択してDin入力端子に入力する。ここで、セレクタ３６はＦ／Ｆ２５〜３５で保持されているデータを最終段のＦ／Ｆ３５のDout出力端子からＳＤＯＵＴ出力９としてシリアルデータとして出力される為にＦ／Ｆ２５〜３５をシフトレジスタとして機能させる働きをする。
【００３５】
半田不良検査対象となる入力端子５、６が３本以上存在する場合には、セレクタ３６は２段目以降最終段のＦ／Ｆ３５までのDin入力端子に１対１で接続する。
【００３６】
ＡＮＤゲート３７は、ＣＬＫ信号２８をセレクタ切替制御用ＳＦＴＥ信号４７でマスクすることにより、ＳＤＯＵＴ出力９を外部から観測する際の基準（トリガ）信号となるＳＣＯＵＴ出力１０を生成する為の回路である。ＣＬＫ信号２８は、検査部３及び検査制御部４の同期をとる為のクロック信号である。
【００３７】
次に、図３を参照して、図１中の検査制御部４の詳細回路構成を説明する。この回路４は、検査制御用入力端子ＴＥＨ７、ＴＥＬ８にそれぞれ接続されたプルアップ抵抗４１、４０、ＸＯＲゲート４２、片側に反転入力のついたＯＲゲート４３、片側に反転入力のついたＡＮＤゲート４４、カウンタ４５及びＮＯＴゲート（インバータ）４６を有する。ＸＯＲゲート４２の出力は、ＡＮＤゲート４４の非反転入力端子に入力される。ＡＮＤゲート４４の出力は、クロック（ＣＬＫ）信号２８と共にカウンタ４５に入力される。カウンタ４５は、ＳＦＴＥ信号４７を出力すると共に、この出力をＡＮＤゲート４４の反転入力端子に入力する。ＯＲゲート４３は、ＴＳＴＨ信号４８を出力すると共にＮＯＴゲート４６で反転してＴＳＴＬ信号４９を出力する。
【００３８】
次に、図４に、本発明による半田不良検査方法の例、即ち図１に示すＩＣ１を用いて入力端子の半田不良を検出する方法を説明する。図４中、ＩＣ６１は、図１のＩＣ１に相当する機能を有するＩＣであり、ピン＃１〜＃３の３本の入力端子を有するものとする。ピン＃３が上述したＩＣ１の入力端子５に対応し、１段目のＦ／Ｆに接続されている。ピン＃２は、図４で追加された入力端子であり、２段目のＦ／Ｆに接続されている。ピン＃１は、上述のＩＣ１の入力端子に相当し、最終段Ｆ／Ｆに接続されている。このＩＣ６１の前段に外部回路６２を配置し、ＩＣ６１のＳＤＯＵＴ及びＳＣＯＵＴ出力端子６６、６７にロジックアナライザ６３等の測定器を接続する。
【００３９】
外部回路６２は、ＩＣ６１の各端子＃１〜＃３及びＣＬＫ端子に必要とする信号を供給する。また、ＩＣ６１のＴＥＨ及びＴＥＬ入力にもそれぞれ観測端子６４、６５を設け、更に接地（ＧＮＤ）端子６９を設ける。ＩＣ６１のＴＥＬ入力端子６５は接続ケーブル６８により接地され、観測端子６６、６７はそれぞれ接続ケーブル（又はプローグ）７０、７１によりロジックアナライザ６３に接続した状態を図４に示す。
【００４０】
次に、図１乃至図４の回路動作を説明する。先ず図１のＩＣ１において、入力端子５、６から供給される信号は、通常状態では、レシーバ１１、１２を介して信号処理部２に送られて、ＩＣ１の本来の信号処理動作を行う。回路基板等に半田付実装されて半田不良検査時には、入力端子５、６の信号状態がレシーバ１１、１２を介さず直接検査部３へ入力される。検査部３では、送られて来た検査信号にプルアップ又はプルダウンのいずれかの処理を施して、その時の状態をＳＤＯＵＴ信号９を介して外部に出力する。
【００４１】
もし、外部より入力端子５、６にＨレベルが入力されている場合には、半田不良により正常に信号が送られていなければ検査部３でプルダウン処理を施すことにより該当する信号はＬレベルとしてＳＤＯＵＴ出力９を出力する。同様に、外部から入力端子５、６にＬレベルが供給されている場合に半田不良により正常に信号を伝えられていないと、検査部３でプルアップ処理をすることにより、該当する信号は、ＨレベルとしてＳＤＯＵＴ出力９を出力する。入力端子５、６へ入力する検査信号をプルアップ状態又はプルダウン状態のいずれかで検査するかは検査制御部４により判断される。
【００４２】
次に、図２を参照して検査部３の動作を説明する。図５にスイッチングトランジスタ（以下単にスイッチという）２１、２２、３１、３２の動作状態を示す。スイッチ２１、２２、３１、３２は、ＴＳＴＨ信号４８又はＴＳＴＬ信号４９がＨレベルのとき導通状態となり、入力端子５又は６は、プルアップ抵抗２０、３０によりVccにプルアップ状態とされるか、プルダウン抵抗２１、３１により接地レベルにプルダウンされる。これにより、レシーバ１１、１２の入力端子をプルアップ又はプルダウンする。但し、プルアップ又はプルダウン抵抗２０、２３、３０、３３により、入力端子５、６が正常に半田付されている場合には、斯るプルアップ又はプルダウンが入力端子５、６への入力信号レベルに影響することはない。
【００４３】
しかし、入力端子５又は６にＬレベルが入力される場合、半田付不良があると、スイッチ２１、３１をオン（導通）とし、プルアップすると、レシーバ１１、１２にはＨレベルが入力されるので、半田不良が検出可能である。逆に、入力端子５、６にＨレベルを入力する場合に、スイッチ２２、３２をオンとしてプルダウンすると、入力端子５、６が半田不良の場合にはレシーバ１１、１２にはＬレベルが入力されるので半田不良が検出できる。
【００４４】
尚、スイッチ２１、２２、３１、３２の制御信号ＴＳＴＨ４８、ＴＳＴＬ４９は、同時にＨレベルとなることはなく、プルアップとプルダウンとが競合することがないよう、後述する検査制御部４により制御される。
【００４５】
次に、図２の検査部３で使用するＦ／Ｆ２５、３５の動作を図６に示す。レシーバ１１、１２の入力端子に入力された信号レベルは、クロック（ＣＬＫ）信号２８の立上がりでＦ／Ｆ２５、３５に保持される。これら入力端子５、６の状態は、次のＣＬＫ信号２８の立上がりまでの間Ｆ／Ｆ２５に保持される。また、Ｆ／Ｆ２５、３５に保持された状態は、Dout出力端子より出力される。図７はセレクタ３６の動作を示す。セレクタ３６は、制御信号ＳＦＴＥ４７がＬレベルのとき、レシーバ１２の出力をＦ／Ｆ３５のDin入力端子に入力する。他方、制御信号ＳＦＴＥ４７がＨレベルのとき、Ｆ／Ｆ２５のDout出力がＦ／Ｆ３５のDin入力端子に入力される。この制御信号ＳＦＴＥ４７は、後述する検査制御部４の制御により、通常動作時にはＬレベルになっている。
【００４６】
従って、最終段のＦ／Ｆ３５の状態、即ち入力端子６の検査結果がＦ／Ｆ３５のDout出力端子からＳＤＯＵＴ信号９として出力され、図４のロジックアナライザ６３等で観測可能である。ここで、前段のＦ／Ｆ２５の状態、即ち入力端子５の検査結果を外部より観測する為には、後述する検査制御部４により制御信号ＳＦＴＥ４７をＨレベルとする。そこで、ＳＦＴＥ４７がＨレベルの間、セレクタ３６の出力には、前段のＦ／Ｆ２５のDout出力状態が現れる。これにより、次のＣＬＫ信号２８の立上がりでＦ／Ｆ２５の状態はＦ／Ｆ３５に保持され、ＳＤＯＵＴ出力９として出力される。このセレクタ３６の動作により入力端子５の検査結果が外部から観測可能である。
【００４７】
また、シリアルデータであるＳＤＯＵＴ出力９のビット位置を示す為に、ＡＮＤゲート３７によりセレクタ３６の制御信号ＳＦＴＥ４７とＣＬＫ信号２８の論理積を求め、ＳＦＴＥ４７がＨレベルの間ＣＬＫ信号２８をＳＣＯＵＴ出力１０として出力する。これらＳＤＯＵＴ出力９とＳＣＯＵＴ出力１０の観測により、何段目のＦ／Ｆのデータが出力されているかが判断可能である。
【００４８】
次に、図３の検査制御部４の動作を説明する。外部よりＴＥＨ入力７及びＴＥＬ入力８に何も信号が与えられない場合、プルアップ抵抗４０、４１によりVccにプルアップされ、両信号状態をＨレベルに保つ。この状態では、ＯＲゲート４３の出力はＨレベルとなるので、ＴＳＴＨ信号４８はＨレベル、ＴＳＴＬ信号４９はＬレベルとなる。従って、入力端子５、６のスイッチ２１、３１がオン、スイッチ２２、３２がオフとなり、入力端子５、６はプルアップされる。この状態で、図１のＩＣ１は、信号処理部２を使用する本来の動作を行う。
【００４９】
次に、図３の検査制御部４のカウンタ４５の動作状態を図８に示す。外部からＴＥＨ入力７にＨレベル、ＴＥＬ入力８にＬレベルが与えられると（ＴＥＨ入力７がＬレベル、ＴＥＬ入力８がＨレベルの場合も同じ）、ＸＯＲゲート４２の出力はＨレベルとなる。このとき、通常動作時には、ＳＦＴＥ４７はＬレベルであるので、ＡＮＤゲート４４の出力はＨレベルとなる。その結果、カウンタ４５のＣＥ入力がＨレベルとなり、０であったカウント値は、ＣＬＫ信号２８の立上がりで１となる。同時に、カウンタ４５のカウント値が０出ないことを示すＮＯＴ０出力であるＳＦＴＥ４７がＨレベルとなる。カウンタ４５は、カウント値が０でないとき、ＣＥ入力の状態に無関係にＣＬＫ信号２８の立上がり毎にカウントアップを続ける。そして、予め設定された最大カウント値Ｎに到達すると、次のＣＬＫ信号２８の立上がりでカウント値を０に戻し、ＮＯＴ０出力（ＳＦＴＥ４７）の状態をLレベルにする。上述した最大カウント値Ｎには、検査対象となる入力端子数に設定しておく。従って、図２の例では、カウント値は０、１、２の３通りの状態を持つことになる。
【００５０】
図３の検査制御部４で生成された制御信号ＳＦＴＥ４７は、上述の検査部３のＳＤＯＵＴ出力９のシフトアウト動作を行う。また、ＳＣＯＵＴ出力１０に２つの基準クロックパルスと１つのＬ、即ちインターバル状態を送出する。また、検出をプルアップ状態を行うことを示す（即ちスイッチ２１、３１をオン）ＴＳＴＨ４８は、ＯＲゲート４３により生成され、検査をプルダウン状態で行うことを示す（即ちスイッチ２２、３２をオン）ＴＳＴＬ４９はＮＯＴゲート４６より得る。これから明らかな如く、ＴＳＴＨ４８とＴＳＴＬ４９とは相補状態であり、いずれか一方がＨレベルのとき他方はＬレベルである。
【００５１】
外部よりＴＥＨ入力７をＬレベル、ＴＥＬ入力８にＨレベルとすると、ＯＲゲート４３の出力、即ちＴＳＴＨ４８はＨレベル、ＮＯＴゲート４６の出力であるＴＳＴＬ４９はＬレベルとなる。この状態は、入力端子５、６をプルアップ状態で検査し、外部からこれら入力端子５、６にＬレベルが入力されている入力端子の半田不良検査をする為に行われる。
【００５２】
逆に、ＴＥＨ入力７にＨレベル、ＴＥＬ入力８にＬレベルを与えるとＯＲゲート４３の出力、即ちＴＳＴＨ４８はＬレベル、ＴＳＴＬ４９はＨレベルとなるので、プルダウン状態での半田不良検査を行う。これは、外部から入力端子５、６にＨレベルが供給されている場合の半田不良検査をする為に行われる。この動作をまとめて図９に示す。
【００５３】
次に、図４の接続図に基づき、本発明による半田不良検査装置を図１０のタイミングチャートを参照して説明する。図１０中、（ａ）はフェーズ、（ｂ）はＣＬＫ信号、（ｃ）〜（ｅ）はピン＃１〜＃３、（ｆ）はＴＥＨ、（ｇ）はＴＥＬ、（ｈ）はピン番号、（ｉ）はＳＣＯＵＴ信号、（ｊ）はＳＤＯＵＴ信号、（ｋ）はカウンタのカウント値、（ｌ）はＳＦＴＥ、（ｍ）はＴＳＴＨ及び（ｎ）はＴＳＴＬである。
【００５４】
リセット中等ある時点においてピン＃１〜＃３にそれぞれＨ、Ｌ、Ｈが供給されることが判っている。Ｈレベルが供給されるピン＃１と＃３に対してプルダウン検査を実施することを想定している。図１０（ａ）のフェーズｂ中に電源投入が生じ、検査が開始されたとする。
【００５５】
ＩＣ６１のＴＥＬ入力端子６５は、ＧＮＤ端子６９に接地することによりＬレベルが供給されている。また、ＴＥＨ入力端子６４には何も接続されていないので、ＩＣ６１内部のプルアップによりＨレベルとされている。従って、ＩＣ６１内のＴＳＴＨ信号４８がＬ、ＴＳＴＬ信号４９がＨレベルとなり、ピン＃１〜＃３の入力端子にプルダウン検査が行われる。ＩＣ６１の入力端子数は３本であるので、カウンタ４５の最大カウント値Ｎは３に設定される。ＴＥＨ入力がＨ、ＴＥＬ入力がＬになるとカウントアップが開始され、カウント値（図１０の（ｋ）参照）が１〜３の間ＳＦＴＥ（図１０の（ｌ）参照）がＨとなる。図１０中（ａ）のフェーズｃ〜ｅ、ｇ〜ｉ、ｋ〜ｍ等がそれに相当する。この例では、ＴＥＬ入力端子６５がＧＮＤ端子６９に接続されている限りカウントアップ動作が継続される。
【００５６】
ＳＤＯＵＴ出力端子６６には、フェーズＣでＣＫＫ信号２８が立上った時点でピン＃１〜＃３の状態がＳＣＯＵＴ出力端子６７のクロックパルスに同期して順次出力される。この時点でのピン＃１〜＃３には、順番にＨ、Ｌ、Ｈが供給されている。従って、ＳＤＯＵＴ出力の１つ目のパルスの時点、即ちフェーズＣでのＳＤＯＵＴ出力はＨレベルとなってピン＃１の状態を出力する。それ以降は、２つ目のパルス時点、即ちフェーズｄではＬレベルとなってピン＃２の状態を出力する。また、３つ目のパルス時点、即ちフェーズｅではＨレベルとなってピン＃３の状態を出力する。カウント値が０となった時点ではＳＣＯＵＴ出力端子６７のパルスがマスクされ、検査と検査の区切りを示す。図１０中（ｈ）のピン中にインターバルＩとして示す。フェーズｆ、ｊ、ｎ等がそれに相当する。
【００５７】
図１０の例では、ＩＣ６１のピン＃１及び＃３は、内部でプルダウンを行っているにも拘わらずＳＤＯＵＴ出力の該当部分にはＨレベルが出力されている。これは、外部から供給されているＨレベルがＩＣ６１内に正しく伝達されており、ピン＃１、＃３には半田不良がないことを意味する。
【００５８】
次に、図１１のタイミングチャートを参照して、図４の構成においてピン＃１に半田不良があった場合の動作を説明する。図１１中（ａ）〜（ｊ）は、図１０中の（ａ）〜（ｊ）と同じである。上述のとおり、ＳＤＯＵＴ出力端子６６には、フェーズｃでＣＬＫ信号２８の立上がり時点におけるピン＃１〜＃３の状態がＳＣＯＵＴ出力端子６７のクロックパルスに同期して順番に出力される。この時点でのピン＃１〜＃３には、順番にＨ、Ｌ、Ｈレベルが供給されている。従って、本来ならＳＣＯＵＴ出力の１つ目のパルスの時点で、即ちフェーズｃでＳＤＯＵＴ出力端子６６にはＨレベルが出力される筈である。しかしピン＃１が半田不良である為に外部からＨレベルがＩＣ６１内に正しく伝達されずＩＣ６１内のプルダウンの為にフェーズｃで図１１（ｊ）に示す如くＬレベルとなる。
【００５９】
そこで、ＳＤＯＵＴ出力端子６６の信号をロジックアナライザ６３等で観測することで、ＩＣ６１のピン＃１では、外部よりＨレベルが供給されているにも拘わらず内部プルダウンによりＬレベルとされていることが判明する。従って、ＩＣ６１のピン＃１には、外部信号が正しく供給されず半田不良であることが判断できる。
【００６０】
尚、上述の例にあってはＴＥＬ端子６５をＧＮＤ端子６９に接続してプルダウン検査を行ったが、ＴＥＨ端子６４を接続ケーブル６８によりＧＮＤ端子６９に接続して、プルアップ検査を行ってもよい。この場合には、外部よりＬレベルが供給されているピン＃２に対して半田不良が検査できる。更にまた、上述した例にあっては、検査制御回路４のＴＥＨ端子７及びＴＥＬ端子８にはプルアップ抵抗４１、４０を介してＶｃｃに常時プルアップされているが、ＯＲゲート４３及びＮＯＴゲート４６に適切な変更を加えることにより、内部プルダウン又は内部抵抗処理なしとすることも可能であること当業者には自明であろう。
【００６１】
次に図１２乃至図１４を参照して、本発明による半田不良検査方法の第２実施形態例を説明する。図１２は、この半田不良検査方法を実施する為の接続図を示す。図４の場合と同様に、ＩＣ８１、外部回路８２及びロジックアナライザ（測定器）８３を使用する。ＩＣ８１はピン＃１〜＃３、ＴＥＨ端子８４、ＴＥＬ端子８５、ＣＬＫ端子、ＳＤＯＵＴ端子８６及びＳＣＯＵＴ端子８７を有する。この例では、入力端子に供給される信号がＨ又はＬに一定していない場合の検査方法である。この場合には、ＩＣ８１のピン＃１及び＃２を接続ケーブル８８、８９によりそれぞれＴＥＨ端子８４、ＴＥＬ端子８５に接続している。また、ロジックアナライザ８３には、接続ケーブル（又はプローブ）９０〜９４を使用してそれぞれＩＣ８１のピン＃１〜＃３、ＳＤＯＵＴ端子８６及びＳＣＯＵＴ端子８７に接続されている。
【００６２】
図１３は、図１２の動作を説明するタイミングチャートであり、図１３の（ａ）〜（ｎ）は、上述した図１０の（ａ）〜（ｎ）と対応する。この例では、ＩＣ８１のピン＃１〜＃３に供給される信号がＨ又はＬに一定しない為に検査をプルアップ検査又はプルダウン検査のいずれかに固定した場合には、有効な検査結果が得られない可能性がある。即ち、プルアップ検査では、被検査入力端子にＨが供給されている時点のデータしか得られず、プルダウン検査に変更した途端に被検査入力端子にＬレベルが供給されている時点のデータしか得られないという場合である。何度か繰り返すうちに有効なデータが得られる可能性はあるが、この構成によると確実に有効なデータを得ることが可能である。
【００６３】
図１２の構成によると、ＩＣ８１のピン＃１及び＃２の状態をそれぞれＴＥＨ入力端子８４及びＴＥＬ入力端子８５を介して検査部３に供給することにより、検査タイミング、即ちＳＦＴＥ信号を生成している。ピン＃１及び＃２の状態が異なるレベルになったとき、ＳＦＴＥ信号がＨレベルとなりＳＤＯＵＴ出力端子８６から検査データが出力される。図１３中（ａ）のフェーズｃ〜ｅ、ｇ〜ｈ、ｍ〜ｏがそれに該当する。また、ＴＥＨ入力端子８４の状態（図１３（ｆ）参照）がＬレベルのときはプルアップ検査が行われ、Ｈレベルのときはプルダウン検査が行われる。従って、ＴＥＨ入力端子８４に接続した入力端子（図１２の場合ピン＃１）に対する有効な検査結果を確実に得ることができる。図１３では、フェーズｃ及びｇでＴＳＴＨ信号（図１３の（ｍ）参照）がＨレベルになっており、プルアップ検査が実施されている。フェーズｍではＴＳＴＨ信号がＬレベルになっており、プルダウン検査が行われる。図１３のＳＤＯＵＴ出力（ｊ）には、ＩＣ８１のピン＃１〜＃３が正常に接続されている場合の波形が示される。
【００６４】
次に、図１４は、図１２の接続構成において、ＩＣ８１のピン＃１に半田不良がある場合のタイミングチャートを示す。図１４中（ａ）〜（ｊ）は、図１１中の（ａ）〜（ｊ）に対応する。ＳＤＯＵＴ出力（ｊ）をみると、フェーズｃ、ｇで本来外部より供給されたＬレベルが出力されるべきところ、内部プルアップのＨが出力されている。また、フェーズｍでは、本来外部から供給されたＨレベルが出力されるべきところ、内部プルダウンのＬが出力されている。この観測結果に基づき、ＩＣ８１のピン＃１が半田不良であることが判断できる。また、この半田不良検査方法によると、２つのピン（＃１、＃２）の状態が異なった時点を検査タイミングとしているので、隣接ピン同士の入力端子を用いれば、半田不良が隣接ピン間の半田ブリッジを生じている場合も判断できる。
【００６５】
以上、本発明による半田不良検査方法の好適実施形態例を詳述した。しかし、本発明は斯かる特定例のみに限定されるべきではなく、種々の変形変更が可能であることが当業者には容易に理解できよう。
【００６６】
【発明の効果】
上述の説明から理解される如く、本発明の半田不良検査装置によると以下の如き種々の顕著な効果が得られる。
【００６７】
先ず、テストデータに本来外部より供給される信号を用いるという基本構成に基づき、被検査端子に他のデバイスの出力端子が接続されていても自らのテストデータ出力信号と競合を生じることなく、他のデバイスを搭載した後でも、また他のデバイスを電気的な切離すことなく検査が可能である。
【００６８】
また、出力端子には従来の検査装置を適用し、本発明による検査装置を入力端子専用とし、検査の結果不良が見つかった場合、半田不良が入力側か出力側か又は両方かの判別が可能な半田不良検査装置が得られる。
【００６９】
更に、本発明の半田不良検査装置によると、ＩＣ内部で入力端子をプルアップ又はプルダウン処理し、外部で導通しているピン同士に対しても不良箇所が検査可能である。
【００７０】
更にまた、被検査端子に接続されている他のデバイスを破滅することがない。
【００７１】
また、２個の端子に供給される信号レベルが異なった時点を検査開始のトリガとし、同時に複数の端子をテストしても端子同士の短絡が検出可能である。
【図面の簡単な説明】
【図１】 本発明による半田不良検査装置を適用するＩＣのブロック図である。
【図２】 図１中の検査部の詳細構成図である。
【図３】 図１中の検査制御部の詳細構成図である。
【図４】 図１のＩＣを用いる本発明による半田不良検査装置の第１実施形態例の構成図である。
【図５】 スイッチングトランジスタの動作状態を示す図である。
【図６】 図２における検査部で使用するフリップフロップの動作を表す図である。
【図７】 図２におけるセレクタの動作を表す図である。
【図８】 図３における検査制御部のカウンタの動作状態を示す図である。
【図９】 検査制御部の動作を示す図である。
【図１０】 図４における正常半田付時の動作タイミングチャートである。
【図１１】 図４における半田不良時の動作タイミングチャートである。
【図１２】 本発明による半田不良検査装置の第２実施形態例の構成図である。
【図１３】 図１２における正常半田付時の動作タイミングチャートである。
【図１４】 図１２における半田不良時の動作タイミングチャートである。
【符号の説明】
１、６１、８１ 集積回路（ＩＣ）
２ 信号処理部
３ 検査部
４ 検査制御部
５、６ 入力端子
７、８ 制御端子
９ 出力端子
２０、２１、２２、２３、３０、３１、３２、
３３ プルアップ／プルダウン手段
２５、３５ フリップフロップ（Ｆ／Ｆ）
３６ セレクタ
６３、８３ 測定器（ロジックアナライザ）
【発明の属する技術分野】
本発明は、半田付不良検査装置、特に電子デバイスや部品の半田付実装後に半田接続箇所の目視検査が困難な場合、例えばＩＣパッケージの信号入力端子の半田付不良の検査装置に関する。
【０００２】
【従来の技術】
最近の電子機器や電子応用機器のエレクトロニクス部分にはＩＣ（半導体集積回路）を多用し、斯るデバイスを回路基板に半田付実装するのが一般的である。
【０００３】
斯るエレクトロニクス部分又は回路の半田不良検査方法は、一般にバンダリ（境界）スキャンやＸ線検査等の量産時に行われる専用の検査装置を用いる。近年、ＩＣデバイス等は実装密度を上げる為にＢＧＡ（ボールグリッドアレイ）等の実装が採用されている。ＢＧＡでは半田接続箇所がパッケージ底面側であるので、外部から見ることができず目視検査は困難である。しかし、斯るＢＧＡ接続された電子デバイス等であっても半田不良検査可能な半田不良検査方法の開発が要求されている。
【０００４】
この要求に応える為に、例えば特開平９−２６４６３号公報の「テスト回路を内蔵した集積回路」が提案されている。信号端子が回路基板上の浮遊容量を持つ配線に正常に接続されているときと、接続されていないときとの容量差を充電電流を供給することで測定する。これを論理信号のパルス幅の差に変換して出力することにより半田付欠陥を検知する。
【０００５】
また、特開平７−１５９４９３号公報の「半導体デバイスの検査方法」には、先ず被検査ピンに入力されるテストデータを記憶素子に入力し、次に記憶素子をシフトレジスタとして構成してテストデータをテスト用ピンに出力させることにより、半田付の良否を特定することを開示している。
【０００６】
更に、特開平４−３３７６４６号公報の「集積回路」には、１組の入力ピンと出力ピンをスルー状態にした上で、入力ピン側配線に所定の信号を印加して、出力ピン側配線に現れる信号を観測することにより半田付の良否を検査する技術を開示している。
【０００７】
更にまた、特開平３−７８６７０号公報の「検査機能付集積回路」には、検査モードになると検査パターン発生器からの検査パターンを、入出力ピンを問わず全ての被検査ピンに出力することにより半田付状態を確認する技術を開示している。
【０００８】
最後に、特開平２−９９８７７号公報の「集積回路部品及びその接続検査方法」には、接合検査モード時に各信号端子同士がトランジスタを介して電気的に接続され、基板上で各信号端子毎に引出された配線パターンにプロービングヘッドを圧接し、導通を測定して半田による接合状態を検査する技術を開示している。
【０００９】
【発明が解決しようとする課題】
しかし、上述した第１、第３及び第４の従来技術では、被検査端子に他のデバイスの出力端子が接続されていると、自らのテストデータ出力信号と競合する為に他のデバイスを搭載前する前か、他のデバイスを電気的に切離した状態でなければ検査が行えないという問題がある。
【００１０】
また、上述した第２及び第３の従来技術では、被検査端子に他のデバイスの出力端子が接続されていると、外部からのテストデータ入力信号と競合を起す為に、他のデバイス搭載前又は他のデバイスを電気的に切離した状態でなければ検査が行えないという問題がある。
【００１１】
更に、上述した第３の従来技術では、出力ピンに入力した信号と違うパターンの信号が現れたとしても、入力ピンと出力ピンがスルー状態となっている為に、半田付不良の場所が入力側か出力側か、又は入出力両側かの判別ができないという問題がある。
【００１２】
更にまた、上述した第５の従来技術では、外部で導通しているピン同士に対しては、内部を通して導通した場合と区別がつかない為に、検査不可能であるという問題がある。また、被検査端子に接続されている他のデバイスのピン全てを電気的に短絡してしまう為に、他のデバイスを破壊してしまう可能性がある。
【００１３】
最後に、上述した第４の従来技術では、同時に複数本の端子を同じパターンのテスト信号で検査する為に、端子同士の短絡が検出できないという問題がある。
【００１４】
本発明の第１の目的は、被検査端子に他のデバイスの出力端子が接続されていても、自らのテストデータ出力信号と競合を起こさず、他のデバイスを搭載した後でも他のデバイスを電気的に切離することなく検査実行可能な半田不良検査装置を提供することである。
【００１５】
本発明の他の目的は、被検査端子に他のデバイスの出力端子が接続されていても外部からのテストデータ入力信号と競合することなく検査できる半田不良検査装置を提供することである。
【００１６】
本発明のその他の目的は、検査の結果、不良が発見された場合に、半田不良の場所が入力側か、出力側か又は両方かの判別が可能である半田不良検査装置を提供することである。
【００１７】
本発明の付加的な目的は、外部で導通しているピン同士に対しても不良箇所が検査できる半田不良検査装置を提供することである。
【００１８】
本発明の別の目的は、被検査端子に接続されている他のデバイスを破壊することのない半田不良検査装置を提供することである。
【００１９】
また、本発明の他の目的は、同時に複数本の端子をテストしても、端子同士の短絡が検出可能である半田不良検査装置を提供することである。
【００２０】
【課題を解決するための手段】
前述の課題を解決するため、本発明による半田不良検査装置は、次のような特徴的な構成を採用している。
【００２１】
（１） 複数の入力端子及び信号処理部を有する集積回路が回路基板等に正しく半田付けされているか検査する半田不良検査装置において、
前記集積回路は、前記入力端子からの前記信号処理回路に入力される本来外部より供給される複数の入力信号を受け、前記半田不良を検出する検査部と、該検査部の検査モード選択やタイミング制御を行う検査制御信号を出力する検査制御部とを有し、
前記検査部は、検査制御信号により検査モードが選択されると、前記複数の各入力信号と、前記複数の各入力信号に対してプルアップまたはプルダウン処理を施して得られる信号レベルとに基づいて半田不良を検出することを特徴とする半田不良検査装置。
【００２２】
（２）前記検査部は、前記入力端子毎の検査結果を保持するフリップフロップを備え、前記検査制御部からの制御信号により１つの出力端子から順次検査結果を出力する上記（１）の半田不良検査装置。
【００２３】
（３）前記検査制御部の制御信号は、制御端子を介して前記検査モードを外部より変更可能にする上記（１）の半田不良検査装置。
【００２７】
【発明の実施の形態】
以下、本発明による半田不良検査装置の好適実施形態例を添付図を参照して詳細に説明する。
【００２８】
図１は、本発明による半田不良検査装置の第１実施形態例を示す。検査対象の集積回路（以下ＩＣという）１、検査対象入力端子５、６、検査制御用入力端子であるＴＥＨ７、ＴＥＬ８、検査結果出力端子ＳＤＯＵＴ９及び基準信号出力端子ＳＣＯＵＴ１０より構成される。
【００２９】
ＩＣ１内には、このＩＣ１の本来の機能を実行する為の信号処理部２のみならず、入力端子５、６の信号レベルを検査する為の検査部３及び検査制御部４を有する。入力端子５、６と信号処理部２間にはレシーバ１１、１２が設けられる。また、ＴＥＨ端子７及びＴＥＬ端子８と検査制御部４間には、それぞれレシーバ１３、１４が設けられている。検査部３には、入力端子５、６が直接接続されると共に検査制御部４の出力が入力され、更にその出力はドライバ１５、１６を介して、それぞれＳＤＯＵＴ端子９及びＳＣＯＵＴ端子１０に出力される。
【００３０】
検査部３の検査結果は、ＳＤＯＵＴ端子９及びＳＣＯＵＴ端子１０を介して観測可能に構成されている。ＴＥＨ端子７及びＴＥＬ端子８は、検査制御部４に接続され、検査モードの変更や検査の開始を示すトリガをＩＣ１の外部から入力する為に使用される。検査制御部４で生成される信号は、検査部３に供給され、検査部３のモード選択やタイミング制御に使用される。
【００３１】
次に、図２は、図１中の検査部３の詳細回路構成図である。この検査部３は、フリップフロップ（以下Ｆ／Ｆという）２５、３５、セレクタ３６及びＡＮＤゲート３７を主要構成要素として有する。Ｆ／Ｆ２５のDin入力端子には、図１の入力端子５がレシーバ（バッファ）１１を介して接続される。この入力端子５には、それぞれスイッチングトランジスタ２１、２２の一端が接続され、他端はそれぞれプルアップ抵抗２０及びブルダウン抵抗２３を介してVccと接地に接続される。同様に、Ｆ／Ｆ３５のDin入力端子には、レシーバ１２を介して入力端子６が接続される。この入力端子６には、スイッチングトランジスタ３１、３２、プルアップ抵抗３０及びブルダウン抵抗３３が接続される。
【００３２】
レシーバ１２の後段にはセレクタ３６が接続され、Ｆ／Ｆ３５のDin入力端子には、入力端子６の入力信号又はＦ／Ｆ２５のDoutが入力されるようにする。両Ｆ／Ｆ２５、３５のＣＬＫ（クロック）端子には、ＣＬＫ信号２８が入力される。Ｆ／Ｆ３５のDout出力端子からＳＤＯＵＴ９が出力される。また、ＡＮＤゲート３７の入力端子には、ＣＬＫ信号２８とＳＦＴＥ信号４７が入力され、出力端子からＳＣＯＵＴ信号１０が出力される。また、セレクタ３６には選択信号（ＳＦＴＥ）４７が入力される。
【００３３】
スイッチングトランジスタ２１、２２、３１、３２の制御端子には、それぞれＴＳＴＨ信号４８、ＴＳＴＬ信号４９が入力され、オン／オフ状態に制御される。スイッチングトランジスタ２１、３１は、それぞれ入力端子５、６が開放（オープン）状態のときオンとなり、信号レベルをＨ（ハイ）に維持する。他方、スイッチングトランジスタ２２、３２は、オンとなるとプルダウン抵抗２３、３３を介してプルダウンして、対応する入力端子５、６をＬ（ロー）レベルに維持する。プルアップ／プルダウン抵抗２０、２３、３０、３３は約５０ＫΩである。
【００３４】
次に、図２の動作を説明する。Ｆ／Ｆ２５、３５は、ＣＬＫ信号２８に同期してDin入力端子の状態を保持するＤ形Ｆ／Ｆであり、図２中には２個のＦ／Ｆのみを示すが、入力端子数に対応するＦ／Ｆを使用するものとする。そこでセレクタ３６は、制御信号ＳＦＴＥ４７に基づき、自己の入力端子の入力信号又は前段のＦ／ＦのDout出力端子の信号を選択してDin入力端子に入力する。ここで、セレクタ３６はＦ／Ｆ２５〜３５で保持されているデータを最終段のＦ／Ｆ３５のDout出力端子からＳＤＯＵＴ出力９としてシリアルデータとして出力される為にＦ／Ｆ２５〜３５をシフトレジスタとして機能させる働きをする。
【００３５】
半田不良検査対象となる入力端子５、６が３本以上存在する場合には、セレクタ３６は２段目以降最終段のＦ／Ｆ３５までのDin入力端子に１対１で接続する。
【００３６】
ＡＮＤゲート３７は、ＣＬＫ信号２８をセレクタ切替制御用ＳＦＴＥ信号４７でマスクすることにより、ＳＤＯＵＴ出力９を外部から観測する際の基準（トリガ）信号となるＳＣＯＵＴ出力１０を生成する為の回路である。ＣＬＫ信号２８は、検査部３及び検査制御部４の同期をとる為のクロック信号である。
【００３７】
次に、図３を参照して、図１中の検査制御部４の詳細回路構成を説明する。この回路４は、検査制御用入力端子ＴＥＨ７、ＴＥＬ８にそれぞれ接続されたプルアップ抵抗４１、４０、ＸＯＲゲート４２、片側に反転入力のついたＯＲゲート４３、片側に反転入力のついたＡＮＤゲート４４、カウンタ４５及びＮＯＴゲート（インバータ）４６を有する。ＸＯＲゲート４２の出力は、ＡＮＤゲート４４の非反転入力端子に入力される。ＡＮＤゲート４４の出力は、クロック（ＣＬＫ）信号２８と共にカウンタ４５に入力される。カウンタ４５は、ＳＦＴＥ信号４７を出力すると共に、この出力をＡＮＤゲート４４の反転入力端子に入力する。ＯＲゲート４３は、ＴＳＴＨ信号４８を出力すると共にＮＯＴゲート４６で反転してＴＳＴＬ信号４９を出力する。
【００３８】
次に、図４に、本発明による半田不良検査方法の例、即ち図１に示すＩＣ１を用いて入力端子の半田不良を検出する方法を説明する。図４中、ＩＣ６１は、図１のＩＣ１に相当する機能を有するＩＣであり、ピン＃１〜＃３の３本の入力端子を有するものとする。ピン＃３が上述したＩＣ１の入力端子５に対応し、１段目のＦ／Ｆに接続されている。ピン＃２は、図４で追加された入力端子であり、２段目のＦ／Ｆに接続されている。ピン＃１は、上述のＩＣ１の入力端子に相当し、最終段Ｆ／Ｆに接続されている。このＩＣ６１の前段に外部回路６２を配置し、ＩＣ６１のＳＤＯＵＴ及びＳＣＯＵＴ出力端子６６、６７にロジックアナライザ６３等の測定器を接続する。
【００３９】
外部回路６２は、ＩＣ６１の各端子＃１〜＃３及びＣＬＫ端子に必要とする信号を供給する。また、ＩＣ６１のＴＥＨ及びＴＥＬ入力にもそれぞれ観測端子６４、６５を設け、更に接地（ＧＮＤ）端子６９を設ける。ＩＣ６１のＴＥＬ入力端子６５は接続ケーブル６８により接地され、観測端子６６、６７はそれぞれ接続ケーブル（又はプローグ）７０、７１によりロジックアナライザ６３に接続した状態を図４に示す。
【００４０】
次に、図１乃至図４の回路動作を説明する。先ず図１のＩＣ１において、入力端子５、６から供給される信号は、通常状態では、レシーバ１１、１２を介して信号処理部２に送られて、ＩＣ１の本来の信号処理動作を行う。回路基板等に半田付実装されて半田不良検査時には、入力端子５、６の信号状態がレシーバ１１、１２を介さず直接検査部３へ入力される。検査部３では、送られて来た検査信号にプルアップ又はプルダウンのいずれかの処理を施して、その時の状態をＳＤＯＵＴ信号９を介して外部に出力する。
【００４１】
もし、外部より入力端子５、６にＨレベルが入力されている場合には、半田不良により正常に信号が送られていなければ検査部３でプルダウン処理を施すことにより該当する信号はＬレベルとしてＳＤＯＵＴ出力９を出力する。同様に、外部から入力端子５、６にＬレベルが供給されている場合に半田不良により正常に信号を伝えられていないと、検査部３でプルアップ処理をすることにより、該当する信号は、ＨレベルとしてＳＤＯＵＴ出力９を出力する。入力端子５、６へ入力する検査信号をプルアップ状態又はプルダウン状態のいずれかで検査するかは検査制御部４により判断される。
【００４２】
次に、図２を参照して検査部３の動作を説明する。図５にスイッチングトランジスタ（以下単にスイッチという）２１、２２、３１、３２の動作状態を示す。スイッチ２１、２２、３１、３２は、ＴＳＴＨ信号４８又はＴＳＴＬ信号４９がＨレベルのとき導通状態となり、入力端子５又は６は、プルアップ抵抗２０、３０によりVccにプルアップ状態とされるか、プルダウン抵抗２１、３１により接地レベルにプルダウンされる。これにより、レシーバ１１、１２の入力端子をプルアップ又はプルダウンする。但し、プルアップ又はプルダウン抵抗２０、２３、３０、３３により、入力端子５、６が正常に半田付されている場合には、斯るプルアップ又はプルダウンが入力端子５、６への入力信号レベルに影響することはない。
【００４３】
しかし、入力端子５又は６にＬレベルが入力される場合、半田付不良があると、スイッチ２１、３１をオン（導通）とし、プルアップすると、レシーバ１１、１２にはＨレベルが入力されるので、半田不良が検出可能である。逆に、入力端子５、６にＨレベルを入力する場合に、スイッチ２２、３２をオンとしてプルダウンすると、入力端子５、６が半田不良の場合にはレシーバ１１、１２にはＬレベルが入力されるので半田不良が検出できる。
【００４４】
尚、スイッチ２１、２２、３１、３２の制御信号ＴＳＴＨ４８、ＴＳＴＬ４９は、同時にＨレベルとなることはなく、プルアップとプルダウンとが競合することがないよう、後述する検査制御部４により制御される。
【００４５】
次に、図２の検査部３で使用するＦ／Ｆ２５、３５の動作を図６に示す。レシーバ１１、１２の入力端子に入力された信号レベルは、クロック（ＣＬＫ）信号２８の立上がりでＦ／Ｆ２５、３５に保持される。これら入力端子５、６の状態は、次のＣＬＫ信号２８の立上がりまでの間Ｆ／Ｆ２５に保持される。また、Ｆ／Ｆ２５、３５に保持された状態は、Dout出力端子より出力される。図７はセレクタ３６の動作を示す。セレクタ３６は、制御信号ＳＦＴＥ４７がＬレベルのとき、レシーバ１２の出力をＦ／Ｆ３５のDin入力端子に入力する。他方、制御信号ＳＦＴＥ４７がＨレベルのとき、Ｆ／Ｆ２５のDout出力がＦ／Ｆ３５のDin入力端子に入力される。この制御信号ＳＦＴＥ４７は、後述する検査制御部４の制御により、通常動作時にはＬレベルになっている。
【００４６】
従って、最終段のＦ／Ｆ３５の状態、即ち入力端子６の検査結果がＦ／Ｆ３５のDout出力端子からＳＤＯＵＴ信号９として出力され、図４のロジックアナライザ６３等で観測可能である。ここで、前段のＦ／Ｆ２５の状態、即ち入力端子５の検査結果を外部より観測する為には、後述する検査制御部４により制御信号ＳＦＴＥ４７をＨレベルとする。そこで、ＳＦＴＥ４７がＨレベルの間、セレクタ３６の出力には、前段のＦ／Ｆ２５のDout出力状態が現れる。これにより、次のＣＬＫ信号２８の立上がりでＦ／Ｆ２５の状態はＦ／Ｆ３５に保持され、ＳＤＯＵＴ出力９として出力される。このセレクタ３６の動作により入力端子５の検査結果が外部から観測可能である。
【００４７】
また、シリアルデータであるＳＤＯＵＴ出力９のビット位置を示す為に、ＡＮＤゲート３７によりセレクタ３６の制御信号ＳＦＴＥ４７とＣＬＫ信号２８の論理積を求め、ＳＦＴＥ４７がＨレベルの間ＣＬＫ信号２８をＳＣＯＵＴ出力１０として出力する。これらＳＤＯＵＴ出力９とＳＣＯＵＴ出力１０の観測により、何段目のＦ／Ｆのデータが出力されているかが判断可能である。
【００４８】
次に、図３の検査制御部４の動作を説明する。外部よりＴＥＨ入力７及びＴＥＬ入力８に何も信号が与えられない場合、プルアップ抵抗４０、４１によりVccにプルアップされ、両信号状態をＨレベルに保つ。この状態では、ＯＲゲート４３の出力はＨレベルとなるので、ＴＳＴＨ信号４８はＨレベル、ＴＳＴＬ信号４９はＬレベルとなる。従って、入力端子５、６のスイッチ２１、３１がオン、スイッチ２２、３２がオフとなり、入力端子５、６はプルアップされる。この状態で、図１のＩＣ１は、信号処理部２を使用する本来の動作を行う。
【００４９】
次に、図３の検査制御部４のカウンタ４５の動作状態を図８に示す。外部からＴＥＨ入力７にＨレベル、ＴＥＬ入力８にＬレベルが与えられると（ＴＥＨ入力７がＬレベル、ＴＥＬ入力８がＨレベルの場合も同じ）、ＸＯＲゲート４２の出力はＨレベルとなる。このとき、通常動作時には、ＳＦＴＥ４７はＬレベルであるので、ＡＮＤゲート４４の出力はＨレベルとなる。その結果、カウンタ４５のＣＥ入力がＨレベルとなり、０であったカウント値は、ＣＬＫ信号２８の立上がりで１となる。同時に、カウンタ４５のカウント値が０出ないことを示すＮＯＴ０出力であるＳＦＴＥ４７がＨレベルとなる。カウンタ４５は、カウント値が０でないとき、ＣＥ入力の状態に無関係にＣＬＫ信号２８の立上がり毎にカウントアップを続ける。そして、予め設定された最大カウント値Ｎに到達すると、次のＣＬＫ信号２８の立上がりでカウント値を０に戻し、ＮＯＴ０出力（ＳＦＴＥ４７）の状態をLレベルにする。上述した最大カウント値Ｎには、検査対象となる入力端子数に設定しておく。従って、図２の例では、カウント値は０、１、２の３通りの状態を持つことになる。
【００５０】
図３の検査制御部４で生成された制御信号ＳＦＴＥ４７は、上述の検査部３のＳＤＯＵＴ出力９のシフトアウト動作を行う。また、ＳＣＯＵＴ出力１０に２つの基準クロックパルスと１つのＬ、即ちインターバル状態を送出する。また、検出をプルアップ状態を行うことを示す（即ちスイッチ２１、３１をオン）ＴＳＴＨ４８は、ＯＲゲート４３により生成され、検査をプルダウン状態で行うことを示す（即ちスイッチ２２、３２をオン）ＴＳＴＬ４９はＮＯＴゲート４６より得る。これから明らかな如く、ＴＳＴＨ４８とＴＳＴＬ４９とは相補状態であり、いずれか一方がＨレベルのとき他方はＬレベルである。
【００５１】
外部よりＴＥＨ入力７をＬレベル、ＴＥＬ入力８にＨレベルとすると、ＯＲゲート４３の出力、即ちＴＳＴＨ４８はＨレベル、ＮＯＴゲート４６の出力であるＴＳＴＬ４９はＬレベルとなる。この状態は、入力端子５、６をプルアップ状態で検査し、外部からこれら入力端子５、６にＬレベルが入力されている入力端子の半田不良検査をする為に行われる。
【００５２】
逆に、ＴＥＨ入力７にＨレベル、ＴＥＬ入力８にＬレベルを与えるとＯＲゲート４３の出力、即ちＴＳＴＨ４８はＬレベル、ＴＳＴＬ４９はＨレベルとなるので、プルダウン状態での半田不良検査を行う。これは、外部から入力端子５、６にＨレベルが供給されている場合の半田不良検査をする為に行われる。この動作をまとめて図９に示す。
【００５３】
次に、図４の接続図に基づき、本発明による半田不良検査装置を図１０のタイミングチャートを参照して説明する。図１０中、（ａ）はフェーズ、（ｂ）はＣＬＫ信号、（ｃ）〜（ｅ）はピン＃１〜＃３、（ｆ）はＴＥＨ、（ｇ）はＴＥＬ、（ｈ）はピン番号、（ｉ）はＳＣＯＵＴ信号、（ｊ）はＳＤＯＵＴ信号、（ｋ）はカウンタのカウント値、（ｌ）はＳＦＴＥ、（ｍ）はＴＳＴＨ及び（ｎ）はＴＳＴＬである。
【００５４】
リセット中等ある時点においてピン＃１〜＃３にそれぞれＨ、Ｌ、Ｈが供給されることが判っている。Ｈレベルが供給されるピン＃１と＃３に対してプルダウン検査を実施することを想定している。図１０（ａ）のフェーズｂ中に電源投入が生じ、検査が開始されたとする。
【００５５】
ＩＣ６１のＴＥＬ入力端子６５は、ＧＮＤ端子６９に接地することによりＬレベルが供給されている。また、ＴＥＨ入力端子６４には何も接続されていないので、ＩＣ６１内部のプルアップによりＨレベルとされている。従って、ＩＣ６１内のＴＳＴＨ信号４８がＬ、ＴＳＴＬ信号４９がＨレベルとなり、ピン＃１〜＃３の入力端子にプルダウン検査が行われる。ＩＣ６１の入力端子数は３本であるので、カウンタ４５の最大カウント値Ｎは３に設定される。ＴＥＨ入力がＨ、ＴＥＬ入力がＬになるとカウントアップが開始され、カウント値（図１０の（ｋ）参照）が１〜３の間ＳＦＴＥ（図１０の（ｌ）参照）がＨとなる。図１０中（ａ）のフェーズｃ〜ｅ、ｇ〜ｉ、ｋ〜ｍ等がそれに相当する。この例では、ＴＥＬ入力端子６５がＧＮＤ端子６９に接続されている限りカウントアップ動作が継続される。
【００５６】
ＳＤＯＵＴ出力端子６６には、フェーズＣでＣＫＫ信号２８が立上った時点でピン＃１〜＃３の状態がＳＣＯＵＴ出力端子６７のクロックパルスに同期して順次出力される。この時点でのピン＃１〜＃３には、順番にＨ、Ｌ、Ｈが供給されている。従って、ＳＤＯＵＴ出力の１つ目のパルスの時点、即ちフェーズＣでのＳＤＯＵＴ出力はＨレベルとなってピン＃１の状態を出力する。それ以降は、２つ目のパルス時点、即ちフェーズｄではＬレベルとなってピン＃２の状態を出力する。また、３つ目のパルス時点、即ちフェーズｅではＨレベルとなってピン＃３の状態を出力する。カウント値が０となった時点ではＳＣＯＵＴ出力端子６７のパルスがマスクされ、検査と検査の区切りを示す。図１０中（ｈ）のピン中にインターバルＩとして示す。フェーズｆ、ｊ、ｎ等がそれに相当する。
【００５７】
図１０の例では、ＩＣ６１のピン＃１及び＃３は、内部でプルダウンを行っているにも拘わらずＳＤＯＵＴ出力の該当部分にはＨレベルが出力されている。これは、外部から供給されているＨレベルがＩＣ６１内に正しく伝達されており、ピン＃１、＃３には半田不良がないことを意味する。
【００５８】
次に、図１１のタイミングチャートを参照して、図４の構成においてピン＃１に半田不良があった場合の動作を説明する。図１１中（ａ）〜（ｊ）は、図１０中の（ａ）〜（ｊ）と同じである。上述のとおり、ＳＤＯＵＴ出力端子６６には、フェーズｃでＣＬＫ信号２８の立上がり時点におけるピン＃１〜＃３の状態がＳＣＯＵＴ出力端子６７のクロックパルスに同期して順番に出力される。この時点でのピン＃１〜＃３には、順番にＨ、Ｌ、Ｈレベルが供給されている。従って、本来ならＳＣＯＵＴ出力の１つ目のパルスの時点で、即ちフェーズｃでＳＤＯＵＴ出力端子６６にはＨレベルが出力される筈である。しかしピン＃１が半田不良である為に外部からＨレベルがＩＣ６１内に正しく伝達されずＩＣ６１内のプルダウンの為にフェーズｃで図１１（ｊ）に示す如くＬレベルとなる。
【００５９】
そこで、ＳＤＯＵＴ出力端子６６の信号をロジックアナライザ６３等で観測することで、ＩＣ６１のピン＃１では、外部よりＨレベルが供給されているにも拘わらず内部プルダウンによりＬレベルとされていることが判明する。従って、ＩＣ６１のピン＃１には、外部信号が正しく供給されず半田不良であることが判断できる。
【００６０】
尚、上述の例にあってはＴＥＬ端子６５をＧＮＤ端子６９に接続してプルダウン検査を行ったが、ＴＥＨ端子６４を接続ケーブル６８によりＧＮＤ端子６９に接続して、プルアップ検査を行ってもよい。この場合には、外部よりＬレベルが供給されているピン＃２に対して半田不良が検査できる。更にまた、上述した例にあっては、検査制御回路４のＴＥＨ端子７及びＴＥＬ端子８にはプルアップ抵抗４１、４０を介してＶｃｃに常時プルアップされているが、ＯＲゲート４３及びＮＯＴゲート４６に適切な変更を加えることにより、内部プルダウン又は内部抵抗処理なしとすることも可能であること当業者には自明であろう。
【００６１】
次に図１２乃至図１４を参照して、本発明による半田不良検査方法の第２実施形態例を説明する。図１２は、この半田不良検査方法を実施する為の接続図を示す。図４の場合と同様に、ＩＣ８１、外部回路８２及びロジックアナライザ（測定器）８３を使用する。ＩＣ８１はピン＃１〜＃３、ＴＥＨ端子８４、ＴＥＬ端子８５、ＣＬＫ端子、ＳＤＯＵＴ端子８６及びＳＣＯＵＴ端子８７を有する。この例では、入力端子に供給される信号がＨ又はＬに一定していない場合の検査方法である。この場合には、ＩＣ８１のピン＃１及び＃２を接続ケーブル８８、８９によりそれぞれＴＥＨ端子８４、ＴＥＬ端子８５に接続している。また、ロジックアナライザ８３には、接続ケーブル（又はプローブ）９０〜９４を使用してそれぞれＩＣ８１のピン＃１〜＃３、ＳＤＯＵＴ端子８６及びＳＣＯＵＴ端子８７に接続されている。
【００６２】
図１３は、図１２の動作を説明するタイミングチャートであり、図１３の（ａ）〜（ｎ）は、上述した図１０の（ａ）〜（ｎ）と対応する。この例では、ＩＣ８１のピン＃１〜＃３に供給される信号がＨ又はＬに一定しない為に検査をプルアップ検査又はプルダウン検査のいずれかに固定した場合には、有効な検査結果が得られない可能性がある。即ち、プルアップ検査では、被検査入力端子にＨが供給されている時点のデータしか得られず、プルダウン検査に変更した途端に被検査入力端子にＬレベルが供給されている時点のデータしか得られないという場合である。何度か繰り返すうちに有効なデータが得られる可能性はあるが、この構成によると確実に有効なデータを得ることが可能である。
【００６３】
図１２の構成によると、ＩＣ８１のピン＃１及び＃２の状態をそれぞれＴＥＨ入力端子８４及びＴＥＬ入力端子８５を介して検査部３に供給することにより、検査タイミング、即ちＳＦＴＥ信号を生成している。ピン＃１及び＃２の状態が異なるレベルになったとき、ＳＦＴＥ信号がＨレベルとなりＳＤＯＵＴ出力端子８６から検査データが出力される。図１３中（ａ）のフェーズｃ〜ｅ、ｇ〜ｈ、ｍ〜ｏがそれに該当する。また、ＴＥＨ入力端子８４の状態（図１３（ｆ）参照）がＬレベルのときはプルアップ検査が行われ、Ｈレベルのときはプルダウン検査が行われる。従って、ＴＥＨ入力端子８４に接続した入力端子（図１２の場合ピン＃１）に対する有効な検査結果を確実に得ることができる。図１３では、フェーズｃ及びｇでＴＳＴＨ信号（図１３の（ｍ）参照）がＨレベルになっており、プルアップ検査が実施されている。フェーズｍではＴＳＴＨ信号がＬレベルになっており、プルダウン検査が行われる。図１３のＳＤＯＵＴ出力（ｊ）には、ＩＣ８１のピン＃１〜＃３が正常に接続されている場合の波形が示される。
【００６４】
次に、図１４は、図１２の接続構成において、ＩＣ８１のピン＃１に半田不良がある場合のタイミングチャートを示す。図１４中（ａ）〜（ｊ）は、図１１中の（ａ）〜（ｊ）に対応する。ＳＤＯＵＴ出力（ｊ）をみると、フェーズｃ、ｇで本来外部より供給されたＬレベルが出力されるべきところ、内部プルアップのＨが出力されている。また、フェーズｍでは、本来外部から供給されたＨレベルが出力されるべきところ、内部プルダウンのＬが出力されている。この観測結果に基づき、ＩＣ８１のピン＃１が半田不良であることが判断できる。また、この半田不良検査方法によると、２つのピン（＃１、＃２）の状態が異なった時点を検査タイミングとしているので、隣接ピン同士の入力端子を用いれば、半田不良が隣接ピン間の半田ブリッジを生じている場合も判断できる。
【００６５】
以上、本発明による半田不良検査方法の好適実施形態例を詳述した。しかし、本発明は斯かる特定例のみに限定されるべきではなく、種々の変形変更が可能であることが当業者には容易に理解できよう。
【００６６】
【発明の効果】
上述の説明から理解される如く、本発明の半田不良検査装置によると以下の如き種々の顕著な効果が得られる。
【００６７】
先ず、テストデータに本来外部より供給される信号を用いるという基本構成に基づき、被検査端子に他のデバイスの出力端子が接続されていても自らのテストデータ出力信号と競合を生じることなく、他のデバイスを搭載した後でも、また他のデバイスを電気的な切離すことなく検査が可能である。
【００６８】
また、出力端子には従来の検査装置を適用し、本発明による検査装置を入力端子専用とし、検査の結果不良が見つかった場合、半田不良が入力側か出力側か又は両方かの判別が可能な半田不良検査装置が得られる。
【００６９】
更に、本発明の半田不良検査装置によると、ＩＣ内部で入力端子をプルアップ又はプルダウン処理し、外部で導通しているピン同士に対しても不良箇所が検査可能である。
【００７０】
更にまた、被検査端子に接続されている他のデバイスを破滅することがない。
【００７１】
また、２個の端子に供給される信号レベルが異なった時点を検査開始のトリガとし、同時に複数の端子をテストしても端子同士の短絡が検出可能である。
【図面の簡単な説明】
【図１】 本発明による半田不良検査装置を適用するＩＣのブロック図である。
【図２】 図１中の検査部の詳細構成図である。
【図３】 図１中の検査制御部の詳細構成図である。
【図４】 図１のＩＣを用いる本発明による半田不良検査装置の第１実施形態例の構成図である。
【図５】 スイッチングトランジスタの動作状態を示す図である。
【図６】 図２における検査部で使用するフリップフロップの動作を表す図である。
【図７】 図２におけるセレクタの動作を表す図である。
【図８】 図３における検査制御部のカウンタの動作状態を示す図である。
【図９】 検査制御部の動作を示す図である。
【図１０】 図４における正常半田付時の動作タイミングチャートである。
【図１１】 図４における半田不良時の動作タイミングチャートである。
【図１２】 本発明による半田不良検査装置の第２実施形態例の構成図である。
【図１３】 図１２における正常半田付時の動作タイミングチャートである。
【図１４】 図１２における半田不良時の動作タイミングチャートである。
【符号の説明】
１、６１、８１ 集積回路（ＩＣ）
２ 信号処理部
３ 検査部
４ 検査制御部
５、６ 入力端子
７、８ 制御端子
９ 出力端子
２０、２１、２２、２３、３０、３１、３２、
３３ プルアップ／プルダウン手段
２５、３５ フリップフロップ（Ｆ／Ｆ）
３６ セレクタ
６３、８３ 測定器（ロジックアナライザ）
Claims (3)
- 複数の入力端子及び信号処理部を有する集積回路が回路基板等に正しく半田付けされているか検査する半田不良検査装置において、
前記集積回路は、前記入力端子からの前記信号処理回路に入力される本来外部より供給される複数の入力信号を受け、前記半田不良を検出する検査部と、該検査部の検査モード選択やタイミング制御を行う検査制御信号を出力する検査制御部とを有し、
前記検査部は、検査制御信号により検査モードが選択されると、前記複数の各入力信号と、前記複数の各入力信号に対してプルアップ又はプルダウン処理を施して得られる信号レベルとに基づいて半田不良を検出することを特徴とする半田不良検査装置。 - 前記検査部は、前記入力端子毎の検査結果を保持するフリップフロップを備え、前記検査制御部からの制御信号により１つの出力端子から順次検査結果を出力することを特徴とする請求項１に記載の半田不良検査装置。
- 前記検査制御部の制御信号は、制御端子を介して前記検査モードを外部より変更可能にすることを特徴とする請求項１に記載の半田不良検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17933899A JP3645748B2 (ja) | 1999-06-25 | 1999-06-25 | 半田不良検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17933899A JP3645748B2 (ja) | 1999-06-25 | 1999-06-25 | 半田不良検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001004706A JP2001004706A (ja) | 2001-01-12 |
| JP3645748B2 true JP3645748B2 (ja) | 2005-05-11 |
Family
ID=16064103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17933899A Expired - Fee Related JP3645748B2 (ja) | 1999-06-25 | 1999-06-25 | 半田不良検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3645748B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5662092B2 (ja) * | 2009-10-27 | 2015-01-28 | 株式会社ソニー・コンピュータエンタテインメント | 電子部品及び検査システム |
| JP6387822B2 (ja) * | 2014-12-22 | 2018-09-12 | 株式会社デンソー | 電子制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07159493A (ja) * | 1993-12-09 | 1995-06-23 | Kawasaki Steel Corp | 半導体デバイスの検査方法 |
| JPH0823074A (ja) * | 1994-07-05 | 1996-01-23 | Mitsubishi Denki Semiconductor Software Kk | 半導体集積装置 |
| JPH112658A (ja) * | 1997-06-13 | 1999-01-06 | Sharp Corp | 半導体集積回路装置 |
| JP3237584B2 (ja) * | 1997-08-15 | 2001-12-10 | 日本電気株式会社 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
-
1999
- 1999-06-25 JP JP17933899A patent/JP3645748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001004706A (ja) | 2001-01-12 |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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