JPH0926463A - テスト回路を内蔵した集積回路 - Google Patents
テスト回路を内蔵した集積回路Info
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- JPH0926463A JPH0926463A JP8086159A JP8615996A JPH0926463A JP H0926463 A JPH0926463 A JP H0926463A JP 8086159 A JP8086159 A JP 8086159A JP 8615996 A JP8615996 A JP 8615996A JP H0926463 A JPH0926463 A JP H0926463A
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Abstract
(57)【要約】
【課題】 集積回路に内蔵されたテスト回路のみで、該
集積回路が印刷回路基板上でどのような素子に接続され
るかに関わりなく、該集積回路の信号端子のオープン不
良を検知できるようにする。 【解決手段】 集積回路１０の中に、テストモードにお
いて各々対応する信号端子を介して印刷回路基板上の対
応する配線が持つ浮遊容量Ｃへ充電電流を供給するため
の複数のトライステートバッファ２２ａ，２２ｂ，２２
ｃと、各々対応するトライステートバッファの入力遷移
時刻とその出力遷移時刻との時間間隔を表わすパルス幅
を有する論理信号を供給するための複数のイクスクルー
シブＯＲゲート２３ａ，２３ｂ，２３ｃとを備えたテス
ト回路を設ける。信号端子が印刷回路基板上の配線に正
常に電気接続されているときと、電気接続されていない
ときとの容量差を、論理信号のパルス幅の差に変換し
て、信号端子のオープン不良の半田付け欠陥を検知す
る。
集積回路が印刷回路基板上でどのような素子に接続され
るかに関わりなく、該集積回路の信号端子のオープン不
良を検知できるようにする。 【解決手段】 集積回路１０の中に、テストモードにお
いて各々対応する信号端子を介して印刷回路基板上の対
応する配線が持つ浮遊容量Ｃへ充電電流を供給するため
の複数のトライステートバッファ２２ａ，２２ｂ，２２
ｃと、各々対応するトライステートバッファの入力遷移
時刻とその出力遷移時刻との時間間隔を表わすパルス幅
を有する論理信号を供給するための複数のイクスクルー
シブＯＲゲート２３ａ，２３ｂ，２３ｃとを備えたテス
ト回路を設ける。信号端子が印刷回路基板上の配線に正
常に電気接続されているときと、電気接続されていない
ときとの容量差を、論理信号のパルス幅の差に変換し
て、信号端子のオープン不良の半田付け欠陥を検知す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、印刷回路基板（Ｐ
Ｃボード）上に実装される集積回路に関し、特に信号端
子のオープン不良を検知するためのテスト回路を内蔵し
た集積回路に関するものである。
Ｃボード）上に実装される集積回路に関し、特に信号端
子のオープン不良を検知するためのテスト回路を内蔵し
た集積回路に関するものである。
【０００２】
【従来の技術】リード挿入型の複数の集積回路が実装さ
れるＰＣボードは、個々の集積回路の複数のリード（外
部端子）にそれぞれ対応した複数のスルーホールと、個
々のスルーホールに電気接続されるようにパターン形成
された複数の印刷配線とを有するものである。個々の集
積回路のリードが対応スルーホールに挿入され、かつ全
ての挿入箇所に半田付けが施されることにより、個々の
リードと印刷配線との電気接続が達成される。ところ
が、ＰＣボード上にオープン不良、ショート不良などの
半田付け欠陥が生じることがある。オープン不良は、半
田供給不足などから生じる欠陥であって、意に反してリ
ードと印刷配線との間が電気的にオープン状態となるも
のである。ショート不良は、半田の過剰供給などから生
じる欠陥であって、意に反して複数の印刷配線が互いに
電気的にショートされるものである。このような半田付
け欠陥は、表面実装技術などの他のパッケージング技術
を採用した集積回路をＰＣボード上に実装する際にも生
じ得る。
れるＰＣボードは、個々の集積回路の複数のリード（外
部端子）にそれぞれ対応した複数のスルーホールと、個
々のスルーホールに電気接続されるようにパターン形成
された複数の印刷配線とを有するものである。個々の集
積回路のリードが対応スルーホールに挿入され、かつ全
ての挿入箇所に半田付けが施されることにより、個々の
リードと印刷配線との電気接続が達成される。ところ
が、ＰＣボード上にオープン不良、ショート不良などの
半田付け欠陥が生じることがある。オープン不良は、半
田供給不足などから生じる欠陥であって、意に反してリ
ードと印刷配線との間が電気的にオープン状態となるも
のである。ショート不良は、半田の過剰供給などから生
じる欠陥であって、意に反して複数の印刷配線が互いに
電気的にショートされるものである。このような半田付
け欠陥は、表面実装技術などの他のパッケージング技術
を採用した集積回路をＰＣボード上に実装する際にも生
じ得る。
【０００３】従来、ＰＣボード上の集積回路の半田付け
欠陥を検出するために、イン・サーキット・テスタが用
いられてきた。この場合、イン・サーキット・テスタの
複数のプローブピンがテスト対象集積回路の周囲の配線
にそれぞれ接触させられる。そして、一部のプローブピ
ンから集積回路の入力端子にテストデータ信号が供給さ
れ、該集積回路の出力端子から得られる信号が他のプロ
ーブピンからテスト結果信号としてイン・サーキット・
テスタに取り込まれ、該取り込まれた信号が期待値と比
較される。この比較の結果から、半田付け欠陥の有無が
判定される。ところが、１枚のＰＣボード上に多数の集
積回路が高密度実装される状況や、ＰＣボードが多層化
された配線を有する状況では、物理的にプローブピンを
配線に接触させ得ないことがあるので、イン・サーキッ
ト・テスタの利用が不可能になりつつある。
欠陥を検出するために、イン・サーキット・テスタが用
いられてきた。この場合、イン・サーキット・テスタの
複数のプローブピンがテスト対象集積回路の周囲の配線
にそれぞれ接触させられる。そして、一部のプローブピ
ンから集積回路の入力端子にテストデータ信号が供給さ
れ、該集積回路の出力端子から得られる信号が他のプロ
ーブピンからテスト結果信号としてイン・サーキット・
テスタに取り込まれ、該取り込まれた信号が期待値と比
較される。この比較の結果から、半田付け欠陥の有無が
判定される。ところが、１枚のＰＣボード上に多数の集
積回路が高密度実装される状況や、ＰＣボードが多層化
された配線を有する状況では、物理的にプローブピンを
配線に接触させ得ないことがあるので、イン・サーキッ
ト・テスタの利用が不可能になりつつある。
【０００４】そこで、米国特許第５，０８４，８７４号
などに開示されているバウンダリ・スキャン・テスト
（ＢＳＴ）の技術を半田付け欠陥の検出に利用すること
が考えられる。ＢＳＴ技術によれば、ＰＣボード上で複
数の印刷配線を介して互いに接続された２個の集積回路
の各々の中に複数のバウンダリ・スキャン・セル（ＢＳ
Ｃ）からなるテスト回路が設けられる。そして、一方の
集積回路に内蔵されたテスト回路は、該集積回路の対応
出力端子を介して、それぞれ印刷配線上にテストデータ
信号を供給する。個々の印刷配線上の信号は、他方の集
積回路の対応入力端子を介して、該集積回路に内蔵され
たテスト回路にテスト結果信号として取り込まれる。全
てのＢＳＣは、あるモードにおいて互いにシリアルに接
続される。したがって、テストデータ信号の付与と、テ
スト結果信号の観測とがスキャン動作により達成され、
テストデータ信号とテスト結果信号との比較により半田
付け欠陥の有無が判定される。
などに開示されているバウンダリ・スキャン・テスト
（ＢＳＴ）の技術を半田付け欠陥の検出に利用すること
が考えられる。ＢＳＴ技術によれば、ＰＣボード上で複
数の印刷配線を介して互いに接続された２個の集積回路
の各々の中に複数のバウンダリ・スキャン・セル（ＢＳ
Ｃ）からなるテスト回路が設けられる。そして、一方の
集積回路に内蔵されたテスト回路は、該集積回路の対応
出力端子を介して、それぞれ印刷配線上にテストデータ
信号を供給する。個々の印刷配線上の信号は、他方の集
積回路の対応入力端子を介して、該集積回路に内蔵され
たテスト回路にテスト結果信号として取り込まれる。全
てのＢＳＣは、あるモードにおいて互いにシリアルに接
続される。したがって、テストデータ信号の付与と、テ
スト結果信号の観測とがスキャン動作により達成され、
テストデータ信号とテスト結果信号との比較により半田
付け欠陥の有無が判定される。
【０００５】
【発明が解決しようとする課題】上記従来のＢＳＴ技術
を利用した半田付け欠陥の検出は、ＰＣボード上で互い
に接続された２個の集積回路の各々が複数のＢＳＣから
なるテスト回路を内蔵していることを前提としたもので
あった。したがって、一方の集積回路がテスト回路を内
蔵していない場合には、他方の集積回路がテスト回路を
内蔵していても、半田付け欠陥の検出を達成し得ないと
いう問題があった。また、ある集積回路の信号端子にト
ランジスタ、ダイオードなどのディスクリートな能動素
子、あるいはトランス、コンデンサなどの受動素子が接
続されている場合には、これらの素子はテスト回路を内
蔵し得ないので、集積回路がテスト回路を内蔵していて
も、該集積回路の信号端子の半田付け欠陥を検出するこ
とはできない。したがって、従来はＰＣボード全体にお
ける半田付け欠陥の高い検出率を望めなかった。
を利用した半田付け欠陥の検出は、ＰＣボード上で互い
に接続された２個の集積回路の各々が複数のＢＳＣから
なるテスト回路を内蔵していることを前提としたもので
あった。したがって、一方の集積回路がテスト回路を内
蔵していない場合には、他方の集積回路がテスト回路を
内蔵していても、半田付け欠陥の検出を達成し得ないと
いう問題があった。また、ある集積回路の信号端子にト
ランジスタ、ダイオードなどのディスクリートな能動素
子、あるいはトランス、コンデンサなどの受動素子が接
続されている場合には、これらの素子はテスト回路を内
蔵し得ないので、集積回路がテスト回路を内蔵していて
も、該集積回路の信号端子の半田付け欠陥を検出するこ
とはできない。したがって、従来はＰＣボード全体にお
ける半田付け欠陥の高い検出率を望めなかった。
【０００６】本発明の目的は、集積回路に内蔵されたテ
スト回路のみで、該集積回路がＰＣボード上でどのよう
な素子に接続されるかに関わりなく、該集積回路の信号
端子のオープン不良を検知できるようにすることにあ
る。
スト回路のみで、該集積回路がＰＣボード上でどのよう
な素子に接続されるかに関わりなく、該集積回路の信号
端子のオープン不良を検知できるようにすることにあ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ＰＣボード上において集積回路の信号端
子が印刷配線に正常に電気接続されているときと、電気
接続されていないときとの負荷容量の差から、該信号端
子のオープン不良を検知することとしたものである。
め、本発明は、ＰＣボード上において集積回路の信号端
子が印刷配線に正常に電気接続されているときと、電気
接続されていないときとの負荷容量の差から、該信号端
子のオープン不良を検知することとしたものである。
【０００８】配線の電気特性を表わす量として、抵抗、
インダクタンス及び浮遊容量が挙げられる。このうち、
測定の容易さから浮遊容量を選択するのがよい。配線が
持つ浮遊容量Ｃへの充電を行なう場合の充電電流Ｉ
（ｔ）と充電電圧Ｖ（ｔ）との関係は、 Ｉ（ｔ）＝Ｃ×ｄＶ（ｔ）／ｄｔ で表現される。ここに、ｔは時間である。したがって、
浮遊容量の差は、充電時間の差、充電電流の差、あるい
は充電電圧の差として検出することが可能である。この
うち、測定の簡便さから充電時間の差を選択するのがよ
い。すなわち、浮遊容量の充電に要する時間の差から、
信号端子のオープン不良を検知することとする。
インダクタンス及び浮遊容量が挙げられる。このうち、
測定の容易さから浮遊容量を選択するのがよい。配線が
持つ浮遊容量Ｃへの充電を行なう場合の充電電流Ｉ
（ｔ）と充電電圧Ｖ（ｔ）との関係は、 Ｉ（ｔ）＝Ｃ×ｄＶ（ｔ）／ｄｔ で表現される。ここに、ｔは時間である。したがって、
浮遊容量の差は、充電時間の差、充電電流の差、あるい
は充電電圧の差として検出することが可能である。この
うち、測定の簡便さから充電時間の差を選択するのがよ
い。すなわち、浮遊容量の充電に要する時間の差から、
信号端子のオープン不良を検知することとする。
【０００９】具体的には、集積回路の中に、テストモー
ドにおいて各々対応する信号端子を介してＰＣボード上
の対応する配線が持つ浮遊容量へ充電電流を供給するた
めの複数のトライステートバッファを設ける。該複数の
トライステートバッファの各々における信号遅延時間は
浮遊容量の差を反映するので、各々対応するトライステ
ートバッファの入力遷移時刻とその出力遷移時刻との時
間間隔を表わすパルス幅を有する論理信号を供給するた
めの複数のイクスクルーシブＯＲゲートを、集積回路の
中に更に設ける。
ドにおいて各々対応する信号端子を介してＰＣボード上
の対応する配線が持つ浮遊容量へ充電電流を供給するた
めの複数のトライステートバッファを設ける。該複数の
トライステートバッファの各々における信号遅延時間は
浮遊容量の差を反映するので、各々対応するトライステ
ートバッファの入力遷移時刻とその出力遷移時刻との時
間間隔を表わすパルス幅を有する論理信号を供給するた
めの複数のイクスクルーシブＯＲゲートを、集積回路の
中に更に設ける。
【００１０】
【発明の実施の形態】以下、本発明に係るテスト回路を
内蔵した集積回路の具体例について、図面を参照しなが
ら説明する。
内蔵した集積回路の具体例について、図面を参照しなが
ら説明する。
【００１１】図１は、本発明に係る集積回路の構成例を
示している。図１の集積回路１０は、第１及び第２の入
力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴと、５
個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，
ＴＣＫ２とを備えている。この集積回路１０がＰＣボー
ド上に実装されるとき、３個の信号端子ＩＮ１，ＩＮ
２，ＯＵＴは各々ＰＣボード上の対応する配線に半田付
けによって電気接続される。図１中のＣは、各配線が持
つ浮遊容量を示している。１１は、集積回路１０の本来
の機能を実現するように３個の端子ＩＮ１，ＩＮ２，Ｏ
ＵＴに内部接続された内部論理（アプリケーション・ロ
ジック）である。内部論理１１と出力端子ＯＵＴとの間
には、テスト制御信号ＴＣＴＬがテストモードを指定す
る場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力
を保持し、かつテスト制御信号ＴＣＴＬが非テストモー
ドを指定する場合（ＴＣＴＬ＝０）には内部論理１１か
ら出力端子ＯＵＴへ信号を伝達するためのトライステー
トバッファ１２が介在している。なお、図１の例では説
明の便宜を考慮して信号端子の数を３としているが、こ
の数に限定されるものではない。
示している。図１の集積回路１０は、第１及び第２の入
力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴと、５
個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，
ＴＣＫ２とを備えている。この集積回路１０がＰＣボー
ド上に実装されるとき、３個の信号端子ＩＮ１，ＩＮ
２，ＯＵＴは各々ＰＣボード上の対応する配線に半田付
けによって電気接続される。図１中のＣは、各配線が持
つ浮遊容量を示している。１１は、集積回路１０の本来
の機能を実現するように３個の端子ＩＮ１，ＩＮ２，Ｏ
ＵＴに内部接続された内部論理（アプリケーション・ロ
ジック）である。内部論理１１と出力端子ＯＵＴとの間
には、テスト制御信号ＴＣＴＬがテストモードを指定す
る場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力
を保持し、かつテスト制御信号ＴＣＴＬが非テストモー
ドを指定する場合（ＴＣＴＬ＝０）には内部論理１１か
ら出力端子ＯＵＴへ信号を伝達するためのトライステー
トバッファ１２が介在している。なお、図１の例では説
明の便宜を考慮して信号端子の数を３としているが、こ
の数に限定されるものではない。
【００１２】図１の集積回路１０に内蔵されたテスト回
路は、第１及び第２のＤフリップフロップ２１，２６
と、第１、第２及び第３のトライステートバッファ２２
ａ，２２ｂ，２２ｃと、第１、第２及び第３のイクスク
ルーシブＯＲゲート２３ａ，２３ｂ，２３ｃと、１個の
ＡＮＤゲート２４と、１個のセレクタ２５とを備えてい
る。
路は、第１及び第２のＤフリップフロップ２１，２６
と、第１、第２及び第３のトライステートバッファ２２
ａ，２２ｂ，２２ｃと、第１、第２及び第３のイクスク
ルーシブＯＲゲート２３ａ，２３ｂ，２３ｃと、１個の
ＡＮＤゲート２４と、１個のセレクタ２５とを備えてい
る。
【００１３】第１のＤフリップフロップ２１は、テスト
データ信号ＴＤＩを第１のテストクロック信号ＴＣＫ１
の立ち上がり遷移に同期してラッチし、かつ該ラッチし
た信号を３個のトライステートバッファ２２ａ，２２
ｂ，２２ｃへ分配するための入力フリップフロップであ
る。３個のトライステートバッファ２２ａ，２２ｂ，２
２ｃの共通の入力信号をＤＩとする。
データ信号ＴＤＩを第１のテストクロック信号ＴＣＫ１
の立ち上がり遷移に同期してラッチし、かつ該ラッチし
た信号を３個のトライステートバッファ２２ａ，２２
ｂ，２２ｃへ分配するための入力フリップフロップであ
る。３個のトライステートバッファ２２ａ，２２ｂ，２
２ｃの共通の入力信号をＤＩとする。
【００１４】第１のトライステートバッファ２２ａは第
１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステ
ートバッファ２２ｂは第２の入力端子ＩＮ２へ信号ＤＯ
ｂを、第３のトライステートバッファ２２ｃは出力端子
ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テ
スト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には、第１のトライステートバッファ
２２ａは第１の入力端子ＩＮ１を介して、第２のトライ
ステートバッファ２２ｂは第２の入力端子ＩＮ２を介し
て、第３のトライステートバッファ２２ｃは出力端子Ｏ
ＵＴを介してそれぞれＰＣボード上の対応する配線が持
つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御
信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴ
Ｌ＝０）には、３個のトライステートバッファ２２ａ，
２２ｂ，２２ｃがいずれもハイ・インピーダンス出力を
保持する。第１のイクスクルーシブＯＲゲート２３ａ
は、第１のトライステートバッファ２２ａの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第１のトライステートバッ
ファ２２ａの出力信号ＤＯａの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲａを
供給する。第２のイクスクルーシブＯＲゲート２３ｂ
は、第２のトライステートバッファ２２ｂの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第２のトライステートバッ
ファ２２ｂの出力信号ＤＯｂの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂを
供給する。第３のイクスクルーシブＯＲゲート２３ｃ
は、第３のトライステートバッファ２２ｃの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第３のトライステートバッ
ファ２２ｃの出力信号ＤＯｃの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃを
供給する。
１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステ
ートバッファ２２ｂは第２の入力端子ＩＮ２へ信号ＤＯ
ｂを、第３のトライステートバッファ２２ｃは出力端子
ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テ
スト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には、第１のトライステートバッファ
２２ａは第１の入力端子ＩＮ１を介して、第２のトライ
ステートバッファ２２ｂは第２の入力端子ＩＮ２を介し
て、第３のトライステートバッファ２２ｃは出力端子Ｏ
ＵＴを介してそれぞれＰＣボード上の対応する配線が持
つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御
信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴ
Ｌ＝０）には、３個のトライステートバッファ２２ａ，
２２ｂ，２２ｃがいずれもハイ・インピーダンス出力を
保持する。第１のイクスクルーシブＯＲゲート２３ａ
は、第１のトライステートバッファ２２ａの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第１のトライステートバッ
ファ２２ａの出力信号ＤＯａの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲａを
供給する。第２のイクスクルーシブＯＲゲート２３ｂ
は、第２のトライステートバッファ２２ｂの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第２のトライステートバッ
ファ２２ｂの出力信号ＤＯｂの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂを
供給する。第３のイクスクルーシブＯＲゲート２３ｃ
は、第３のトライステートバッファ２２ｃの入力信号Ｄ
Ｉの立ち上がり遷移時刻と、第３のトライステートバッ
ファ２２ｃの出力信号ＤＯｃの立ち上がり遷移時刻との
時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃを
供給する。
【００１５】ＡＮＤゲート２４は、３つの論理信号ＸＯ
Ｒａ，ＸＯＲｂ，ＸＯＲｃの論理積信号ＡＮＤを供給す
るものである。セレクタ２５は、テスト制御信号ＴＣＴ
Ｌがテストモードを指定する場合（ＴＣＴＬ＝１）には
論理積信号ＡＮＤを、テスト制御信号ＴＣＴＬが非テス
トモードを指定する場合（ＴＣＴＬ＝０）には第１のＤ
フリップフロップ２１の出力信号をそれぞれ第２のＤフ
リップフロップ２６へデータ信号として供給するもので
ある。第２のＤフリップフロップ２６は、セレクタ２５
から供給されたデータ信号を第２のテストクロック信号
ＴＣＫ２の立ち上がり遷移に同期してラッチし、かつ該
ラッチした信号をテスト結果信号ＴＤＯとして出力する
ための出力フリップフロップである。
Ｒａ，ＸＯＲｂ，ＸＯＲｃの論理積信号ＡＮＤを供給す
るものである。セレクタ２５は、テスト制御信号ＴＣＴ
Ｌがテストモードを指定する場合（ＴＣＴＬ＝１）には
論理積信号ＡＮＤを、テスト制御信号ＴＣＴＬが非テス
トモードを指定する場合（ＴＣＴＬ＝０）には第１のＤ
フリップフロップ２１の出力信号をそれぞれ第２のＤフ
リップフロップ２６へデータ信号として供給するもので
ある。第２のＤフリップフロップ２６は、セレクタ２５
から供給されたデータ信号を第２のテストクロック信号
ＴＣＫ２の立ち上がり遷移に同期してラッチし、かつ該
ラッチした信号をテスト結果信号ＴＤＯとして出力する
ための出力フリップフロップである。
【００１６】図２は、上記集積回路１０のテスト動作
（ＴＣＴＬ＝１）を示している。ここで、２個の入力端
子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子Ｏ
ＵＴはオープン不良の半田付け欠陥を有するものとす
る。テストデータ入力信号ＴＤＩの論理値を１に設定し
た上で、時刻Ｔ１において第１のテストクロック信号Ｔ
ＣＫ１を立ち上げると、第１のＤフリップフロップ２１
の出力信号が論理値０から論理値１へ遷移する。つま
り、３個のトライステートバッファ２２ａ，２２ｂ，２
２ｃの共通の入力信号ＤＩが立ち上がり遷移する。２個
の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有しないの
で、第１及び第２のトライステートバッファ２２ａ，２
２ｂは各々浮遊容量Ｃへ微小な充電電流を供給する。第
１のトライステートバッファ２２ａにおける信号遅延時
間は、バッファ固有のゲート遅延時間Ｔｇと、配線が持
つ浮遊容量Ｃに依存した配線遅延時間Ｔｗとの和とな
る。第２のトライステートバッファ２２ｂにおいても同
様である。一方、出力端子ＯＵＴはオープン不良の半田
付け欠陥を有するので、第３のトライステートバッファ
２２ｃは浮遊容量Ｃへの充電電流の供給を行なわない。
したがって、第３のトライステートバッファ２２ｃにお
ける信号遅延時間は、バッファ固有のゲート遅延時間Ｔ
ｇと一致する。つまり、図２に示すように、第３のトラ
イステートバッファ２２ｃの出力信号ＤＯｃが時刻Ｔ２
において立ち上がり遷移した後に、第１及び第２のトラ
イステートバッファ２２ａ，２２ｂの出力信号ＤＯａ，
ＤＯｂが時刻Ｔ３において立ち上がり遷移することとな
る。この結果、第１及び第２のイクスクルーシブＯＲゲ
ート２３ａ，２３ｂから供給される論理信号ＸＯＲａ，
ＸＯＲｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスク
ルーシブＯＲゲート２３ｃから供給される論理信号ＸＯ
Ｒｃはパルス幅Ｔｇを有する。つまり、ＡＮＤゲート２
４から供給される論理積信号ＡＮＤは、パルス幅Ｔｇを
有する。
（ＴＣＴＬ＝１）を示している。ここで、２個の入力端
子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子Ｏ
ＵＴはオープン不良の半田付け欠陥を有するものとす
る。テストデータ入力信号ＴＤＩの論理値を１に設定し
た上で、時刻Ｔ１において第１のテストクロック信号Ｔ
ＣＫ１を立ち上げると、第１のＤフリップフロップ２１
の出力信号が論理値０から論理値１へ遷移する。つま
り、３個のトライステートバッファ２２ａ，２２ｂ，２
２ｃの共通の入力信号ＤＩが立ち上がり遷移する。２個
の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有しないの
で、第１及び第２のトライステートバッファ２２ａ，２
２ｂは各々浮遊容量Ｃへ微小な充電電流を供給する。第
１のトライステートバッファ２２ａにおける信号遅延時
間は、バッファ固有のゲート遅延時間Ｔｇと、配線が持
つ浮遊容量Ｃに依存した配線遅延時間Ｔｗとの和とな
る。第２のトライステートバッファ２２ｂにおいても同
様である。一方、出力端子ＯＵＴはオープン不良の半田
付け欠陥を有するので、第３のトライステートバッファ
２２ｃは浮遊容量Ｃへの充電電流の供給を行なわない。
したがって、第３のトライステートバッファ２２ｃにお
ける信号遅延時間は、バッファ固有のゲート遅延時間Ｔ
ｇと一致する。つまり、図２に示すように、第３のトラ
イステートバッファ２２ｃの出力信号ＤＯｃが時刻Ｔ２
において立ち上がり遷移した後に、第１及び第２のトラ
イステートバッファ２２ａ，２２ｂの出力信号ＤＯａ，
ＤＯｂが時刻Ｔ３において立ち上がり遷移することとな
る。この結果、第１及び第２のイクスクルーシブＯＲゲ
ート２３ａ，２３ｂから供給される論理信号ＸＯＲａ，
ＸＯＲｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスク
ルーシブＯＲゲート２３ｃから供給される論理信号ＸＯ
Ｒｃはパルス幅Ｔｇを有する。つまり、ＡＮＤゲート２
４から供給される論理積信号ＡＮＤは、パルス幅Ｔｇを
有する。
【００１７】配線遅延時間Ｔｗは、 Ｔｗ＝Ｃ×Ｔｃ で表わされる。ここに、Ｔｃは単位容量当たりの遅延時
間であり、例えば１０ｎｓ／ｐＦに設定される。この場
合には、浮遊容量Ｃが１ｐＦであっても、信号ＤＯｃの
立ち上がり遷移時刻Ｔ２と、信号ＤＯａ，ＤＯｂの立ち
上がり遷移時刻Ｔ３との間に、１０ｎｓもの時間差がで
きる。そして、時刻Ｔ２と時刻Ｔ３との間の時刻Ｔｍに
おいて、第２のテストクロック信号ＴＣＫ２が立ち上げ
られる。時刻Ｔｍでは論理積信号ＡＮＤの論理値が既に
０になっているので、第２のＤフリップフロップ２６が
論理値０をラッチする結果、テスト結果信号ＴＤＯが
「オープン不良あり」を示す論理値０となる。このテス
ト結果信号ＴＤＯは、時刻Ｔ４において観測される。２
個の入力端子ＩＮ１，ＩＮ２と１個の出力端子ＯＵＴと
のいずれもが半田付け欠陥を有しない場合には、図２中
に想像線（二点鎖線）で示すように、時刻Ｔ４における
テスト結果信号ＴＤＯが「オープン不良なし」を示す論
理値１となる。
間であり、例えば１０ｎｓ／ｐＦに設定される。この場
合には、浮遊容量Ｃが１ｐＦであっても、信号ＤＯｃの
立ち上がり遷移時刻Ｔ２と、信号ＤＯａ，ＤＯｂの立ち
上がり遷移時刻Ｔ３との間に、１０ｎｓもの時間差がで
きる。そして、時刻Ｔ２と時刻Ｔ３との間の時刻Ｔｍに
おいて、第２のテストクロック信号ＴＣＫ２が立ち上げ
られる。時刻Ｔｍでは論理積信号ＡＮＤの論理値が既に
０になっているので、第２のＤフリップフロップ２６が
論理値０をラッチする結果、テスト結果信号ＴＤＯが
「オープン不良あり」を示す論理値０となる。このテス
ト結果信号ＴＤＯは、時刻Ｔ４において観測される。２
個の入力端子ＩＮ１，ＩＮ２と１個の出力端子ＯＵＴと
のいずれもが半田付け欠陥を有しない場合には、図２中
に想像線（二点鎖線）で示すように、時刻Ｔ４における
テスト結果信号ＴＤＯが「オープン不良なし」を示す論
理値１となる。
【００１８】以上のとおり、図１の集積回路１０によれ
ば、該集積回路１０に内蔵されたテスト回路のみで、３
個の信号端子ＩＮ１，ＩＮ２，ＯＵＴの中にオープン不
良を有する信号端子が存在するかどうかを検知できる。
すなわち、ＰＣボード上の集積回路１０の半田付け欠陥
に関する、いわゆるＧＯ／ＮＧテストを容易に実現でき
るものである。
ば、該集積回路１０に内蔵されたテスト回路のみで、３
個の信号端子ＩＮ１，ＩＮ２，ＯＵＴの中にオープン不
良を有する信号端子が存在するかどうかを検知できる。
すなわち、ＰＣボード上の集積回路１０の半田付け欠陥
に関する、いわゆるＧＯ／ＮＧテストを容易に実現でき
るものである。
【００１９】図３は、本発明に係る４個の集積回路を含
む複数の回路要素を実装したＰＣボードの例を示してい
る。図３のＰＣボード５には、各々図１中の構成を拡張
したテスト回路を内蔵した第１、第２、第３及び第４の
集積回路１０ａ，１０ｂ，１０ｃ，１０ｄと、メモリ１
５と、トランス１６と、トランジスタ群１７と、ディジ
タル・アナログコンバータ（ＤＡＣ）１８と、発光ダイ
オード（ＬＥＤ）群１９とが実装されている。４個の集
積回路１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞれ６
個の信号端子と、５個のテスト端子ＴＤＩ，ＴＤＯ，Ｔ
ＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えている。ＰＣボー
ド５は、７個の信号端子と、５個のテスト端子ＴＤＩ，
ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えてい
る。各々外部からＰＣボード５に供給されるテスト制御
信号ＴＣＴＬ、第１のテストクロック信号ＴＣＫ１及び
第２のテストクロック信号ＴＣＫ２は、４個の集積回路
１０ａ，１０ｂ，１０ｃ，１０ｄの各々に並列に供給さ
れる。テスト制御信号ＴＣＴＬが非テストモードを指定
する場合（ＴＣＴＬ＝０）には、セレクタ２５（図１参
照）のはたらきにより、図３に示すように、ＰＣボード
５のテストデータ入力端子ＴＤＩとテスト結果出力端子
ＴＤＯとの間に、４個の集積回路１０ａ，１０ｂ，１０
ｃ，１０ｄに内蔵された合計８個のＤフリップフロップ
２１，２６が互いにシリアルに接続される。メモリ１５
及びＤＡＣ１８は、いずれもテスト回路を内蔵していな
い集積回路である。トランス１６、トランジスタ群１７
及びＬＥＤ群１９は、いずれもテスト回路を内蔵し得な
い素子である。
む複数の回路要素を実装したＰＣボードの例を示してい
る。図３のＰＣボード５には、各々図１中の構成を拡張
したテスト回路を内蔵した第１、第２、第３及び第４の
集積回路１０ａ，１０ｂ，１０ｃ，１０ｄと、メモリ１
５と、トランス１６と、トランジスタ群１７と、ディジ
タル・アナログコンバータ（ＤＡＣ）１８と、発光ダイ
オード（ＬＥＤ）群１９とが実装されている。４個の集
積回路１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞれ６
個の信号端子と、５個のテスト端子ＴＤＩ，ＴＤＯ，Ｔ
ＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えている。ＰＣボー
ド５は、７個の信号端子と、５個のテスト端子ＴＤＩ，
ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えてい
る。各々外部からＰＣボード５に供給されるテスト制御
信号ＴＣＴＬ、第１のテストクロック信号ＴＣＫ１及び
第２のテストクロック信号ＴＣＫ２は、４個の集積回路
１０ａ，１０ｂ，１０ｃ，１０ｄの各々に並列に供給さ
れる。テスト制御信号ＴＣＴＬが非テストモードを指定
する場合（ＴＣＴＬ＝０）には、セレクタ２５（図１参
照）のはたらきにより、図３に示すように、ＰＣボード
５のテストデータ入力端子ＴＤＩとテスト結果出力端子
ＴＤＯとの間に、４個の集積回路１０ａ，１０ｂ，１０
ｃ，１０ｄに内蔵された合計８個のＤフリップフロップ
２１，２６が互いにシリアルに接続される。メモリ１５
及びＤＡＣ１８は、いずれもテスト回路を内蔵していな
い集積回路である。トランス１６、トランジスタ群１７
及びＬＥＤ群１９は、いずれもテスト回路を内蔵し得な
い素子である。
【００２０】図３のＰＣボード５によれば、４個の集積
回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々へのテスト
データ信号の付与と、４個の集積回路１０ａ，１０ｂ，
１０ｃ，１０ｄの各々のテスト結果信号の観測とが、従
来のＢＳＴ技術と同様のスキャン動作（ＴＣＴＬ＝０）
により達成される。この際、第１のテストクロック信号
ＴＣＫ１及び第２のテストクロック信号ＴＣＫ２とし
て、外部から同一のクロック信号が供給される。また、
テストモードを指定するテスト制御信号ＴＣＴＬ（ＴＣ
ＴＬ＝１）が外部からＰＣボード５に供給されると、４
個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々の
信号端子の浮遊容量に基づくオープン不良テストが実行
される。具体的には、第１の集積回路１０ａの２個の信
号端子、第３の集積回路１０ｃの２個の信号端子及び第
４の集積回路１０ｄの２個の信号端子は各々印刷配線を
介してメモリ１５に接続されており、メモリ１５はテス
ト回路を内蔵していないが、これらの信号端子は各々オ
ープン不良検知が可能である。第１の集積回路１０ａの
他の２個の信号端子、第２の集積回路１０ｂの１個の信
号端子及び第４の集積回路１０ｄの他の２個の信号端子
は、各々印刷配線を介してＰＣボード５の信号端子にお
いて開放されているが、各々オープン不良検知が可能で
ある。第２の集積回路１０ｂの他の１個の信号端子は印
刷配線を介してトランス１６に、第２の集積回路１０ｂ
の他の４個の信号端子は各々印刷配線を介してトランジ
スタ群１７の各々のベースに、第３の集積回路１０ｃの
他の４個の信号端子は各々印刷配線を介してＬＥＤ群１
９の各々のアノードにそれぞれ接続されており、トラン
ス１６、トランジスタ群１７及びＬＥＤ群１９はいずれ
もテスト回路を内蔵し得ない素子であるが、これらの信
号端子も各々オープン不良検知が可能である。第１の集
積回路１０ａの他の２個の信号端子と第４の集積回路１
０ｄの他の２個の信号端子とは、各々印刷配線を介して
互いに接続されているが、各々オープン不良検知が可能
である。したがって、図３の構成によれば、ＰＣボード
５の全体における半田付け欠陥の検出率が、従来のＢＳ
Ｔ技術の場合に比べて大幅に向上する。
回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々へのテスト
データ信号の付与と、４個の集積回路１０ａ，１０ｂ，
１０ｃ，１０ｄの各々のテスト結果信号の観測とが、従
来のＢＳＴ技術と同様のスキャン動作（ＴＣＴＬ＝０）
により達成される。この際、第１のテストクロック信号
ＴＣＫ１及び第２のテストクロック信号ＴＣＫ２とし
て、外部から同一のクロック信号が供給される。また、
テストモードを指定するテスト制御信号ＴＣＴＬ（ＴＣ
ＴＬ＝１）が外部からＰＣボード５に供給されると、４
個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々の
信号端子の浮遊容量に基づくオープン不良テストが実行
される。具体的には、第１の集積回路１０ａの２個の信
号端子、第３の集積回路１０ｃの２個の信号端子及び第
４の集積回路１０ｄの２個の信号端子は各々印刷配線を
介してメモリ１５に接続されており、メモリ１５はテス
ト回路を内蔵していないが、これらの信号端子は各々オ
ープン不良検知が可能である。第１の集積回路１０ａの
他の２個の信号端子、第２の集積回路１０ｂの１個の信
号端子及び第４の集積回路１０ｄの他の２個の信号端子
は、各々印刷配線を介してＰＣボード５の信号端子にお
いて開放されているが、各々オープン不良検知が可能で
ある。第２の集積回路１０ｂの他の１個の信号端子は印
刷配線を介してトランス１６に、第２の集積回路１０ｂ
の他の４個の信号端子は各々印刷配線を介してトランジ
スタ群１７の各々のベースに、第３の集積回路１０ｃの
他の４個の信号端子は各々印刷配線を介してＬＥＤ群１
９の各々のアノードにそれぞれ接続されており、トラン
ス１６、トランジスタ群１７及びＬＥＤ群１９はいずれ
もテスト回路を内蔵し得ない素子であるが、これらの信
号端子も各々オープン不良検知が可能である。第１の集
積回路１０ａの他の２個の信号端子と第４の集積回路１
０ｄの他の２個の信号端子とは、各々印刷配線を介して
互いに接続されているが、各々オープン不良検知が可能
である。したがって、図３の構成によれば、ＰＣボード
５の全体における半田付け欠陥の検出率が、従来のＢＳ
Ｔ技術の場合に比べて大幅に向上する。
【００２１】図４は、本発明に係る集積回路の他の構成
例を示している。図４の集積回路３０は、第１及び第２
の入力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴ
と、４個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣ
ＬＫとを備えている。この集積回路３０がＰＣボード上
に実装されるとき、３個の信号端子ＩＮ１，ＩＮ２，Ｏ
ＵＴは各々ＰＣボード上の対応する配線に半田付けによ
って電気接続される。図４中のＣは、各配線が持つ浮遊
容量を示している。３１は、集積回路３０の本来の機能
を実現するように３個の信号端子ＩＮ１，ＩＮ２，ＯＵ
Ｔに内部接続された内部論理（アプリケーション・ロジ
ック）である。内部論理３１と出力端子ＯＵＴとの間に
は、テスト制御信号ＴＣＴＬがテストモードを指定する
場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力を
保持し、かつテスト制御信号ＴＣＴＬが非テストモード
を指定する場合（ＴＣＴＬ＝０）には内部論理３１から
出力端子ＯＵＴへ信号を伝達するためのトライステート
バッファ３２が介在している。なお、図４の例では説明
の便宜を考慮して信号端子の数を３としているが、この
数に限定されるものではない。
例を示している。図４の集積回路３０は、第１及び第２
の入力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴ
と、４個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣ
ＬＫとを備えている。この集積回路３０がＰＣボード上
に実装されるとき、３個の信号端子ＩＮ１，ＩＮ２，Ｏ
ＵＴは各々ＰＣボード上の対応する配線に半田付けによ
って電気接続される。図４中のＣは、各配線が持つ浮遊
容量を示している。３１は、集積回路３０の本来の機能
を実現するように３個の信号端子ＩＮ１，ＩＮ２，ＯＵ
Ｔに内部接続された内部論理（アプリケーション・ロジ
ック）である。内部論理３１と出力端子ＯＵＴとの間に
は、テスト制御信号ＴＣＴＬがテストモードを指定する
場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力を
保持し、かつテスト制御信号ＴＣＴＬが非テストモード
を指定する場合（ＴＣＴＬ＝０）には内部論理３１から
出力端子ＯＵＴへ信号を伝達するためのトライステート
バッファ３２が介在している。なお、図４の例では説明
の便宜を考慮して信号端子の数を３としているが、この
数に限定されるものではない。
【００２２】図４の集積回路３０に内蔵されたテスト回
路は、第１のイクスクルーシブＯＲゲート４１と、遅延
回路４２と、第１のセレクタ４２と、第２、第３及び第
４のセレクタ４４ａ，４４ｂ，４４ｃと、第５、第６及
び第７のセレクタ４５ａ，４５ｂ，４５ｃと、第１、第
２及び第３のＤフリップフロップ４６ａ，４６ｂ，４６
ｃと、第１、第２及び第３のトライステートバッファ４
７ａ，４７ｂ，４７ｃと、第２、第３及び第４のイクス
クルーシブＯＲゲート４８ａ，４８ｂ，４８ｃとを備え
ている。
路は、第１のイクスクルーシブＯＲゲート４１と、遅延
回路４２と、第１のセレクタ４２と、第２、第３及び第
４のセレクタ４４ａ，４４ｂ，４４ｃと、第５、第６及
び第７のセレクタ４５ａ，４５ｂ，４５ｃと、第１、第
２及び第３のＤフリップフロップ４６ａ，４６ｂ，４６
ｃと、第１、第２及び第３のトライステートバッファ４
７ａ，４７ｂ，４７ｃと、第２、第３及び第４のイクス
クルーシブＯＲゲート４８ａ，４８ｂ，４８ｃとを備え
ている。
【００２３】遅延回路４２は、外部から供給されたテス
トクロック信号ＴＣＬＫを一定時間ΔＴだけ遅延させる
ための回路である。第１のイクスクルーシブＯＲゲート
４１は、テストクロック信号ＴＣＬＫと遅延回路４２の
出力信号との排他的論理和信号を内部クロック信号ＸＯ
Ｒとして供給するものである。第１のセレクタ４３は、
テスト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には第１のイクスクルーシブＯＲゲー
ト４１から供給された内部クロック信号ＸＯＲを、テス
ト制御信号ＴＣＴＬが非テストモードを指定する場合
（ＴＣＴＬ＝０）には外部から供給されたテストクロッ
ク信号ＴＣＬＫをそれぞれ３個のＤフリップフロップ４
６ａ，４６ｂ，４６ｃへ供給するものである。
トクロック信号ＴＣＬＫを一定時間ΔＴだけ遅延させる
ための回路である。第１のイクスクルーシブＯＲゲート
４１は、テストクロック信号ＴＣＬＫと遅延回路４２の
出力信号との排他的論理和信号を内部クロック信号ＸＯ
Ｒとして供給するものである。第１のセレクタ４３は、
テスト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には第１のイクスクルーシブＯＲゲー
ト４１から供給された内部クロック信号ＸＯＲを、テス
ト制御信号ＴＣＴＬが非テストモードを指定する場合
（ＴＣＴＬ＝０）には外部から供給されたテストクロッ
ク信号ＴＣＬＫをそれぞれ３個のＤフリップフロップ４
６ａ，４６ｂ，４６ｃへ供給するものである。
【００２４】第２のセレクタ４４ａは、テストクロック
信号ＴＣＬＫの論理値が０である場合には第１のＤフリ
ップフロップ４６ａの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第２のイクスクルーシ
ブＯＲゲート４８ａから供給された論理信号ＸＯＲａを
選択するものである。第５のセレクタ４５ａは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第２のセレクタ４４ａにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には第２のＤフリップフロ
ップ４６ｂの非反転出力信号をそれぞれ第１のＤフリッ
プフロップ４６ａへデータ信号として供給するものであ
る。第１のＤフリップフロップ４６ａは、第５のセレク
タ４５ａから供給されたデータ信号を第１のセレクタ４
３から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第１のトライス
テートバッファ４７ａへ供給するものである。第１のＤ
フリップフロップ４６ａの非反転出力は、テスト結果出
力端子ＴＤＯに接続されている。
信号ＴＣＬＫの論理値が０である場合には第１のＤフリ
ップフロップ４６ａの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第２のイクスクルーシ
ブＯＲゲート４８ａから供給された論理信号ＸＯＲａを
選択するものである。第５のセレクタ４５ａは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第２のセレクタ４４ａにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には第２のＤフリップフロ
ップ４６ｂの非反転出力信号をそれぞれ第１のＤフリッ
プフロップ４６ａへデータ信号として供給するものであ
る。第１のＤフリップフロップ４６ａは、第５のセレク
タ４５ａから供給されたデータ信号を第１のセレクタ４
３から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第１のトライス
テートバッファ４７ａへ供給するものである。第１のＤ
フリップフロップ４６ａの非反転出力は、テスト結果出
力端子ＴＤＯに接続されている。
【００２５】第３のセレクタ４４ｂは、テストクロック
信号ＴＣＬＫの論理値が０である場合には第２のＤフリ
ップフロップ４６ｂの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第３のイクスクルーシ
ブＯＲゲート４８ｂから供給された論理信号ＸＯＲｂを
選択するものである。第６のセレクタ４５ｂは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第３のセレクタ４４ｂにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には第３のＤフリップフロ
ップ４６ｃの非反転出力信号をそれぞれ第２のＤフリッ
プフロップ４６ｂへデータ信号として供給するものであ
る。第２のＤフリップフロップ４６ｂは、第６のセレク
タ４５ｂから供給されたデータ信号を第１のセレクタ４
３から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第２のトライス
テートバッファ４７ｂへ供給するものである。
信号ＴＣＬＫの論理値が０である場合には第２のＤフリ
ップフロップ４６ｂの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第３のイクスクルーシ
ブＯＲゲート４８ｂから供給された論理信号ＸＯＲｂを
選択するものである。第６のセレクタ４５ｂは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第３のセレクタ４４ｂにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には第３のＤフリップフロ
ップ４６ｃの非反転出力信号をそれぞれ第２のＤフリッ
プフロップ４６ｂへデータ信号として供給するものであ
る。第２のＤフリップフロップ４６ｂは、第６のセレク
タ４５ｂから供給されたデータ信号を第１のセレクタ４
３から供給されたクロック信号の立ち上がり遷移に同期
してラッチし、かつ該ラッチした信号を第２のトライス
テートバッファ４７ｂへ供給するものである。
【００２６】第４のセレクタ４４ｃは、テストクロック
信号ＴＣＬＫの論理値が０である場合には第３のＤフリ
ップフロップ４６ｃの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第４のイクスクルーシ
ブＯＲゲート４８ｃから供給された論理信号ＸＯＲｃを
選択するものである。第７のセレクタ４５ｃは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第４のセレクタ４４ｃにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には外部からテストデータ
入力端子ＴＤＩを介して供給された信号をそれぞれ第３
のＤフリップフロップ４６ｃへデータ信号として供給す
るものである。第３のＤフリップフロップ４６ｃは、第
７のセレクタ４５ｃから供給されたデータ信号を第１の
セレクタ４３から供給されたクロック信号の立ち上がり
遷移に同期してラッチし、かつ該ラッチした信号を第３
のトライステートバッファ４７ｃへ供給するものであ
る。
信号ＴＣＬＫの論理値が０である場合には第３のＤフリ
ップフロップ４６ｃの反転出力信号を自己生成されたテ
ストデータ信号として選択し、テストクロック信号ＴＣ
ＬＫの論理値が１である場合には第４のイクスクルーシ
ブＯＲゲート４８ｃから供給された論理信号ＸＯＲｃを
選択するものである。第７のセレクタ４５ｃは、テスト
制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣ
ＴＬ＝１）には第４のセレクタ４４ｃにより選択された
信号を、テスト制御信号ＴＣＴＬが非テストモードを指
定する場合（ＴＣＴＬ＝０）には外部からテストデータ
入力端子ＴＤＩを介して供給された信号をそれぞれ第３
のＤフリップフロップ４６ｃへデータ信号として供給す
るものである。第３のＤフリップフロップ４６ｃは、第
７のセレクタ４５ｃから供給されたデータ信号を第１の
セレクタ４３から供給されたクロック信号の立ち上がり
遷移に同期してラッチし、かつ該ラッチした信号を第３
のトライステートバッファ４７ｃへ供給するものであ
る。
【００２７】第１のトライステートバッファ４７ａは第
１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステ
ートバッファ４７ｂは第２の入力端子ＩＮ２へ信号ＤＯ
ｂを、第３のトライステートバッファ４７ｃは出力端子
ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テ
スト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には、第１のトライステートバッファ
４７ａは第１の入力端子ＩＮ１を介して、第２のトライ
ステートバッファ４７ｂは第２の入力端子ＩＮ２を介し
て、第３のトライステートバッファ４７ｃは出力端子Ｏ
ＵＴを介してそれぞれＰＣボード上の対応する配線が持
つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御
信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴ
Ｌ＝０）には、３個のトライステートバッファ４７ａ，
４７ｂ，４７ｃがいずれもハイ・インピーダンス出力を
保持する。第２のイクスクルーシブＯＲゲート４８ａ
は、第１のトライステートバッファ４７ａの入力信号Ｄ
Ｉａの立ち上がり遷移時刻と、第１のトライステートバ
ッファ４７ａの出力信号ＤＯａの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲａ
を供給する。第３のイクスクルーシブＯＲゲート４８ｂ
は、第２のトライステートバッファ４７ｂの入力信号Ｄ
Ｉｂの立ち上がり遷移時刻と、第２のトライステートバ
ッファ４７ｂの出力信号ＤＯｂの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂ
を供給する。第４のイクスクルーシブＯＲゲート４８ｃ
は、第３のトライステートバッファ４７ｃの入力信号Ｄ
Ｉｃの立ち上がり遷移時刻と、第３のトライステートバ
ッファ４７ｃの出力信号ＤＯｃの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃ
を供給する。
１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステ
ートバッファ４７ｂは第２の入力端子ＩＮ２へ信号ＤＯ
ｂを、第３のトライステートバッファ４７ｃは出力端子
ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テ
スト制御信号ＴＣＴＬがテストモードを指定する場合
（ＴＣＴＬ＝１）には、第１のトライステートバッファ
４７ａは第１の入力端子ＩＮ１を介して、第２のトライ
ステートバッファ４７ｂは第２の入力端子ＩＮ２を介し
て、第３のトライステートバッファ４７ｃは出力端子Ｏ
ＵＴを介してそれぞれＰＣボード上の対応する配線が持
つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御
信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴ
Ｌ＝０）には、３個のトライステートバッファ４７ａ，
４７ｂ，４７ｃがいずれもハイ・インピーダンス出力を
保持する。第２のイクスクルーシブＯＲゲート４８ａ
は、第１のトライステートバッファ４７ａの入力信号Ｄ
Ｉａの立ち上がり遷移時刻と、第１のトライステートバ
ッファ４７ａの出力信号ＤＯａの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲａ
を供給する。第３のイクスクルーシブＯＲゲート４８ｂ
は、第２のトライステートバッファ４７ｂの入力信号Ｄ
Ｉｂの立ち上がり遷移時刻と、第２のトライステートバ
ッファ４７ｂの出力信号ＤＯｂの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂ
を供給する。第４のイクスクルーシブＯＲゲート４８ｃ
は、第３のトライステートバッファ４７ｃの入力信号Ｄ
Ｉｃの立ち上がり遷移時刻と、第３のトライステートバ
ッファ４７ｃの出力信号ＤＯｃの立ち上がり遷移時刻と
の時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃ
を供給する。
【００２８】図４の集積回路３０によれば、３個のＤフ
リップフロップ４６ａ，４６ｂ，４６ｃの各々へのテス
トデータ信号の付与と、該３個のＤフリップフロップ４
６ａ，４６ｂ，４６ｃの各々にラッチされたテスト結果
信号の観測とが、従来のＢＳＴ技術と同様のスキャン動
作（ＴＣＴＬ＝０）により達成される。詳細に説明する
と、テスト制御信号ＴＣＴＬが非テストモードを指定す
る場合（ＴＣＴＬ＝０）には、テストデータ入力端子Ｔ
ＤＩから、第７のセレクタ４５ｃ、第３のＤフリップフ
ロップ４６ｃ、第６のセレクタ４５ｂ、第２のＤフリッ
プフロップ４６ｂ、第５のセレクタ４５ａ及び第１のＤ
フリップフロップ４６ａを経てテスト結果出力端子ＴＤ
Ｏに至るスキャンパスが形成される。また、３個のＤフ
リップフロップ４６ａ，４６ｂ，４６ｃの各々へ、外部
から供給されたテストクロック信号ＴＣＬＫがデータシ
フトのためのクロック信号として与えられる。
リップフロップ４６ａ，４６ｂ，４６ｃの各々へのテス
トデータ信号の付与と、該３個のＤフリップフロップ４
６ａ，４６ｂ，４６ｃの各々にラッチされたテスト結果
信号の観測とが、従来のＢＳＴ技術と同様のスキャン動
作（ＴＣＴＬ＝０）により達成される。詳細に説明する
と、テスト制御信号ＴＣＴＬが非テストモードを指定す
る場合（ＴＣＴＬ＝０）には、テストデータ入力端子Ｔ
ＤＩから、第７のセレクタ４５ｃ、第３のＤフリップフ
ロップ４６ｃ、第６のセレクタ４５ｂ、第２のＤフリッ
プフロップ４６ｂ、第５のセレクタ４５ａ及び第１のＤ
フリップフロップ４６ａを経てテスト結果出力端子ＴＤ
Ｏに至るスキャンパスが形成される。また、３個のＤフ
リップフロップ４６ａ，４６ｂ，４６ｃの各々へ、外部
から供給されたテストクロック信号ＴＣＬＫがデータシ
フトのためのクロック信号として与えられる。
【００２９】図５は、上記集積回路３０のテスト動作
（ＴＣＴＬ＝１）を示している。ここで、２個の入力端
子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子Ｏ
ＵＴはオープン不良の半田付け欠陥を有するものとす
る。また、３個のＤフリップフロップ４６ａ，４６ｂ，
４６ｃの各々の非反転出力信号は、スキャン動作（ＴＣ
ＴＬ＝０）により、いずれも論理値０に予め設定されて
いるものとする。したがって、テストクロック信号ＴＣ
ＬＫの論理値が０である間は、３個のＤフリップフロッ
プ４６ａ，４６ｂ，４６ｃの各々の反転出力信号が、各
々論理値１の自己生成されたテストデータ信号として、
該３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの
各々に供給される。
（ＴＣＴＬ＝１）を示している。ここで、２個の入力端
子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子Ｏ
ＵＴはオープン不良の半田付け欠陥を有するものとす
る。また、３個のＤフリップフロップ４６ａ，４６ｂ，
４６ｃの各々の非反転出力信号は、スキャン動作（ＴＣ
ＴＬ＝０）により、いずれも論理値０に予め設定されて
いるものとする。したがって、テストクロック信号ＴＣ
ＬＫの論理値が０である間は、３個のＤフリップフロッ
プ４６ａ，４６ｂ，４６ｃの各々の反転出力信号が、各
々論理値１の自己生成されたテストデータ信号として、
該３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの
各々に供給される。
【００３０】第１のイクスクルーシブＯＲゲート４１
と、遅延回路４２とは、テストクロック信号ＴＣＬＫか
ら内部クロック信号ＸＯＲを生成する。生成された内部
クロック信号ＸＯＲは、図５に示すとおり、テストクロ
ック信号ＴＣＬＫの立ち上がり遷移時刻から始まる幅Δ
ＴのパルスＰ１と、テストクロック信号ＴＣＬＫの立ち
下がり遷移時刻から始まる幅ΔＴのパルスＰ２とを有す
るものである。
と、遅延回路４２とは、テストクロック信号ＴＣＬＫか
ら内部クロック信号ＸＯＲを生成する。生成された内部
クロック信号ＸＯＲは、図５に示すとおり、テストクロ
ック信号ＴＣＬＫの立ち上がり遷移時刻から始まる幅Δ
ＴのパルスＰ１と、テストクロック信号ＴＣＬＫの立ち
下がり遷移時刻から始まる幅ΔＴのパルスＰ２とを有す
るものである。
【００３１】時刻Ｔ１においてテストクロック信号ＴＣ
ＬＫを立ち上げると、内部クロック信号ＸＯＲのパルス
Ｐ１の立ち上がり遷移に同期して、３個のＤフリップフ
ロップ４６ａ，４６ｂ，４６ｃの各々の非反転出力信号
が、いずれも論理値０から論理値１へ遷移する。つま
り、３個のトライステートバッファ４７ａ，４７ｂ，４
７ｃの各々の入力信号ＤＩａ，ＤＩｂ，ＤＩｃが、いず
れも立ち上がり遷移する。２個の入力端子ＩＮ１，ＩＮ
２は半田付け欠陥を有しないので、第１及び第２のトラ
イステートバッファ４７ａ，４７ｂは各々浮遊容量Ｃへ
微小な充電電流を供給する。第１のトライステートバッ
ファ４７ａにおける信号遅延時間は、バッファ固有のゲ
ート遅延時間Ｔｇと、配線が持つ浮遊容量Ｃに依存した
配線遅延時間Ｔｗとの和となる。第２のトライステート
バッファ４７ｂにおいても同様である。一方、出力端子
ＯＵＴはオープン不良の半田付け欠陥を有するので、第
３のトライステートバッファ４７ｃは浮遊容量Ｃへの充
電電流の供給を行なわない。したがって、第３のトライ
ステートバッファ４７ｃにおける信号遅延時間は、バッ
ファ固有のゲート遅延時間Ｔｇと一致する。つまり、図
５に示すように、第３のトライステートバッファ４７ｃ
の出力信号ＤＯｃが立ち上がり遷移した後に、第１及び
第２のトライステートバッファ４７ａ，４７ｂの出力信
号ＤＯａ，ＤＯｂが立ち上がり遷移することとなる。こ
の結果、第１及び第２のイクスクルーシブＯＲゲート４
８ａ，４８ｂから供給される論理信号ＸＯＲａ，ＸＯＲ
ｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスクルーシ
ブＯＲゲート４８ｃから供給される論理信号ＸＯＲｃは
パルス幅Ｔｇを有する。
ＬＫを立ち上げると、内部クロック信号ＸＯＲのパルス
Ｐ１の立ち上がり遷移に同期して、３個のＤフリップフ
ロップ４６ａ，４６ｂ，４６ｃの各々の非反転出力信号
が、いずれも論理値０から論理値１へ遷移する。つま
り、３個のトライステートバッファ４７ａ，４７ｂ，４
７ｃの各々の入力信号ＤＩａ，ＤＩｂ，ＤＩｃが、いず
れも立ち上がり遷移する。２個の入力端子ＩＮ１，ＩＮ
２は半田付け欠陥を有しないので、第１及び第２のトラ
イステートバッファ４７ａ，４７ｂは各々浮遊容量Ｃへ
微小な充電電流を供給する。第１のトライステートバッ
ファ４７ａにおける信号遅延時間は、バッファ固有のゲ
ート遅延時間Ｔｇと、配線が持つ浮遊容量Ｃに依存した
配線遅延時間Ｔｗとの和となる。第２のトライステート
バッファ４７ｂにおいても同様である。一方、出力端子
ＯＵＴはオープン不良の半田付け欠陥を有するので、第
３のトライステートバッファ４７ｃは浮遊容量Ｃへの充
電電流の供給を行なわない。したがって、第３のトライ
ステートバッファ４７ｃにおける信号遅延時間は、バッ
ファ固有のゲート遅延時間Ｔｇと一致する。つまり、図
５に示すように、第３のトライステートバッファ４７ｃ
の出力信号ＤＯｃが立ち上がり遷移した後に、第１及び
第２のトライステートバッファ４７ａ，４７ｂの出力信
号ＤＯａ，ＤＯｂが立ち上がり遷移することとなる。こ
の結果、第１及び第２のイクスクルーシブＯＲゲート４
８ａ，４８ｂから供給される論理信号ＸＯＲａ，ＸＯＲ
ｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスクルーシ
ブＯＲゲート４８ｃから供給される論理信号ＸＯＲｃは
パルス幅Ｔｇを有する。
【００３２】時刻Ｔ１から時間ΔＴ１だけ経過した時点
でテストクロック信号ＴＣＬＫが立ち下げられると、内
部クロック信号ＸＯＲのパルスＰ２の立ち上がり遷移に
同期して、３つの論理信号ＸＯＲａ，ＸＯＲｂ，ＸＯＲ
ｃがそれぞれＤフリップフロップ４６ａ，４６ｂ，４６
ｃにラッチされる。ここに、Ｔｇ＜ΔＴ１＜Ｔｇ＋Ｔｗ
である。したがって、信号ＤＩａが「オープン不良な
し」を示す論理値１に、信号ＤＩｂが「オープン不良な
し」を示す論理値１に、信号ＤＩｃが「オープン不良あ
り」を示す論理値０になる。これらの信号ＤＩａ，ＤＩ
ｂ，ＤＩｃは、スキャン動作（ＴＣＴＬ＝０）により、
テスト結果出力端子ＴＤＯを介して観測される。なお、
図５に示すように、時刻Ｔ２においてテストクロック信
号ＴＣＬＫを再度立ち上げ、更に時間ΔＴ２だけ経過し
た時点でテストクロック信号ＴＣＬＫを立ち下げると、
信号ＤＩａ，ＤＩｂ，ＤＩｃの各々の論理値は全て０に
戻る。ここに、Ｔｇ＋Ｔｗ＜ΔＴ２である。
でテストクロック信号ＴＣＬＫが立ち下げられると、内
部クロック信号ＸＯＲのパルスＰ２の立ち上がり遷移に
同期して、３つの論理信号ＸＯＲａ，ＸＯＲｂ，ＸＯＲ
ｃがそれぞれＤフリップフロップ４６ａ，４６ｂ，４６
ｃにラッチされる。ここに、Ｔｇ＜ΔＴ１＜Ｔｇ＋Ｔｗ
である。したがって、信号ＤＩａが「オープン不良な
し」を示す論理値１に、信号ＤＩｂが「オープン不良な
し」を示す論理値１に、信号ＤＩｃが「オープン不良あ
り」を示す論理値０になる。これらの信号ＤＩａ，ＤＩ
ｂ，ＤＩｃは、スキャン動作（ＴＣＴＬ＝０）により、
テスト結果出力端子ＴＤＯを介して観測される。なお、
図５に示すように、時刻Ｔ２においてテストクロック信
号ＴＣＬＫを再度立ち上げ、更に時間ΔＴ２だけ経過し
た時点でテストクロック信号ＴＣＬＫを立ち下げると、
信号ＤＩａ，ＤＩｂ，ＤＩｃの各々の論理値は全て０に
戻る。ここに、Ｔｇ＋Ｔｗ＜ΔＴ２である。
【００３３】以上のとおり、図４の集積回路３０によれ
ば、該集積回路３０に内蔵されたテスト回路のみで、３
個の信号端子ＩＮ１，ＩＮ２，ＯＵＴのうちのオープン
不良を有する信号端子を特定できる。したがって、オー
プン不良箇所の修理を容易に行なえる利点がある。しか
も、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃ
の各々が、テストデータ信号の入力のための入力フリッ
プフロップの機能と、テスト結果信号の出力のための出
力フリップフロップの機能とを兼備しているので、テス
ト回路の規模が小さくなっている。また、テストデータ
信号をラッチするためのパルスＰ１と、テスト結果信号
をラッチするためのパルスＰ２とを有する内部クロック
信号ＸＯＲを第１のイクスクルーシブＯＲゲート４１と
遅延回路４２とで生成することとしたので、外部から１
つのテストクロック信号ＴＣＬＫを供給するだけでよい
という利点が得られる。
ば、該集積回路３０に内蔵されたテスト回路のみで、３
個の信号端子ＩＮ１，ＩＮ２，ＯＵＴのうちのオープン
不良を有する信号端子を特定できる。したがって、オー
プン不良箇所の修理を容易に行なえる利点がある。しか
も、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃ
の各々が、テストデータ信号の入力のための入力フリッ
プフロップの機能と、テスト結果信号の出力のための出
力フリップフロップの機能とを兼備しているので、テス
ト回路の規模が小さくなっている。また、テストデータ
信号をラッチするためのパルスＰ１と、テスト結果信号
をラッチするためのパルスＰ２とを有する内部クロック
信号ＸＯＲを第１のイクスクルーシブＯＲゲート４１と
遅延回路４２とで生成することとしたので、外部から１
つのテストクロック信号ＴＣＬＫを供給するだけでよい
という利点が得られる。
【００３４】なお、図１及び図４の例ではテストデータ
信号の付与とテスト結果信号の観測とを従来のＢＳＴ技
術と同様のスキャン動作により達成することとしたが、
これに限定されるものではない。また、本発明は、ディ
ジタル集積回路に限らず、アナログ集積回路にも適用可
能である。
信号の付与とテスト結果信号の観測とを従来のＢＳＴ技
術と同様のスキャン動作により達成することとしたが、
これに限定されるものではない。また、本発明は、ディ
ジタル集積回路に限らず、アナログ集積回路にも適用可
能である。
【００３５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ＰＣボード上において集積回路の信号端子が印刷配
線に正常に電気接続されているときと、電気接続されて
いないときとの負荷容量の差から、該信号端子のオープ
ン不良を検知することとしたので、該集積回路がＰＣボ
ード上でどのような素子に接続されるかに関わりなくオ
ープン不良を検知できる。したがって、ＰＣボード全体
における半田付け欠陥の高い検出率を達成できる効果が
得られる。
ば、ＰＣボード上において集積回路の信号端子が印刷配
線に正常に電気接続されているときと、電気接続されて
いないときとの負荷容量の差から、該信号端子のオープ
ン不良を検知することとしたので、該集積回路がＰＣボ
ード上でどのような素子に接続されるかに関わりなくオ
ープン不良を検知できる。したがって、ＰＣボード全体
における半田付け欠陥の高い検出率を達成できる効果が
得られる。
【図１】本発明に係る集積回路の構成例を示す回路図で
ある。
ある。
【図２】図１の集積回路のテスト動作を示すタイミング
チャート図である。
チャート図である。
【図３】各々図１中の構成を拡張したテスト回路を内蔵
した４個の集積回路を含む複数の回路要素を実装したＰ
Ｃボードの例を示すブロック図である。
した４個の集積回路を含む複数の回路要素を実装したＰ
Ｃボードの例を示すブロック図である。
【図４】本発明に係る集積回路の他の構成例を示す回路
図である。
図である。
【図５】図４の集積回路のテスト動作を示すタイミング
チャート図である。
チャート図である。
５ ＰＣボード（印刷回路基板） １０ 集積回路 １０ａ，１０ｂ，１０ｃ，１０ｄ 集積回路 １１ 内部論理（内部回路手段） １２ トライステートバッファ ２１ Ｄフリップフロップ（入力フリップフロップ） ２２ａ，２２ｂ，２２ｃ トライステートバッファ ２３ａ，２３ｂ，２３ｃ イクスクルーシブＯＲゲート
（論理ゲート） ２４ ＡＮＤゲート ２５ セレクタ ２６ Ｄフリップフロップ（出力フロップフロップ） ３０ 集積回路 ３１ 内部論理（内部回路手段） ３２ トライステートバッファ ４１ イクスクルーシブＯＲゲート ４２ 遅延回路 ４３ セレクタ ４４ａ，４４ｂ，４４ｃ セレクタ ４５ａ，４５ｂ，４５ｃ セレクタ ４６ａ，４６ｂ，４６ｃ Ｄフリップフロップ（入力フ
リップフロップ，出力フリップフロップ） ４７ａ，４７ｂ，４７ｃ トライステートバッファ ４８ａ，４８ｂ，４８ｃ イクスクルーシブＯＲゲート
（論理ゲート） ＡＮＤ 論理積信号 Ｃ ＰＣボードの配線が持つ浮遊容量 ＤＩ トライステートバッファの入力信号 ＤＩａ，ＤＩｂ，ＤＩｃ トライステートバッファの入
力信号 ＤＯａ，ＤＯｂ，ＤＯｃ トライステートバッファの出
力信号 ＩＮ１，ＩＮ２ 入力端子（信号端子） ＯＵＴ 出力端子（信号端子） ＴＣＫ１，ＴＣＫ２ テストクロック信号 ＴＣＬＫ テストクロック信号 ＴＣＴＬ テスト制御信号 ＴＤＩ テストデータ信号 ＴＤＯ テスト結果信号 ＸＯＲ 内部クロック信号 ＸＯＲａ，ＸＯＲｂ，ＸＯＲｃ 論理信号
（論理ゲート） ２４ ＡＮＤゲート ２５ セレクタ ２６ Ｄフリップフロップ（出力フロップフロップ） ３０ 集積回路 ３１ 内部論理（内部回路手段） ３２ トライステートバッファ ４１ イクスクルーシブＯＲゲート ４２ 遅延回路 ４３ セレクタ ４４ａ，４４ｂ，４４ｃ セレクタ ４５ａ，４５ｂ，４５ｃ セレクタ ４６ａ，４６ｂ，４６ｃ Ｄフリップフロップ（入力フ
リップフロップ，出力フリップフロップ） ４７ａ，４７ｂ，４７ｃ トライステートバッファ ４８ａ，４８ｂ，４８ｃ イクスクルーシブＯＲゲート
（論理ゲート） ＡＮＤ 論理積信号 Ｃ ＰＣボードの配線が持つ浮遊容量 ＤＩ トライステートバッファの入力信号 ＤＩａ，ＤＩｂ，ＤＩｃ トライステートバッファの入
力信号 ＤＯａ，ＤＯｂ，ＤＯｃ トライステートバッファの出
力信号 ＩＮ１，ＩＮ２ 入力端子（信号端子） ＯＵＴ 出力端子（信号端子） ＴＣＫ１，ＴＣＫ２ テストクロック信号 ＴＣＬＫ テストクロック信号 ＴＣＴＬ テスト制御信号 ＴＤＩ テストデータ信号 ＴＤＯ テスト結果信号 ＸＯＲ 内部クロック信号 ＸＯＲａ，ＸＯＲｂ，ＸＯＲｃ 論理信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (18)
- 【請求項１】 印刷回路基板上に実装される集積回路で
あって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 前記複数の信号端子の各々を介して、前記印刷回路基板
上の対応する配線が持つ浮遊容量をそれぞれ充電するた
めの第１の回路手段と、 前記第１の回路手段により充電される浮遊容量の差か
ら、前記複数の信号端子が前記印刷回路基板上の配線に
正常に電気接続されているかどうかを調べるための第２
の回路手段とを備えたことを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、 前記第１の回路手段は、外部から供給されたテスト制御
信号がテストモードを指定する場合には各々前記複数の
信号端子のうちの対応する信号端子を介して前記印刷回
路基板上の対応する配線が持つ浮遊容量へ充電電流を供
給し、かつ前記テスト制御信号が非テストモードを指定
する場合には各々ハイ・インピーダンス出力を保持する
ための複数のトライステートバッファを備えたことを特
徴とする集積回路。 - 【請求項３】 請求項１記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、外部から供給されたテスト制御信号
がテストモードを指定する場合にはハイ・インピーダン
ス出力を保持し、かつ前記テスト制御信号が非テストモ
ードを指定する場合には前記内部回路手段から前記出力
端子へ信号を伝達するためのトライステートバッファと
を更に備えたことを特徴とする集積回路。 - 【請求項４】 請求項１記載の集積回路において、 前記第２の回路手段は、前記浮遊容量の充電に要する時
間の差から、前記複数の信号端子のうちのいずれかの信
号端子におけるオープン不良の半田付け欠陥を検知する
ための手段を備えたことを特徴とする集積回路。 - 【請求項５】 請求項１記載の集積回路において、 前記第２の回路手段は、前記複数の信号端子の中にオー
プン不良の半田付け欠陥を有する信号端子が存在するか
どうかを示す信号を出力するための手段を備えたことを
特徴とする集積回路。 - 【請求項６】 請求項１記載の集積回路において、 前記第２の回路手段は、前記複数の信号端子のうちオー
プン不良の半田付け欠陥を有する信号端子を特定する信
号を出力するための手段を備えたことを特徴とする集積
回路。 - 【請求項７】 請求項２記載の集積回路において、 テストデータ信号をラッチし、かつ該ラッチしたテスト
データ信号を前記複数のトライステートバッファの各々
へ分配するための入力フリップフロップを更に備えたこ
とを特徴とする集積回路。 - 【請求項８】 請求項２記載の集積回路において、 各々テストデータ信号をラッチし、かつ各々該ラッチし
たテストデータ信号を前記複数のトライステートバッフ
ァのうちの対応するトライステートバッファへ供給する
ための複数の入力フリップフロップを更に備えたことを
特徴とする集積回路。 - 【請求項９】 請求項２記載の集積回路において、 前記第２の回路手段は、各々前記複数のトライステート
バッファのうちの対応するトライステートバッファの入
力遷移時刻と、該トライステートバッファの出力遷移時
刻との時間間隔を表わすパルス幅を有する論理信号を供
給するための複数の論理ゲートを備えたことを特徴とす
る集積回路。 - 【請求項１０】 請求項９記載の集積回路において、 前記第２の回路手段は、 前記複数の論理ゲートの各々から供給された論理信号の
論理積信号を供給するためのＡＮＤゲートと、 前記ＡＮＤゲートから供給された論理積信号をラッチ
し、かつ該ラッチした論理積信号を外部へ出力するため
の出力フリップフロップとを更に備えたことを特徴とす
る集積回路。 - 【請求項１１】 請求項９記載の集積回路において、 前記第２の回路手段は、各々前記複数の論理ゲートのう
ちの対応する論理ゲートから供給された論理信号をラッ
チし、かつ各々該ラッチした論理信号を外部へ出力する
ための複数の出力フリップフロップを更に備えたことを
特徴とする集積回路。 - 【請求項１２】 印刷回路基板上に実装される集積回路
であって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 外部から供給されたテスト制御信号がテストモードを指
定する場合には各々前記複数の信号端子のうちの対応す
る信号端子を介して前記印刷回路基板上の対応する配線
が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制
御信号が非テストモードを指定する場合には各々ハイ・
インピーダンス出力を保持するための複数のトライステ
ートバッファと、 テストデータ信号を第１のテストクロック信号に同期し
てラッチし、かつ該ラッチしたテストデータ信号を前記
複数のトライステートバッファの各々へ分配するための
入力フリップフロップと、 各々前記複数のトライステートバッファのうちの対応す
るトライステートバッファの入力遷移時刻と、該トライ
ステートバッファの出力遷移時刻との時間間隔を表わす
パルス幅を有する論理信号を供給するための複数の論理
ゲートと、 前記複数の論理ゲートの各々から供給された論理信号の
論理積信号を供給するためのＡＮＤゲートと、 前記ＡＮＤゲートから供給された論理積信号を第２のテ
ストクロック信号に同期してラッチし、かつ該ラッチし
た論理積信号を外部へ出力するための出力フリップフロ
ップとを備えたことを特徴とする集積回路。 - 【請求項１３】 請求項１２記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、前記テスト制御信号がテストモード
を指定する場合にはハイ・インピーダンス出力を保持
し、かつ前記テスト制御信号が非テストモードを指定す
る場合には前記内部回路手段から前記出力端子へ信号を
伝達するためのトライステートバッファとを更に備えた
ことを特徴とする集積回路。 - 【請求項１４】 請求項１２記載の集積回路において、 前記テスト制御信号が非テストモードを指定する場合に
は前記入力フリップフロップと前記出力フリップフロッ
プとを互いにシリアルに接続するための回路手段を更に
備えたことを特徴とする集積回路。 - 【請求項１５】 印刷回路基板上に実装される集積回路
であって、 前記印刷回路基板上の配線への電気接続のための複数の
信号端子と、 外部から供給されたテスト制御信号がテストモードを指
定する場合には各々前記複数の信号端子のうちの対応す
る信号端子を介して前記印刷回路基板上の対応する配線
が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制
御信号が非テストモードを指定する場合には各々ハイ・
インピーダンス出力を保持するための複数のトライステ
ートバッファと、 各々前記複数のトライステートバッファのうちの対応す
るトライステートバッファの入力遷移時刻と、該トライ
ステートバッファの出力遷移時刻との時間間隔を表わす
パルス幅を有する論理信号を供給するための複数の論理
ゲートと、 外部から供給されたテストクロック信号を遅延させるた
めの遅延回路と、 前記テストクロック信号と前記遅延回路の出力信号との
排他的論理和信号を内部クロック信号として供給するた
めのイクスクルーシブＯＲゲートと、 前記テストクロック信号の論理値に応じて、各々前記複
数の論理ゲートのうちの対応する論理ゲートから供給さ
れた論理信号と、自己生成されたテストデータ信号との
いずれかを選択するための複数のセレクタと、 各々前記複数のセレクタのうちの対応するセレクタによ
り選択された信号を前記イクスクルーシブＯＲゲートか
ら供給された内部クロック信号に同期してラッチし、か
つ該ラッチした信号を前記複数のトライステートバッフ
ァのうちの対応するトライステートバッファへ供給する
ための複数のフリップフロップとを備えたことを特徴と
する集積回路。 - 【請求項１６】 請求項１５記載の集積回路において、 前記集積回路の本来の機能を実現するように前記複数の
信号端子に内部接続された内部回路手段と、 前記内部回路手段と前記複数の信号端子のうちの出力端
子との間に介在し、前記テスト制御信号がテストモード
を指定する場合にはハイ・インピーダンス出力を保持
し、かつ前記テスト制御信号が非テストモードを指定す
る場合には前記内部回路手段から前記出力端子へ信号を
伝達するためのトライステートバッファとを更に備えた
ことを特徴とする集積回路。 - 【請求項１７】 請求項１５記載の集積回路において、 前記複数のフリップフロップは、各々前記ラッチした信
号の反転信号を前記自己生成されたテストデータ信号と
して前記複数のセレクタのうちの対応するセレクタへ供
給する機能を更に備えたことを特徴とする集積回路。 - 【請求項１８】 請求項１５記載の集積回路において、 前記テスト制御信号が非テストモードを指定する場合に
は前記複数のフリップフロップを互いにシリアルに接続
するための回路手段を更に備えたことを特徴とする集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08615996A JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
| TW85104382A TW296436B (ja) | 1996-04-09 | 1996-04-12 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-110432 | 1995-05-09 | ||
| JP11043295 | 1995-05-09 | ||
| JP08615996A JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926463A true JPH0926463A (ja) | 1997-01-28 |
| JP3544427B2 JP3544427B2 (ja) | 2004-07-21 |
Family
ID=32852508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08615996A Expired - Fee Related JP3544427B2 (ja) | 1995-05-09 | 1996-04-09 | テスト回路を内蔵した集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544427B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001235513A (ja) * | 2000-02-21 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそのテスト方法 |
| US6411115B2 (en) | 1998-03-02 | 2002-06-25 | Nec Corporation | Apparatus for testing a semiconductor and process for the same |
| KR100851914B1 (ko) * | 2006-12-27 | 2008-08-12 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7855570B2 (en) | 2006-12-27 | 2010-12-21 | Hynix Semiconductor Inc. | Semiconductor device for performing mount test in response to internal test mode signals |
-
1996
- 1996-04-09 JP JP08615996A patent/JP3544427B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411115B2 (en) | 1998-03-02 | 2002-06-25 | Nec Corporation | Apparatus for testing a semiconductor and process for the same |
| JP2001235513A (ja) * | 2000-02-21 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそのテスト方法 |
| KR100851914B1 (ko) * | 2006-12-27 | 2008-08-12 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7855570B2 (en) | 2006-12-27 | 2010-12-21 | Hynix Semiconductor Inc. | Semiconductor device for performing mount test in response to internal test mode signals |
| TWI383398B (zh) * | 2006-12-27 | 2013-01-21 | Hynix Semiconductor Inc | 半導體裝置及其測試方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544427B2 (ja) | 2004-07-21 |
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