KR100186920B1 - 테스트 회로를 내장한 집적회로 - Google Patents

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다케히로 가마다
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모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
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    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits

Abstract

집적회로 중에, 테스트 모드에서 각각 대응하는 신호단자를 통하여 인쇄회로 기판상의 대응하는 배선이 가지는 부유용량으로 충전전류를 공급하기 위한 복수의 논리회로 버퍼와, 각각 대응하는 논리회로 버퍼의 입력 천이시각과 그 출력 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호를 공급하기 위한 복수의 배타적 OR 게이트를 구비한 테스트 회로를 설치한다. 신호단자가 인쇄회로 기판상의 배선에 정상으로 전기 접속되고 있을 때와, 전기 접속되고 있지 않을 때의 용량차를 논리신호의 펄스 폭의 차로 변환하여 신호단자의 오픈불량의 납땜 결합을 검지한다.

Description

테스트 회로를 내장한 집적회로
제1도는 본 발명에 관한 집적회로의 구성예를 나타내는 회로도
제2도는 제1도 집적회로의 테스트 동작을 나타내는 타이밍 챠트도
제3도는 각각 제1도 중의 구성을 확장한 테스트 회로를 내장한 4개의 집적회로를 포함하는 복수의 회로요소를 실장한 PC 보드의 예를 나타내는 블록도
제4도는 본 발명에 관한 집적회로의 다른 구성예를 나타내는 회로도
제5도는 제4도 집적회로의 테스트 동작을 나타내는 타이밍 챠드도
* 도면의 주요부분에 대한 부호의 설명
10 : 집적회로 IN1,IN2 : 입력단자
OUT : 출력단자
TDI,TDO,TCTL,TCK1,TCK2 : 테스트 단자
11,31 : 내부논리 12 : 논리회로 버퍼
21,26 ; 제1 및 제2 D플립플롭
22a,22b,22c : 제2 및 제3 논리회로 버퍼
23a,23b,23c : 제1, 제2 및 제3 배타적 OR 게이트 24 : AND 게이트
25 : 셀렉터
(발명의 배경)
본 발명은 인쇄회로기판(PC보드)상에 실장되는 집적회로에 관한 것으로, 특히 신호단자의 오픈불량을 검지하기 위한 테스트 회로를 내장한 집적회로에 관한 것이다.
리드 삽입형의 복수의 집적회로가 실장되는 PC보드는 개개의 집적회로의 복수리드(외부단자)에 각각 대응한 복수의 스루홀과, 개개의 스루홀에 전기접속되도록 패턴형성된 복수의 인쇄배선을 가지는 것이다. 개개의 집적회로의 리드가 대응 스루홀에 삽입되고, 모든 삽입개소에 납땜을 실시함으로써, 개개의 리드와 인쇄배선의 전기접속이 달성된다. 그런데 PC 보드상에 오픈불량, 쇼트불량 등의 납땜 결함이 생기는 수가 있다. 오픈불량은 땜납 공급부족 등으로부터 생기는 결함으로서, 의도하는 것에 반하여 리드와 인쇄배선 사이가 전기적으로 오픈상태가 되는 것이다. 쇼트 불량은, 땜납의 과잉공급 등으로부터 생기는 결함으로서, 의도하는 것에 반하여 복수의 인쇄배선이 서로 전기적으로 쇼트되는 것이다. 이와 같은 납땜 결함은 표면실장기술 등의 패키징 기술을 채용한 집적회로를 PC 보드상에 실장할 때에도 생길 수 있다.
종래, PC 보드상의 집적회로의 납땜 결함을 검출하기 위하여, 인·서키트·테스터가 이용되어 왔다. 이 경우 인·서키트·테스터의 복수의 프로브핀이 테스트 대상 집적회로 주위의 배선에 각각 접촉시켜진다. 그리고 일부의 프로브핀으로부터 집적회로의 입력단자에 테스트 데이터신호가 공급되고, 이 집적회로의 출력단자로부터 얻어지는 신호가 다른 프로브핀으로부터 테스트 결과신호로서 인·서키트·테스터에 도입하고, 이 도입된 신호가 기대값과 비교된다. 이 비교 결과로부터 납땜 결함의 유무가 판정된다. 그런데 1장의 PC 보드상에 다수의 집적회로가 고밀도 실장되는 상황이나, PC 보드가 다층화된 배선을 가지는 상황에서는 물리적으로 프로브핀을 배선에 접촉시킬 수 없을 수가 있으므로, 인·서키트·테스터의 이용이 불가능하게 되고 있다.
그래서 미국특허 제 5,084,874호 등에 개시되어 있는 바운더리·스캔·테스트(BST) 기술을 납땜 결함의 검출에 이용하는 것이 고려된다. BST 기술에 의하면, PC 보드상에서 복수의 인쇄배선을 통하여 서로 접속된 2개의 각 집적회로 가운데 복수의 바운더리·스캔·셀(BSC)로 구성되는 테스트회로가 설치된다. 그래서 한쪽의 집적회로에 내장된 테스트 회로는 이 집적회로의 대응출력단자를 통하여 각각 인쇄배선상에 테스트 데이터 신호를 공급한다. 개개의 인쇄배선상의 신호는 다른쪽의 집적회로의 대응입력단자를 통하여 이 집적회로에 내장된 테스트 회로에 테스트 결과신호로서 도입된다. 모든 BSC는 어떤 모드에서 서로 직렬로 접속된다. 따라서, 테스트 데이터신호의 부여와 테스트 결과신호의 관측이 스캔 동작에 의하여 달성되고, 테스트 데이터신호와 테스트 결과신호의 비교에 의하여 납땜 결함의 유무가 판정된다.
그런데 상기 종래의 BST 기술을 이용한 납땜 결함의 검출은 PC 보드상에서 서로 접속된 2개의 집적회로 각각이 복수의 BSC로 구성되는 테스트 회로를 내장하고 있는 것을 전제로 한 것이었다. 따라서, 한쪽의 집적회로가 테스트 회로를 내장하고 있지 않는 경우에는 다른쪽의 집적회로가 테스트 회로를 내장하고 있어도 납땜 결함의 검출을 달성할 수 없다는 문제가 있었다. 또 어떤 집적회로의 신호단자에 트랜지스터, 다이오드 등의 디스크리트한 능동소자, 혹은 트랜스, 콘덴서 등의 수동소자가 접속되고 있는 경우에는 이들 소자는 테스트 회로를 내장할 수 없으므로, 집적회로가 테스트 회로를 내장하고 있어도 이 집적회로 신호단자의 납땜 결함을 검출하는 것은 불가능하다. 따라서, 종래의 PC 보드 전체의 납땜 결함의 높은 검출율을 기대할 수 없었다.
(발명의 개요)
본 발명의 목적은 집적회로에 내장된 테스트 회로만으로 이 집적회로가 PC 보드상에서 어떠한 소자에 접속되는가에 관계없이, 이 집적회로 신호단자의 오픈불량을 검출할 수 있도록 하는 것에 있다.
이 목적을 달성하기 위하여, 본 발명은 PC 보드상에서 집적회로의 신호단자가 인쇄배선에 정상으로 전기접속되고 있을 때와, 전기접속되고 있지 않을 때의 부하용량의 차로부터, 이 신호단자의 오픈불량을 검지하는 것으로 한 것이다.
배선의 전기특성을 나타내는 양으로서, 저항, 인덕턴스 및 부유용량을 들 수 있다. 이 중, 측정의 용이함 때문에 부유용량을 선택하는 것이 좋다. 배선이 가지는 부유용량 C에 대한 충전을 실행하는 경우의 충전전류 I(t)와 충전전압 V(t)의 관계는,
I(t) = C × dV(t) / dt
로 표현된다. 이 경우에는 t는 시간이다. 따라서, 부유용량의 차는 충전시간의 차, 충전전류의 차, 혹은 충전전압의 차로서 검출하는 것이 가능하다. 이 중, 측정의 간편함 때문에 충전시간의 차를 선택하는 것이 좋다. 즉, 부유용량의 충전에 필요한 시간의 차로부터 신호단자의 오픈불량을 검지하는 것으로 한다.
구체적으로는 집적회로중에 테스트 모드에서 각각 대응하는 신호단자를 통하여 PC 보드상의 대응하는 배선이 가지는 부유용량으로 충전전류를 공급하기 위한 복수의 논리회로 버퍼를 설치한다. 이 복수의 논리회로 버퍼 각각의 신호 지연시간은 부유용량의 차를 반영하므로, 각각 대응하는 논리회로 버퍼의 입력 천이시각과 그 출력 천이시각의 시간간격을 나타내는 펄스 폭을 가지는 논리신호를 공급하기 위한 복수의 배타적 OR 게이트를 집적회로중에 더 설치한다. 이 구성에 의하면, 집적회로가 PC 보드상에서 어떠한 소자에 접속되는가에 관계없이 오픈불량을 검지할 수 있으므로, PC 보드 전체의 납땜 결함의 높은 검출율을 달성할 수 있는 효과가 얻어진다.
(실시예)
이하, 본 발명에 관한 테스트 회로를 내장한 집적회로의 구체예에 대하여 도면을 참조하면서 설명한다.
제1도는 본 발명에 관한 집적회로의 구성예를 나타내고 있다. 제1도의 집적회로(10)는 제1 및 제2 입력단자 IN1, IN2와, 1개의 출력단자 OUT와, 5개의 테스트 단자 TDI, TDO, TCTL, TCK1, TCK2를 구비하고 있다. 이 집적회로(10)가 PC 보드상에 실장될 때, 3개의 신호단자 IN1, IN2, OUT는 각각 PC 보드상의 대응하는 배선에 납땜에 의하여 전기 접속된다. 제1도중의 C는 각 배선이 가지는 부유용량을 나타내고 있다. 11은 집적회로(10) 본래의 기능을 실현하도록 3개의 단자 IN1, IN2, OUT에 내부 접속된 내부논리(응용 논리; application logic)이다. 내부논리(11)와 출력단자 OUT 사이에는, 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 하이·임피던스 출력을 유지하고, 테스트 제어신호 TCTL이 비테스트모드를 지정하는 경우(TCTL=0)에는 내부논리(11)로부터 출력단자 OUT로 신호를 전송하기 위한 논리회로 버퍼(12)가 개재하고 있다. 또 제1도의 예에서는 설명의 편의를 고려하여 신호단자의 수를 3으로 하고 있지만, 이 수에 한정되는 것은 아니다.
제1도의 집적회로(10)에 내장된 테스트 회로는 제1 및 제2 D플립플롭(21, 26)과, 제1, 제2 및 제3 논리회로 버퍼(22a,22b,22c)와, 제1, 제2 및 제3 배타적 OR 게이트(23a,23b,23c)와, 1개의 AND 게이트(24) 및 1개의 셀렉터(25)를 구비하고 있다.
제1 D플립플롭(21)은 테스트 데이터신호 TDI를 제1테스트 클록신호 TCK1의 상승 천이에 동기하여 래치하고, 이 래치한 신호를 3개의 논리회로 버퍼(22a, 22b, 22c)로 분배하기 위한 입력 플립플롭이다. 3개의 논리회로 버퍼(22a, 22b, 22c) 공통의 입력신호를 DI라 한다.
제 1 논리회로 버퍼(22a)는 제 1 입력단자 IN1로 신호 DOa를, 제 2 논리회로 버퍼(22b)는 제 2 입력신호 IN2로 신호 DOb를, 제 3 논리회로 버퍼(22c)는 출력단자 OUT로 신호 DOc를 각각 출력하는 것이다. 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 1 논리회로 버퍼(22a)는 제 1 입력단자 IN1를 통하고, 제 2 논리회로 버퍼(22b)는 제 2 입력단자 IN2를 통하며, 제 3 논리회로 버퍼(22c)는 출력단자 OUT를 통하여 각각 PC 보드상의 대응하는 배선이 가지는 부유용량 C로 작은 충전전류를 공급한다. 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 3개의 논리회로 버퍼(22a, 22b, 22c)가 어느것이나 하이·임피던스 출력을 유지한다. 제 1 배타적 OR 게이트(23a)는 제 1 논리회로 버퍼(22a)의 입력신호 DI의 상승 천이시각과, 제 1 논리회로 버퍼(22a)의 출력신호 DOa의 상승 천이시각의 시간간격을 나타내는 펄스 폭을 가지는 논리신호 XORa를 공급한다. 제 2 배타적 OR 게이트(23b)는 제 2 논리회로 버퍼(22b)의 입력신호 DI의 상승 천이시각과, 제 2 논리회로 버퍼(22b)의 출력신호 DOb의 상승 천이시각의 시간간격을 나타내는 펄스 폭을 가지는 논리신호 XORb를 공급한다. 제 3 배타적 OR 게이트(23c)는 제 3 논리회로 버퍼(22c)의 입력신호 DI의 상승 천이시각과, 제 3 논리회로 버퍼(22c)의 출력신호 DOc의 상승 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호 XORc를 공급한다.
AND 게이트(24)는 3개의 논리신호 XORa, XORb, XORc의 논리곱신호 AND를 공급하는 것이다. 셀렉터(25)는 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 논리곱신호 AND를, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 제 1 D플립플롭(21)의 출력신호를 각각 제 2 D플립플롭(26)을 데이터 신호로서 공급하는 것이다. 제 2 D플립플롭(26)은 셀렉터(25)로부터 공급된 데이터 신호를 제 2 테스트 클록신호 TCK2의 상승 천이에 동기하여 래치하고, 이 래치한 신호를 테스트 결과신호 TDO로서 출력하기 위한 출력 플립플롭이다.
제 2 도는 상기 집적회로(10)의 테스트 동작(TCTL=1)을 나타내고 있다. 여기에서, 2개의 입력단자 IN1,IN2는 납땜 결함을 가지지 않고, 출력단자 OUT는 오픈불량의 납땜 결함을 가지는 것으로 한다. 테스트 데이터 입력신호 TDI의 논리값을 1로 설정한 데다가 시각 T1에서 제 1 테스트 클록신호 TCK1을 상승시키면, 제 1 D플립플롭(21)의 출력신호가 논리값 0으로부터 논리값 1로 천이한다. 결국, 3개의 논리회로 버퍼(22a, 22b, 22c) 공통의 입력신호 DI가 상승 천이한다. 2개의 입력단자 IN1, IN2는 납땜 결함을 가지지 않으므로, 제 1 및 제 2 논리회로 버퍼(22a, 22b)는 각각 부유용량 C로 작은 충전전류를 공급한다. 제 1 논리회로 버퍼(22a)의 신호 지연시간은 버퍼 고유의 게이트 지연시간 Tg와, 배선이 가지는 부유용량 C에 의존한 배선지연시간 Tw의 합이 된다. 제 2 논리회로 버퍼(22b)에서도 마찬가지이다. 한편, 출력단자 OUT는 오픈불량의 납땜 결함을 가지므로, 제 3 논리회로 버퍼(22c)는 부유용량 C에 대한 충전전류의 공급을 실행할 수 없다. 따라서, 제 3 논리회로 버퍼(22c)의 신호 지연시간은 버퍼 고유의 게이트 지연시간 Tg와 일치한다. 결국, 제 2 도에 나타내는 바와 같이, 제 3 논리회로 버퍼(22c)의 출력신호 DOc가 시각 T2에서 상승 천이한 후에, 제 1 및 제 2 논리회로 버퍼(22a, 22b)의 출력신호 DOa, DOb가 시각 T3에서 상승 천이하게 된다. 이 결과, 제 1 및 제 2 배타적 OR 게이트(23a, 23b)로부터 공급되는 논리신호 XORa, XORb는 펄스 폭 Tg+Tw를 가지고, 제 3 배타적 OR 게이트(23c)로부터 공급되는 논리신호 XORc는 펄스 폭 Tg를 갖는다. 결국, AND 게이트(24)로부터 공급되는 논리곱신호 AND는 펄스 폭 Tg를 갖는다.
배선 지연시간 Tw는,
Tw = C × Tc
로 표시된다. 이 경우에, Tc는 단위용량당의 지연시간으로, 예를들면 10ns/pF에 설정된다. 이 경우에는 부유용량 C가 1pF이라도 신호 DOc의 상승 천이시각 T2와, 신호 DOa, DOb의 상승 천이시각 T3 사이에 10ns의 시간차가 있을 수 있다. 그리고 시각 T2와 시각 T3 사이의 시각 Tm에서, 제 2 테스트 클록신호 TCK2가 상승될 수 있다. 시각 Tm에서는 논리곱신호 AND의 논리값이 이미 0으로 되어 있으므로, 제 2 D플립플롭(26)이 논리값 0을 래치하는 결과, 테스트 결과신호 TDO가 「오픈불량 있음」을 나타내는 논리값 0이 된다. 이 테스트 결과신호 TDO는 시각 T4에서 관측된다. 2개의 입력단자 IN1, IN2와 1개의 출력단자 OUT의 어느것이나 납땜 결함을 가지지 않는 경우에는 제 2 도중에 상상선(이점쇄선)으로 나타내는 바와 같이 시각 T4의 테스트 결과신호 TDO가 「오픈불량 없음」을 나타내는 논리값 1이 된다.
이상한 바와 같이, 제 1 도의 집적회로(10)에 의하면, 이 집적회로(10)에 내장된 테스트 회로만으로 3개의 신호단자 IN1, IN2, OUT 중에 오픈불량을 가지는 신호단자가 존재하는지 여부를 검지할 수 있다. 즉, PC 보드상의 집적회로(10)의 납땜 결함에 관한, 이른바 GO/NG 테스트를 용이하게 실현할 수 있는 것이다.
제 3 도는 본 발명에 관한 4개의 집적회로를 포함하는 복수의 회로요소를 실장한 PC 보드의 예를 나타내고 있다. 제 3 도의 PC 보드(5)에는 각각 제 1 도중의 구성을 확장한 테스트 회로를 내장한 제 1, 제 2, 제 3 및 제 4 집적회로(10a, 10b, 10c, 10d)와, 메모리(15)와, 트랜스(16)와, 트랜지스터군(17)과, 디지털·아날로그 컨버터(DAC)(18)와, 발광다이오드(LED)군(19)이 실장되어 있다. 4개의 집적회로(10a, 10b, 10c, 10d)는 각각 6개의 신호단자와, 5개의 테스트 단자 TDI, TDO, TCTL, TCK1, TCK2를 구비하고 있다. PC 보드(5)는 7개의 신호단자와, 5개의 테스트단자 TDI, TDO, TCTL, TCK1, TCK2를 구비하고 있다. 각각 외부로부터 PC 보드(5)에 공급되는 테스트 제어신호 TCL, 제 1 테스트 클록신호 TCK1 및 제 2 테스트 클록신호 TCK2는 4개의 집적회로(10a, 10b, 10c, 10d) 각각에 병렬로 공급된다. 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 셀렉터(25)(제 1 도 참조)의 움직임에 의하여, 제 3 도에 나타내는 바와 같이, PC 보드(5)의 테스트 데이터 입력단자 TDI와 테스트 결과 출력단자 TDO 사이에 4개의 집적회로(10a, 10b, 10c, 10d)에 내장된 합계 8개의 D플립플롭(21, 26)이 서로 직렬로 접속된다. 메모리(15) 및 DAC(18)는 어느것이나 테스트 회로를 내장하고 있지 않는 집적회로이다. 트랜스(16), 트랜지스터군(17) 및 LED군(19)은 어느것이나 테스트 회로를 내장할 수 없는 소자이다.
제 3 도의 PC 보드(5)에 의하면, 4개의 집적회로(10a, 10b, 10c, 10d) 각각에 대한 테스트 데이터 신호의 부호와, 4개의 집적회로(10a, 10b, 10c, 10d) 각각의 테스트 결과신호의 관측이 종래의 BST 기술과 같은 스캔 동작(TCTL=0)에 의하여 달성된다. 이 때, 제 1 테스트 클록신호 TCK1 및 제 2 테스트 클록신호 TCK2로서, 외부로부터 동일한 클록신호가 공급된다. 또 테스트 모드를 지정하는 테스트 제어신호 TCTL(TCTL=1)이 외부로부터 PC보드(5)에 공급되면, 4개의 집적회로(10a, 10b, 10c, 10d) 각각의 신호단자 부유용량에 의거하는 오픈불량 테스트가 실행된다.
구체적으로는, 제 1 집적회로(10a) 2개의 신호단자, 제 3 집적회로(10c) 2개의 신호단자 및 제 4 집적회로(10d) 2개의 신호단자는 각각 인쇄배선을 통하여 메모리(15)에 접속되어 있고, 메모리(15)는 테스트 회로를 내장하고 있지 않으나 이들의 신호 단자는 각각 오픈불량검지가 가능하다. 제 1 집적회로(10a)의 다른 2개의 신호단자, 제 2 집적회로(10b) 1개의 신호단자 및 제 4 집적회로(10d)의 다른 2개의 신호단자는, 각각 인쇄배선을 통하여 PC 보드(5)의 신호단자에서 개방되고 있으나, 각각 오픈불량검지가 가능하다. 제 2 집적회로(10b)의 다른 1개의 신호단자는 인쇄배선을 통하여 트랜스(16)에, 제 2 집적회로(10b)의 다른 4개의 신호단자는 각각 인쇄배선을 통하여 트랜지스터군(17) 각각의 베이스에, 제 3 집적회로(10c)의 다른 4개의 신호단자는 각각 인쇄배선을 통하여 LED군(19) 각각의 애노드에 각각 접속되어 있고, 트랜스(16), 트랜지스터군(17) 및 LED군(19)는 어느것이나 테스트 회로를 내장할 수 없는 소자이지만, 이들의 신호단자도 각가 오픈불량검지가 가능하다. 제 1 집적회로(10a)의 다른 2개의 신호단자와 제 4 집적회로(10d)의 다른 2개의 신호단자는 각각 인쇄배선을 통하여 서로 접속되고 있으나, 각각 오픈불량 검지가 가능하다. 따라서, 제 3 도의 구성에 의하면, PC 보드(5) 전체의 납땜 결함의 검출율이 종래의 BST 기술의 경우에 비하여 대폭 향상한다.
제 4 도는 본 발명에 관한 집적회로의 다른 구성예를 나타내고 있다. 제 4 도의 집적회로(30)는 제 1 및 제 2 입력단자 IN1, IN2와, 1개의 출력단자 OUT와, 4개의 테스트단자 TDI, TDO, TCTL, TCLK를 구비하고 있다. 이 집적회로(30)가 PC보드상에 실장될 때, 3개의 신호단자 IN1, IN2, OUT는 각각 PC 보드상의 대응하는 배선에 납땜에 의하여 전기 접속된다. 제 4 도중의 C는 각 배선이 가지는 부유용량을 나타내고 있다. 31은 집적회로(30) 본래의 기능을 실현하도록 3개의 신호단자 IN1, IN2, OUT에 내부 접속된 내부논리(응용·논리)이다. 내부논리(31)와 출력단자 OUT 사이에는, 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 하이·임피던스 출력을 유지하고, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 내부논리(31)로부터 출력단자 OUT로 신호를 전달하기 위한 논리회로 버퍼(32)가 개재하고 있다. 또 제 4 도의 예에서는 설명의 편의를 고려하여 신호단자의 수를 3으로 하고 있으나, 이 수에 한정되는 것은 아니다.
제 4 도의 집적회로(30)에 내장된 테스트 회로는 제 1 배타적 OR 게이트(41)와, 지연회로(42)와, 제 1 셀렉터(42)와, 제 2, 제 3 및 제 4 셀렉터(44a, 44b, 44c)와, 제 5, 제 6 및 제 7 셀렉터(45a, 45b, 45c)와, 제 1, 제 2 및 제 3 D플립플롭(46a, 46b, 46c)과, 제 1, 제 2 및 제 3 논리회로 버퍼(47a, 47b, 47c)와, 제 2, 제 3 및 제 4 배타적 OR 게이트(48a, 48b, 48c)를 구비하고 있다.
지연회로(42)는 외부로부터 공급된 테스트 클록신호 TCLK를 일정 시간 △T만큼 지연시키기 위한 회로이다. 제 1 배타적 OR 게이트(41)는 테스트 클록신호 TCLK와 지연회로(42) 출력신호의 배타적 논리합 신호를 내부 클록신호 XOR 로서 공급하는 것이다. 제 1 셀렉터(43)는 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 1 배타적 OR 게이트(41)로부터 공급된 내부 클록신호 XOR을, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 외부로부터 공급된 테스트 클록신호 TCLK를 각각 3개의 D플립플롭(46a, 46b, 46c)으로 공급하는 것이다.
제 2 셀렉터(44a)는 테스트 클록신호 TCLK의 논리값이 0인 경우에는 제 1 D플립플롭(46a)의 반전출력신호를 자기 생성된 테스트 데이터신호로서 선택하고, 테스트 클록신호 TCLK의 논리값이 1인 경우에는 제 2 배타적 OR 게이트(48a)로부터 공급된 논리신호 XORa를 선택하는 것이다. 제 5 셀렉터(45a)는 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 2 셀렉터(44a)에 의하여 선택된 신호를, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 제 2 D플립플롭(46b)의 비반전 출력신호를 각각 제 1 D플립플롭(46a)으로 데이터 신호로서 공급하는 것이다. 제 1 D플립플롭(46a)은 제 5 셀렉터(45a)로부터 공급된 데이터 신호를 제 1 셀렉터(43)으로부터 공급된 클록신호의 상승 천이에 동기하여 래치하고, 이 래치한 신호를 제 1 논리회로 버퍼(47a)로 공급하는 것이다. 제 1 D플립플롭(46a)의 비반전출력은 테스트 결과 출력단자 TDO에 접속되고 있다.
제 3 셀렉터(44b)는 테스트 클록신호 TCLK의 논리값이 0인 경우에는 제 2 D플립플롭(46b)의 반전출력신호를 자기 생성된 테스트 데이터 신호로서 선택하고, 테스트 클록신호 TCLK의 논리값이 1인 경우에는 제 3 배타적 OR 게이트(48b)로부터 공급된 논리신호 XORb를 선택하는 것이다. 제 6 셀렉터(45b)는 테스트 제어 신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 3 셀렉터(44b)에 의하여 선택된 신호를, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 제 3 플립플롭(46c)의 비반전 출력신호를 각각 제 2D플립플롭(46b)로 데이터 신호로서 공급하는 것이다. 제 2 D플립플롭(46b)는 제 6 셀렉터(45b)로부터 공급된 데이터 신호를 1 셀렉터(43)로부터 공급된 클록신호의 상승천이에 동기하여 래치하고, 이 래치한 신호를 제 2 논리회로 버퍼(47b)로 공급하는 것이다.
제 4 셀렉터(44c)는 테스트 클록신호 TCLK의 논리값이 0인 경우에는 제 3 D플립플롭(46c)의 반전 출력신호를 자기 생성된 테스트 데이터 신호로서 선택하고, 테스트 클록신호 TCLK의 논리값이 1인 경우에는 제 4 배타적 OR 게이트(48c)로부터 공급된 논리신호 XORc를 선택하는 것이다. 제 7 셀렉터(45c)는 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 4 셀렉터(44c)에 의하여 선택된 신호를, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는 외부로부터 테스트 데이터 입력단자 TDI를 통하여 공급된 신호를 각각 제 3 D플립플롭(46c)으로 데이터 신호로서 공급하는 것이다. 제 3 D플립플롭(46c)은 제 7 셀렉터(45c)로부터 공급된 데이터 신호를 제 1 셀렉터(43)로부터 공급된 클록신호의 상승 천이에 동기하여 래치하고, 이 래치한 신호를 제 3 논리회로 버퍼(47c)로 공급하는 것이다.
제 1 논리회로 버퍼(47a)는 제 1 입력단자 IN1로 신호 DOa를, 제 2 논리회로 버퍼(47b)는 제 2 입력단자 IN2로 신호 DOb를, 제 3 논리회로 버퍼(47c)는 출력단자 OUT로 신호 DOc를 각각 출력하는 것이다. 테스트 제어신호 TCTL이 테스트 모드를 지정하는 경우(TCTL=1)에는 제 1 논리회로 버퍼(47a)는 제 1 입력단자 IN1을 통하고, 제 2 논리회로 버퍼(47b)는 제 2 입력단자 IN2를 통하며, 제 3 논리회로 버퍼(47c)는 출력단자 OUT를 통하여 각각 PC 보드상의 대응하는 배선이 가지는 부유용량 C로 작은 충전전류를 공급한다. 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는, 3개의 논리회로 버퍼(47a, 47b, 47c) 어느 것이나 하이·임피던스 출력을 유지한다. 제 2 배타적 OR 게이트(48a)는, 제 1 논리회로 버퍼(47a)의 입력신호 DIa의 상승 천이시각과, 제 1 논리회로 버퍼(47a)의 출력신호 DOa의 상승 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호 XORa를 공급한다. 제 3 배타적 OR 게이트(48b)는 제 2 논리회로 버퍼(47b)의 입력신호 DIb의 상승 천이시각과, 제 2 논리회로 버퍼(47b)의 출력신호 DOb의 상승 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호 XORb를 공급한다. 제 4 배타적 OR 게이트(48c)는 제 3 논리회로 버퍼(47c)의 입력신호 DIc의 상승 천이시각과, 제 3 논리회로 버퍼(47c)의 출력신호 DOc의 상승 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호 XORc를 공급한다.
제 4 도의 집적회로(30)에 의하면, 3개의 D플립플롭(46a, 46b, 46c) 각각에 대한 테스트 데이터 신호의 부여와, 이 3개의 D플립플롭(46a, 46b, 46c) 각각에 래치된 테스트 결과신호의 관측이 종래의 BST 기술과 같은 스캔 동작(TCTL=0)에 의하여 달성된다. 상세하게 설명하면, 테스트 제어신호 TCTL이 비테스트 모드를 지정하는 경우(TCTL=0)에는, 테스트 데이터 입력단자 TDI로부터, 제 7 셀렉터(45c), 제 3 D플립플롭(46c), 제 6 셀렉터(45b), 제 2 D플립플롭(46b), 제 5 셀렉터(45a) 및 제 1 D 플립플롭(46a)을 거쳐 테스트 결과 출력단자 TDO에 이르는 스캔패스가 형성된다. 또 3개의 D플립플롭(46a, 46b, 46c)의 각각으로, 외부로부터 공급된 테스트 클록신호 TCLK가 데이터 시프트를 위한 클록신호로서 부여된다.
제 5 도는 상기 집적회로(30)의 테스트 동작(TCTL=1)을 나타내고 있다. 여기에서, 2개의 입력단자 IN1, IN2는 납땜 결함을 가지지 않고, 출력단자 OUT는 오픈불량의 납땜 결함을 가지는 것으로 한다. 또 3개의 D플립플롭(46a, 46b, 46c) 각각의 비반전 출력신호는 스캔 동작(TCTL=0)에 의하여, 어느것이나 논리값 0에 미리 설정되어 있는 것으로 한다. 따라서, 테스트 클록신호 TCLK의 논리값이 0인 동안은, 3개의 D플립플롭(46a, 46b, 46c) 각각의 반전 출력신호가 각각 논리값 1의 자기 생성된 테스트 데이터 신호로서 이 3개의 D플립플롭(46a, 46b, 46c) 각각에 공급된다.
제 1 배타적 OR 게이트(41)와, 지연회로(42)는 테스트 클록신호 TCLK로부터 내부클록신호 XOR을 생성한다. 생성된 내부 클록신호 XOR은 제 5도에 나타내는 바와 같이, 테스트 클록신호 TCLK의 상승 천이시각으로부터 시작되는 폭 △T의 펄스 P1과, 테스트 클록신호 TCLK의 상승 천이시각으로부터 시작되는 폭 △T의 펄스 P2를 가지는 것이다.
시각 T1에서 테스트 클록신호 TCLK를 상승시키면, 내부 클록신호 XOR의 펄스 P1의 상승 천이에 동기하여 3개의 D플립플롭(46a, 46b, 46c) 각각의 비반전 출력신호 어느것이나 논리값 0으로부터 논리값 1로 천이한다. 결국, 3개의 논리회로 버퍼(47a, 47b, 47c) 각각의 입력신호 DIa, DIb, DIc 어느것이나 상승 천이한다. 2개의 입력단자 IN1, IN2는 납땜 결함을 가지지 않으므로, 제 1 및 제 2 논리회로 버퍼(47a, 47b)는 각각 부유용량 C로 작은 충전전류를 공급한다. 제 1 논리회로 버퍼(47a)의 신호지연시간은 버퍼 고유의 게이트 지연시간 Tg와, 배선이 가지는 부유용량 C에 의존한 배선 지연시간 Tw의 합이 된다. 제 2 논리회로 버퍼(47b)에서도 마찬가지이다. 한편, 출력단자 OUT는 오픈불량의 납땜 결함을 가지므로, 제 3 논리회로 버퍼(47c)는 부유용량 C에 대한 충전전류의 공급을 행할 수 없다. 따라서, 제 3 논리회로 버퍼(47c)의 신호지연시간은, 버퍼 고유의 게이트 지연시간 Tg와 일치한다. 결국, 제 5 도에 나타내는 바와 같이, 제 3 논리회로 버퍼(47c)의 출력신호 DOc가 상승 천이한 후에, 제 1및 제 2 논리회로 버퍼(47a, 47b)의 출력신호 DOa, DOb가 상승 천이하는 것으로 된다. 이 결과, 제 1 및 제 2 배타적 OR 게이트(48a, 48b)로부터 공급되는 논리신호 XORa, XORb는 펄스 폭 Tg+Tw를 가지고, 제 3 배타적 OR 게이트(48c)로부터 공급되는 논리신호 XORc는 펄스 폭 Tg를 갖는다.
시각 T1로부터 시간 △T만큼 경과한 시점에서 테스트 클록신호 TCLK가 상승되어지면, 내부 클록신호 XOR의 펄스 P2의 상승 천이에 동기하여 3개의 논리신호 XORa, XORb, XORc가 각각 D플립플롭(46a, 46b, 46c)에 래치된다. 이 경우에, Tg＜△T1＜Tg+Tw이다. 따라서, 신호 DIa가 「오픈불량 없음」을 나타내는 논리값 1로, 신호 DIb가 「오픈불량 없음」을 나타내는 논리값 1로, 신호 DIc가 「오픈불량 있음」을 나타내는 논리값 0으로 된다. 이들의 신호 DIa, DIb, DIc는 스캔 동작(TCTL=0)에 의하여 테스트 결과 출력단자 TDO를 통하여 관측된다. 또, 제 5 도에 나타내는 바와같이, 시각 T2에서 테스트 클록신호 TCLK를 다시 상승시키고, 또 시간 △T2만큼 경과한 시점에서 테스트 클록신호 TCLK를 상승시키면 신호 DIa, DIb, DIc 각각의 논리값은 모두 0으로 되돌아간다. 이 경우에, Tg+Tw＜△T2이다.
이상한 바와 같이, 제 4 도의 집적회로(30)에 의하면, 이 집적회로(30)에 내장된 테스트회로만으로 3개의 신호단자 IN1, IN2, OUT 중의 오픈불량을 가지는 신호단자를 특정할 수 있다. 따라서, 오픈불량 개소의 수리를 용이하게 실행할 수 있는 이점이 있다. 게다가 3개의 D플립플롭(46a, 46b, 46c) 각각이 테스트 데이터 신호의 입력을 위한 입력 플립플롭의 기능과, 테스트 결과신호의 출력을 위한 출력 플립플롭의 기능을 겸비하고 있는 것이므로, 테스트 회로의 규모가 작게 구성되어 있다. 또 테스트 데이터 신호를 래치하기 위한 펄스 P1과, 테스트 결과신호를 래치하기 위한 펄스 P2를 가지는 내부 클록신호 XOR을 제 1 배타적 OR 게이트(41)와 지연회로(42)에서 생성하는 것으로 한 것이므로, 외부로부터 하나의 테스트 클록신호 TCLK를 공급하는 것만으로 된다는 이점이 얻어진다.
또 제 1 도 및 제 4 도의 예에서는 테스트 데이터 신호의 부호와 테스트 결과신호의 관측을 종래의 BST 기술과 같은 스캔 동작에 의하여 달성하는 것으로 하였으나, 이것에 한정되는 것은 아니다. 또 본 발명은 디지털 집적회로에 한정하지 않고, 아날로그 집적회로에도 적용이 가능하다.

Claims (18)

  1. 인쇄회로 기판상에 실장되는 집적회로로서,
    상기 인쇄회로 기판상의 배선에 대한 전기접속을 위한 복수의 신호단자와,
    상기 복수의 신호단자 각각을 통하여 상기 인쇄회로 기판상의 대응하는 배선이 가지는 부유용량을 각각 충전하기 위한 제 1 회로수단과,
    상기 제 1 회로수단에 의하여 충전되는 부유용량의 차로부터, 상기 복수의 신호단자가 상기 인쇄회로 기판상의 배선에 정상으로 전기 접속되어 있는지 여부를 조사하기 위한 제 2 회로수단을 구비한 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서,
    상기 제 1 회로수단은, 외부로부터 공급된 테스트 제어신호가 테스트 모드를 지정하는 경우에는 각각 상기 복수의 신호단자중의 대응하는 신호단자를 통하여 상기 인쇄회로 기판상의 대응하는 배선이 가지는 부유용량으로 충전전류를 공급하고, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 각각 하이ㆍ임피던스 출력을 유지하기 위한 복수의 논리회로 버퍼를 구비한 것을 특징으로 하는 집적회로.
  3. 제 1 항에 있어서,
    상기 집적회로 본래의 기능을 실현하도록 상기 복수의 신호단자에 내부 접속된 내부회로수단과,
    상기 내부회로수단과 상기 복수의 신호단자 중의 출력단자 사이에 개재하고, 외부로부터 공급된 테스트 제어신호가 테스트 모드를 지정하는 경우에는 하이ㆍ임 피던스 출력을 유지하고, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 상기 내부회로수단으로부터 상기 출력단자로 신호를 전달하기 위한 논리회로 버퍼를 더 구비한 것을 특징으로 하는 집적회로.
  4. 제 1 항에 있어서,
    상기 제 2 회로수단은, 상기 부유용량의 충전에 필요한 시간의 차로부터, 상기 복수의 신호단자 중 어느 하나의 신호단자의 오픈불량의 납땜 결함을 검지하기 위한 수단을 구비한 것을 특징으로 하는 집적회로.
  5. 제 1 항에 있어서,
    상기 제 2 회로수단은, 상기 복수의 신호단자중에 오픈불량의 납땜 결함을 가지는 신호단자가 존재하는지 여부를 나타내는 신호를 출력하기 위한 수단을 구비한 것을 특징으로 하는 집적회로.
  6. 제 1 항에 있어서,
    상기 제 2 회로수단은, 상기 복수의 신호단자 중 오픈불량의 납땜 결함을 가지는 신호단자를 특정하는 신호를 출력하기 위한 수단을 구비한 것을 특징으로 하는 집적회로.
  7. 제 2 항에 있어서,
    테스트 데이터 신호를 래치하고, 이 래치한 테스트 데이터 신호를 상기 복수의 논리회로 버퍼 각각으로 분배하기 위한 입력 플립플롭을 더 구비한 것을 특징으로 하는 집적회로.
  8. 제 2 항에 있어서,
    각각 테스트 데이터 신호를 래치하고, 각각 이 래치한 테스트 데이터 신호를 상기 복수의 논리회로 버퍼 중의 대응하는 논리회로 버퍼로 공급하기 위한 복수의 입력 플립플롭을 더 구비한 것을 특징으로 하는 집적회로.
  9. 제 2 항에 있어서,
    상기 제 2 회로수단은, 각각 상기 복수의 논리회로 버퍼 중의 대응하는 논리회로 버퍼의 입력 천이시각과, 이 논리회로 버퍼의 출력 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호를 공급하기 위한 복수의 논리게이트를 구비한 것을 특징으로 하는 집적회로.
  10. 제 9 항에 있어서,
    상기 제 2 회로수단은,
    상기 복수의 논리게이트 각각으로부터 공급된 논리신호의 논리곱 신호를 공급하기 위한 AND 게이트와,
    상기 AND 게이트로부터 공급된 논리곱 신호를 래치하고, 이 래치한 논리곱 신호를 외부로 출력하기 위한 출력 플립플롭을 더 구비한 것을 특징으로 하는 집적회로.
  11. 제 9 항에 있어서,
    상기 제 2 회로수단은, 각각 상기 복수의 논리게이트 중 대응하는 논리게이트로부터 공급된 논리신호를 래치하고, 각각 이 래치한 논리신호를 외부로 출력하기 위한 복수의 출력 플립플롭을 더 구비한 것을 특징으로 하는 집적회로.
  12. 인쇄회로 기판상에 실장되는 집적회로로서,
    상기 인쇄회로 기판상의 배선에 대한 전기 접속을 위한 복수의 신호단자와,
    외부로부터 공급된 테스트 제어신호가 테스트 모드를 지정하는 경우에는 각각 상기 복수의 신호단자 중의 대응하는 신호단자를 통하여 상기 인쇄회로기판상의 대응하는 배선이 지니는 부유용량으로 충전전류를 공급하고, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 각각 하이·임피던스 출력을 유지하기 위한 복수의 논리회로 버퍼와,
    테스트 데이터 신호를 제 1 테스트 클록신호에 동기하여 래치하고, 이 래치한 테스트 데이터 신호를 상기 복수의 논리회로 버퍼 각각으로 분배하기 위한 입력 플립플롭과,
    각각 상기 복수의 논리회로 버퍼 중의 대응하는 논리회로 버퍼의 입력 천이시각과, 이 논리회로 버퍼의 출력 천이시각의 시간 간격을 표시하는 펄스 폭을 가지는 논리신호를 공급하기 위한 복수의 논리 게이트와,
    상기 복수의 논리게이트 각각으로부터 공급된 논리신호의 논리곱 신호를 공급하기 위한 AND 게이트와,
    상기 AND 게이트로부터 공급된 논리곱 신호를 제 2 테스트 클록신호에 동기하여 래치하고, 이 래치한 논리곱 신호를 외부로 출력하기 위한 출력 플립플롭을 더 구비한 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서,
    상기 집적회로 본래의 기능을 실현하도록 상기 복수의 신호단자에 내부 접속된 내부회로수단과,
    상기 내부회로수단과 상기 복수의 신호단자 중의 출력단자 사이에 개재하고, 상기 테스트 제어신호가 테스트 모드를 지정하는 경우에는 하이·임피던스 출력을 유지하며, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 상기 내부회로수단으로부터 상기 출력단자로 신호를 전달하기 위한 논리회로 버퍼를 더 구비한 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서,
    상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 상기 입력 플립플롭과 상기 출력 플립플롭을 서로 직렬로 접속하기 위한 회로수단을 더 구비한 것을 특징으로 하는 집적회로.
  15. 인쇄회로 기판상에 실장되는 집적회로로서,
    상기 인쇄회로 기판상의 배선에 대한 전기 접속을 위한 복수의 신호단자와,
    외부로부터 공급된 테스트 제어신호가 테스트 모드를 지정하는 경우에는 각각 상기 복수의 신호단자 중의 대응하는 신호단자를 통하여 상기 인쇄회로 기판상의 대응하는 배선이 지니는 부유용량으로 충전전류를 공급하고, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 각각 하이·임피던스 출력을 유지하기 위한 복수의 논리회로 버퍼와,
    각각 상기 복수의 논리회로 버퍼 중의 대응하는 논리회로 버퍼의 입력 천이시각과, 이 논리회로 버퍼의 출력 천이시각의 시간간격을 표시하는 펄스 폭을 가지는 논리신호를 공급하기 위한 복수의 논리게이트와,
    외부로부터 공급된 테스트 클록신호를 지연시키기 위한 지연회로와,
    상기 테스트 클록신호와 상기 지연회로 출력신호의 배타적 논리합 신호를 내부클록신호로서 공급하기 위한 배타적 OR 게이트와,
    상기 테스트 클록신호의 논리값에 따라 각각 상기 복수의 논리게이트 중 대응하는 논리게이트로부터 공급된 논리신호와, 자기 생성된 테스트 데이터 신호의 어느 하나를 선택하기 위한 복수의 셀렉터와,
    각각 상기 복수의 셀렉터 중 대응하는 셀렉터에 의하여 선택된 신호를 상기 배타적 OR 게이트로부터 공급된 내부 클록신호에 동기하여 래치하고, 이 래치한 신호를 상기 복수의 논리회로 버퍼 중 대응하는 논리회로 버퍼로 공급하기 위한 복수의 플립플롭을 구비한 것을 특징으로 하는 집적회로.
  16. 제 15 항에 있어서,
    상기 집적회로 본래의 기능을 실현하도록 상기 복수의 신호단자에 내부 접속된 내부회로수단과,
    상기 내부회로수단과 상기 복수의 신호단자 중 출력단자 사이에 개재하고, 상기 테스트 제어신호가 테스트 모드를 지정하는 경우에는 하이·임피던스 출력을 유지하며, 상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 상기 내부회로 수단으로부터 상기 출력단자로 신호를 전달하기 위한 논리회로 버퍼를 더 구비한 것을 특징으로 하는 집적회로.
  17. 제 15 항에 있어서,
    상기 복수의 플립플롭은, 각각 상기 래치한 신호의 반전신호를 상기 자기 생성된 테스트 데이터 신호로서 상기 복수의 셀렉터 중 대응하는 셀렉터로 공급하는 기능을 더 구비한 것을 특징으로 하는 집적회로.
  18. 제 15 항에 있어서,
    상기 테스트 제어신호가 비테스트 모드를 지정하는 경우에는 상기 복수의 플립플롭을 서로 직렬로 접속하기 위한 회로수단을 더 구비한 것을 특징으로 하는 집적회로.
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