JP3080847B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にウェハテストの試験効率を高める半導体記憶装置に
関する。
特にウェハテストの試験効率を高める半導体記憶装置に
関する。
【０００２】
【従来の技術】従来の半導体記憶装置（「メモリＩＣ」
と略記する）は、図３に示すようにウェハ１上に複数個
のメモリＩＣ２が形成され、図５に示すように、個々の
メモリＩＣ２は完全に独立して存在し、メモリＩＣ２に
は入力端子（アドレスや制御クロック）５およびデータ
入出力端子６がそれぞれ形成されていた。
と略記する）は、図３に示すようにウェハ１上に複数個
のメモリＩＣ２が形成され、図５に示すように、個々の
メモリＩＣ２は完全に独立して存在し、メモリＩＣ２に
は入力端子（アドレスや制御クロック）５およびデータ
入出力端子６がそれぞれ形成されていた。
【０００３】メモリＩＣ２の電気特性試験（ウェハテス
ト）においては、入力端子５およびデータ入出力端子６
に、図４に示すプローブカード基板７に実装されたプロ
ーブ針８を接触させて、不図示の試験装置（「ＩＣテス
タ」と略記する）からの信号をプローブ針８を介して電
気信号を入力し、試験を行っている。
ト）においては、入力端子５およびデータ入出力端子６
に、図４に示すプローブカード基板７に実装されたプロ
ーブ針８を接触させて、不図示の試験装置（「ＩＣテス
タ」と略記する）からの信号をプローブ針８を介して電
気信号を入力し、試験を行っている。
【０００４】この場合、プローブ針８と接触しているメ
モリＩＣしか試験することができず、ウェハ１上に形成
された全てのメモリＩＣ２を試験するためには、図示し
ないプロービング装置にてウェハ１を複数回移動させる
こと（「プロービング」という）により、順次メモリＩ
Ｃ２の入力端子５およびデータ入出力端子６にプローブ
針８を接触させて、同一の試験を繰り返し実行してい
る。
モリＩＣしか試験することができず、ウェハ１上に形成
された全てのメモリＩＣ２を試験するためには、図示し
ないプロービング装置にてウェハ１を複数回移動させる
こと（「プロービング」という）により、順次メモリＩ
Ｃ２の入力端子５およびデータ入出力端子６にプローブ
針８を接触させて、同一の試験を繰り返し実行してい
る。
【０００５】プロービング回数は、ウェハ１上に形成さ
れるメモリＩＣ２の個数、配列およびＩＣテスタの性能
によって決定されるものである。
れるメモリＩＣ２の個数、配列およびＩＣテスタの性能
によって決定されるものである。
【０００６】ここで、ＩＣテスタの性能とは１回のプロ
ービングにおける被測定メモリＩＣの同時測定能力であ
り、これは、ほぼＩＣテスタが有するピン構成（入力信
号用のドライバピンやデータ入出力信号用のコンパレー
タピン等）によって決定される。
ービングにおける被測定メモリＩＣの同時測定能力であ
り、これは、ほぼＩＣテスタが有するピン構成（入力信
号用のドライバピンやデータ入出力信号用のコンパレー
タピン等）によって決定される。
【０００７】
【発明が解決しようとする課題】一般に、メモリＩＣ
は、メモリ容量の増大とともにテスト時間が長くなり、
テストコストが上昇する。また、近時、メモリ容量の増
大に伴ってデータビット数の拡張によりＩＣテスタの同
時測定個数の低下が顕著になっており、このためテスト
コストの上昇を招いている。すなわち、メモリＩＣの試
験においてはテストコストの増大が大きな問題となって
いる。
は、メモリ容量の増大とともにテスト時間が長くなり、
テストコストが上昇する。また、近時、メモリ容量の増
大に伴ってデータビット数の拡張によりＩＣテスタの同
時測定個数の低下が顕著になっており、このためテスト
コストの上昇を招いている。すなわち、メモリＩＣの試
験においてはテストコストの増大が大きな問題となって
いる。
【０００８】このような課題に対して、例えば特開昭６
２−１７９７５５号公報には、ＩＣ装置の良否判定がウ
ェハ状態でのバーンインテストができ、かつウェハとプ
ローバの接触回数を減少し、並列テストによる時間を短
縮化するテスト回路内蔵のＩＣ装置の提供を目的とし
て、半導体集積回路のウェハ上に形成され、規則的に配
列された各独立のチップに対して、少なくとも電源付勢
端子配線および他の入力端子配線を共通に接続させた構
成のテスト回路内蔵半導体集積回路が提案されている。
２−１７９７５５号公報には、ＩＣ装置の良否判定がウ
ェハ状態でのバーンインテストができ、かつウェハとプ
ローバの接触回数を減少し、並列テストによる時間を短
縮化するテスト回路内蔵のＩＣ装置の提供を目的とし
て、半導体集積回路のウェハ上に形成され、規則的に配
列された各独立のチップに対して、少なくとも電源付勢
端子配線および他の入力端子配線を共通に接続させた構
成のテスト回路内蔵半導体集積回路が提案されている。
【０００９】前記特開昭６２−１７９７５５公報に提案
される半導体集積回路（「従来例」という）において
は、図６に示すように、半導体装置９の外部に半導体装
置９間に共通の配線１０を施し、共通の入出力端子１１
を設けることにより、複数個の半導体装置９を並列に同
時試験を行い、１ウェハ当たりの試験時間を短縮化する
ものである。
される半導体集積回路（「従来例」という）において
は、図６に示すように、半導体装置９の外部に半導体装
置９間に共通の配線１０を施し、共通の入出力端子１１
を設けることにより、複数個の半導体装置９を並列に同
時試験を行い、１ウェハ当たりの試験時間を短縮化する
ものである。
【００１０】しかしながら、前記従来例では、半導体装
置間の共通の配線１０により各半導体装置９のデータ出
力端子が共通に結線されているため、各半導体装置９の
出力データは全て論理和接続（ＯＲ接続）されて共通の
入出力端子１１に出力されている。
置間の共通の配線１０により各半導体装置９のデータ出
力端子が共通に結線されているため、各半導体装置９の
出力データは全て論理和接続（ＯＲ接続）されて共通の
入出力端子１１に出力されている。
【００１１】このため、共通に結線された半導体装置群
に不良品が混在していた場合、１回の試験で不良の半導
体装置９を特定することはできず、各半導体装置９を個
別に同一の試験を繰り返して行なうことにより、不良品
を特定することになる。
に不良品が混在していた場合、１回の試験で不良の半導
体装置９を特定することはできず、各半導体装置９を個
別に同一の試験を繰り返して行なうことにより、不良品
を特定することになる。
【００１２】この場合、逆に試験時間が長大化してしま
う。
う。
【００１３】前記特開昭６２−１７９７５５号公報に
は、データ出力端子等の出力端子はチップ相互間の配線
は行なわない方法も、参考として提案されている。
は、データ出力端子等の出力端子はチップ相互間の配線
は行なわない方法も、参考として提案されている。
【００１４】しかしながら、データ出力端子を相互に結
線しない場合、１個の半導体装置９が有するデータ出力
端子の数に、共通の配線１０により相互に接続された半
導体装置９の個数を乗じた数分のコンパレータピンを搭
載したＩＣテスタが必要とされ、ＩＣテスタがより高価
になってしまうという問題がある。
線しない場合、１個の半導体装置９が有するデータ出力
端子の数に、共通の配線１０により相互に接続された半
導体装置９の個数を乗じた数分のコンパレータピンを搭
載したＩＣテスタが必要とされ、ＩＣテスタがより高価
になってしまうという問題がある。
【００１５】前記従来例においては、複数の半導体装置
９間で、入力端子が互いに直接接続されているため、相
互接続された半導体装置９に入力レベルが変動するよう
な不良品が混在している時には、不良の半導体装置９を
特定することは困難である。
９間で、入力端子が互いに直接接続されているため、相
互接続された半導体装置９に入力レベルが変動するよう
な不良品が混在している時には、不良の半導体装置９を
特定することは困難である。
【００１６】従って、本発明は前記問題点を解消し、従
来の試験装置のピン構成のままで複数の半導体記憶装置
を並列に同時試験することを可能とし、テストコストの
低減をはかる半導体記憶装置を提供することを目的とす
る。
来の試験装置のピン構成のままで複数の半導体記憶装置
を並列に同時試験することを可能とし、テストコストの
低減をはかる半導体記憶装置を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ウェハ上において、ＩＣテスタから受け
た１つの入力信号を複数のバッファ回路を介して複数の
半導体記憶装置の互いに同一の入力端子に分配する共通
入力端子と、前記複数の半導体記憶装置の各々が複数デ
ータビット間の論理一致検出信号をデータ入出力端子よ
り出力するのを受けて該論理一致検出信号を前記ＩＣテ
スタに出力する共通入出力端子と、を備えたテスト用集
積回路を有することを特徴とする半導体記憶装置を提供
する。
め、本発明は、ウェハ上において、ＩＣテスタから受け
た１つの入力信号を複数のバッファ回路を介して複数の
半導体記憶装置の互いに同一の入力端子に分配する共通
入力端子と、前記複数の半導体記憶装置の各々が複数デ
ータビット間の論理一致検出信号をデータ入出力端子よ
り出力するのを受けて該論理一致検出信号を前記ＩＣテ
スタに出力する共通入出力端子と、を備えたテスト用集
積回路を有することを特徴とする半導体記憶装置を提供
する。
【００１８】
【００１９】本発明の半導体記憶装置においては、テス
トモード時にデータビットの圧縮機能を有する半導体記
憶装置において、ウェハ上に所定個数の半導体記憶装置
に対してテスト用の集積回路を設け、前記テスト用の集
積回路は、複数の共通入力端子と、複数の共通入出力端
子と、を備え、ウェハテスト時において、前記複数の半
導体記憶装置の互いに同一の入力端子に対して前記共通
入力端子から信号が同時に分配され、前記複数の半導体
記憶装置から出力されたデータビット圧縮信号がそれぞ
れ前記共通入出力端子に供給される。すなわち、本発明
における半導体記憶装置は、テストモード時において、
所定のデータ入出力端子から論理一致検出信号を出力し
て前記共通入出力端子に供給し、複数のデータビット出
力の全てが同一値のときは、該出力値を出力し、複数の
データビット出力のうち少なくとも一が異なるときは、
高インピーダンス状態となるように構成してもよい。
トモード時にデータビットの圧縮機能を有する半導体記
憶装置において、ウェハ上に所定個数の半導体記憶装置
に対してテスト用の集積回路を設け、前記テスト用の集
積回路は、複数の共通入力端子と、複数の共通入出力端
子と、を備え、ウェハテスト時において、前記複数の半
導体記憶装置の互いに同一の入力端子に対して前記共通
入力端子から信号が同時に分配され、前記複数の半導体
記憶装置から出力されたデータビット圧縮信号がそれぞ
れ前記共通入出力端子に供給される。すなわち、本発明
における半導体記憶装置は、テストモード時において、
所定のデータ入出力端子から論理一致検出信号を出力し
て前記共通入出力端子に供給し、複数のデータビット出
力の全てが同一値のときは、該出力値を出力し、複数の
データビット出力のうち少なくとも一が異なるときは、
高インピーダンス状態となるように構成してもよい。
【００２０】
【作用】本発明においては、相互配線された複数の半導
体記憶装置が仮想的に１個の大容量メモリＩＣとされ、
ウェハプローバ及びＩＣテスタ等によるウェハテストの
試験効率を向上している。
体記憶装置が仮想的に１個の大容量メモリＩＣとされ、
ウェハプローバ及びＩＣテスタ等によるウェハテストの
試験効率を向上している。
【００２１】本発明は、被測定メモリＩＣとして複数の
データビットを持ち、且つ、これら複数のデータビット
間で各々のデータビットの論理一致検出を行い、被測定
メモリＩＣの複数のデータ端子のうちの所定の一端子に
前記一致検出結果信号、例えばメモリＩＣの全てのデー
タビットが論理“１”で一致するならば“１”レベル
を、全てのデータビットが論理“０”で一致するならば
“０”レベルを出力し、また複数のデータビット出力の
うち１ビットでも不一致があれば高インピーダンス状態
に設定するようにしたテストモード機能を具備したメモ
リＩＣをウェハ試験用に特化したものである。
データビットを持ち、且つ、これら複数のデータビット
間で各々のデータビットの論理一致検出を行い、被測定
メモリＩＣの複数のデータ端子のうちの所定の一端子に
前記一致検出結果信号、例えばメモリＩＣの全てのデー
タビットが論理“１”で一致するならば“１”レベル
を、全てのデータビットが論理“０”で一致するならば
“０”レベルを出力し、また複数のデータビット出力の
うち１ビットでも不一致があれば高インピーダンス状態
に設定するようにしたテストモード機能を具備したメモ
リＩＣをウェハ試験用に特化したものである。
【００２２】このため、本発明によれば、１個の被測定
メモリＩＣを試験する場合のＩＣテスタのピン構成のま
まで、ＩＣテスタが具備するコンパレータピンの総数分
の被測定メモリＩＣの同時試験が可能とされるもので、
ウェハテストのテスト時間の短縮を図る半導体記憶装置
を提供するものである。
メモリＩＣを試験する場合のＩＣテスタのピン構成のま
まで、ＩＣテスタが具備するコンパレータピンの総数分
の被測定メモリＩＣの同時試験が可能とされるもので、
ウェハテストのテスト時間の短縮を図る半導体記憶装置
を提供するものである。
【００２３】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１は、本発明の一実施例に係るメモリＩＣが
形成されたウェハ１の平面図である。
明する。図１は、本発明の一実施例に係るメモリＩＣが
形成されたウェハ１の平面図である。
【００２４】図１を参照して、ウェハ１上には、複数の
仮想的な大容量メモリＩＣ１２が形成されている。同図
に示すように、仮想的な大容量メモリＩＣ１２は、複数
のメモリＩＣ２とテスト用集積回路（「テスト用ＩＣ」
という）１３から構成されている。
仮想的な大容量メモリＩＣ１２が形成されている。同図
に示すように、仮想的な大容量メモリＩＣ１２は、複数
のメモリＩＣ２とテスト用集積回路（「テスト用ＩＣ」
という）１３から構成されている。
【００２５】図２は、本発明による仮想的な大容量メモ
リＩＣ１２内の回路構成を示す図である。
リＩＣ１２内の回路構成を示す図である。
【００２６】図２を参照して、仮想的な大容量メモリＩ
Ｃ１２は、バッファ回路４と共通入力端子３、及び共通
入出力端子１４から形成されたテスト用ＩＣ１３と、複
数のメモリＩＣ２と、から構成されている。
Ｃ１２は、バッファ回路４と共通入力端子３、及び共通
入出力端子１４から形成されたテスト用ＩＣ１３と、複
数のメモリＩＣ２と、から構成されている。
【００２７】そして、複数のメモリＩＣ２の入力端子５
は、テスト用ＩＣ１３のバッファ回路４を介して共通入
力端子３と電気的に接続され、メモリＩＣ２のデータ入
出力端子６はテストＩＣ１３の共通入出力端子１４に接
続されている。
は、テスト用ＩＣ１３のバッファ回路４を介して共通入
力端子３と電気的に接続され、メモリＩＣ２のデータ入
出力端子６はテストＩＣ１３の共通入出力端子１４に接
続されている。
【００２８】メモリＩＣ２は、テスト時にデータビット
を圧縮するデータビット圧縮機能を具備している。すな
わち、メモリＩＣ２は、複数のデータビットを持ち、テ
ストモード時に、これら複数のデータビット間で各々の
出力信号の論理一致検出を行い、メモリＩＣ２の複数の
データ入出力端子６のうちの所定の一端子（「テスト用
データ端子」という）に前記一致検出結果信号、例えば
メモリＩＣ２の全てのデータビットが論理“１”で一致
する場合には“１”レベルを、全てのデータビットが論
理“０”で一致する場合には“０”レベルを、複数のデ
ータビットのうち１ビットでも不一致があれば高インピ
ーダンスレベルを出力するようにした、テスト回路（不
図示）を具備している。
を圧縮するデータビット圧縮機能を具備している。すな
わち、メモリＩＣ２は、複数のデータビットを持ち、テ
ストモード時に、これら複数のデータビット間で各々の
出力信号の論理一致検出を行い、メモリＩＣ２の複数の
データ入出力端子６のうちの所定の一端子（「テスト用
データ端子」という）に前記一致検出結果信号、例えば
メモリＩＣ２の全てのデータビットが論理“１”で一致
する場合には“１”レベルを、全てのデータビットが論
理“０”で一致する場合には“０”レベルを、複数のデ
ータビットのうち１ビットでも不一致があれば高インピ
ーダンスレベルを出力するようにした、テスト回路（不
図示）を具備している。
【００２９】なお、メモリＩＣ２に内蔵されるテスト回
路は、基本的に、複数のデータ出力ビットを入力とする
排他的論理和回路と排他的論理和回路の出力をトライス
テートバッファの出力制御信号とし、複数の出力データ
ビットの一致又は不一致に対応して、トライステートバ
ッファがデータビットの出力値（“Ｈ”、“Ｌ”）を出
力するか、又はトライステートバッファの出力が高イン
ピーダンス状態となるという具合に、公知の方法で構成
される。そして、メモリＩＣ２は、好ましくは、このテ
スト回路を活性化させる制御信号を入力するテストモー
ド信号入力端子を備える。
路は、基本的に、複数のデータ出力ビットを入力とする
排他的論理和回路と排他的論理和回路の出力をトライス
テートバッファの出力制御信号とし、複数の出力データ
ビットの一致又は不一致に対応して、トライステートバ
ッファがデータビットの出力値（“Ｈ”、“Ｌ”）を出
力するか、又はトライステートバッファの出力が高イン
ピーダンス状態となるという具合に、公知の方法で構成
される。そして、メモリＩＣ２は、好ましくは、このテ
スト回路を活性化させる制御信号を入力するテストモー
ド信号入力端子を備える。
【００３０】ウェハ１の試験時には、不図示のＩＣテス
タからのアドレスや制御クロック信号はプローブ針８を
介してテスト用ＩＣ１３の共通入力端子３に印加され
る。そして、一の共通入力端子３に印加された信号は、
インピーダンス変換を行なう複数のバッファ回路４を介
して複数の被測定メモリＩＣ２の入力端子５に分岐さ
れ、これらの入力端子５に同時に印加される。
タからのアドレスや制御クロック信号はプローブ針８を
介してテスト用ＩＣ１３の共通入力端子３に印加され
る。そして、一の共通入力端子３に印加された信号は、
インピーダンス変換を行なう複数のバッファ回路４を介
して複数の被測定メモリＩＣ２の入力端子５に分岐さ
れ、これらの入力端子５に同時に印加される。
【００３１】不図示のＩＣテスタからの書込みデータ信
号は、プローブ針８を介してテスト用ＩＣ１３の共通入
出力端子１４に入力され、互いに独立に複数の被測定メ
モリＩＣ２のデータ入出力端子６に印加される。
号は、プローブ針８を介してテスト用ＩＣ１３の共通入
出力端子１４に入力され、互いに独立に複数の被測定メ
モリＩＣ２のデータ入出力端子６に印加される。
【００３２】被測定メモリＩＣ２の読出し時において
は、被測定メモリＩＣ２のテスト用データ端子から、複
数のデータビットの論理一致検出信号が出力され、テス
ト用ＩＣ１３の共通入出力端子１４を介して不図示のＩ
Ｃテスタに取り込まれる。
は、被測定メモリＩＣ２のテスト用データ端子から、複
数のデータビットの論理一致検出信号が出力され、テス
ト用ＩＣ１３の共通入出力端子１４を介して不図示のＩ
Ｃテスタに取り込まれる。
【００３３】すなわち、ＩＣテスタから供給される電気
特性試験信号はプローブ針８、テスト用ＩＣ１３を介し
てウェハ１上の複数の被測定メモリＩＣ２に信号が伝達
され、また、複数の被測定メモリＩＣ２からの読み出し
データは、図２のデータ入出力端子６のいずれか一のテ
スト用データ端子から出力される論理一致検出信号とし
て、テスト用ＩＣ１３の共通入出力端子１４、プローブ
針８、を介してＩＣテスタのコンパレータピンに伝達さ
れ、このようにして、複数の仮想的な大容量メモリＩＣ
群１２内の複数のメモリＩＣ２が並列に同時試験が行わ
れることになる。
特性試験信号はプローブ針８、テスト用ＩＣ１３を介し
てウェハ１上の複数の被測定メモリＩＣ２に信号が伝達
され、また、複数の被測定メモリＩＣ２からの読み出し
データは、図２のデータ入出力端子６のいずれか一のテ
スト用データ端子から出力される論理一致検出信号とし
て、テスト用ＩＣ１３の共通入出力端子１４、プローブ
針８、を介してＩＣテスタのコンパレータピンに伝達さ
れ、このようにして、複数の仮想的な大容量メモリＩＣ
群１２内の複数のメモリＩＣ２が並列に同時試験が行わ
れることになる。
【００３４】本実施例においては、例えばデータビット
が１６ビットで構成されている４ＭビットのメモリＩＣ
（実際には２５６Ｋワード×１６ビットの構成となる）
２を、コンパレータピン数が８ピンで構成されたＩＣテ
スタで試験する場合、ＩＣテスタのコンパレータピン
は、テスト用ＩＣ１３の共通入出力端子１４に接続さ
れ、仮想的な大容量メモリＩＣ１２として、２５６Ｋワ
ード×１６ビットのメモリＩＣを８個同時に測定するこ
とができる。
が１６ビットで構成されている４ＭビットのメモリＩＣ
（実際には２５６Ｋワード×１６ビットの構成となる）
２を、コンパレータピン数が８ピンで構成されたＩＣテ
スタで試験する場合、ＩＣテスタのコンパレータピン
は、テスト用ＩＣ１３の共通入出力端子１４に接続さ
れ、仮想的な大容量メモリＩＣ１２として、２５６Ｋワ
ード×１６ビットのメモリＩＣを８個同時に測定するこ
とができる。
【００３５】この場合、ＩＣテスタ側からは、２５６Ｋ
ワード×８ビット構成のメモリＩＣを１個試験している
ようにみなされるため、見かけ上、従来と同等のテスト
時間にて、８倍の処理能力が達成されることになる。
ワード×８ビット構成のメモリＩＣを１個試験している
ようにみなされるため、見かけ上、従来と同等のテスト
時間にて、８倍の処理能力が達成されることになる。
【００３６】なお、図２を参照して、複数のメモリＩＣ
２とテスト用ＩＣ１３間の配線はダイシングの際にカッ
トされる。
２とテスト用ＩＣ１３間の配線はダイシングの際にカッ
トされる。
【００３７】本実施例によれば、ウェハ１上に所定個数
のメモリＩＣ２毎にテスタピンとの入出力を共通化する
テスト用ＩＣ１３を設けたことにより、仮想的な大容量
メモリＩＣ群１２を一度で同時に試験できるため、実質
的に、メモリＩＣ一個あたりのテスト時間が短縮され
る。また、プロービング回数が減少し、プローブ針の寿
命が長くなる（例えばプローブ針の寿命は従来のものと
比較して数十倍以上となる）。さらに、プローブ針の移
動回数が大幅に減少するため針ずれ等によるコンタクト
不良等が回避され、試験データの信頼性を向上してい
る。
のメモリＩＣ２毎にテスタピンとの入出力を共通化する
テスト用ＩＣ１３を設けたことにより、仮想的な大容量
メモリＩＣ群１２を一度で同時に試験できるため、実質
的に、メモリＩＣ一個あたりのテスト時間が短縮され
る。また、プロービング回数が減少し、プローブ針の寿
命が長くなる（例えばプローブ針の寿命は従来のものと
比較して数十倍以上となる）。さらに、プローブ針の移
動回数が大幅に減少するため針ずれ等によるコンタクト
不良等が回避され、試験データの信頼性を向上してい
る。
【００３８】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。例えば、本
発明は、データ入出力端子を含みテストモード時にデー
タビット圧縮機能を有するランダムロジック集積回路の
同時試験にも同様にして適用される。
たが、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。例えば、本
発明は、データ入出力端子を含みテストモード時にデー
タビット圧縮機能を有するランダムロジック集積回路の
同時試験にも同様にして適用される。
【００３９】
【発明の効果】以上説明したように、本発明（請求項
１）によれは、ウェハ上に所定個数のメモリＩＣ毎にテ
スタピンとの入出力を共通化するテスト用ＩＣを設けた
ことにより、仮想的な大容量メモリＩＣ群を一度で同時
に試験できるため、実質的に、メモリＩＣ１個あたりの
テスト時間が短縮されることになり、試験効率を向上
し、テストコストを低減することができる。
１）によれは、ウェハ上に所定個数のメモリＩＣ毎にテ
スタピンとの入出力を共通化するテスト用ＩＣを設けた
ことにより、仮想的な大容量メモリＩＣ群を一度で同時
に試験できるため、実質的に、メモリＩＣ１個あたりの
テスト時間が短縮されることになり、試験効率を向上
し、テストコストを低減することができる。
【００４０】また、本発明（請求項１）によれば、プロ
ービング回数が減少し、プローブ針の寿命が長くなり、
プローブカードのランニングコストを低減することでき
る。そして、本発明（請求項１）によれば、針ずれ等に
よるコンタクト不良が回避され、試験データの信頼性の
向上を達成するという効果を有する。
ービング回数が減少し、プローブ針の寿命が長くなり、
プローブカードのランニングコストを低減することでき
る。そして、本発明（請求項１）によれば、針ずれ等に
よるコンタクト不良が回避され、試験データの信頼性の
向上を達成するという効果を有する。
【００４１】さらに、本発明は、好ましい態様（請求項
２）において、ウェハ上に複数の半導体記憶装置に対し
てテスト用集積回路を設け、テスト用集積回路に共通入
力端子及び共通入出力端子を介してプローブ針と複数の
半導体記憶装置との信号の授受が行なわれるため、ウェ
ハテスト時、従来のＩＣテスタのピン構成のままで複数
の半導体記憶装置を並列に同時試験ができ、試験効率を
向上すると共に、テストコストの低減を達成するという
効果を有する。
２）において、ウェハ上に複数の半導体記憶装置に対し
てテスト用集積回路を設け、テスト用集積回路に共通入
力端子及び共通入出力端子を介してプローブ針と複数の
半導体記憶装置との信号の授受が行なわれるため、ウェ
ハテスト時、従来のＩＣテスタのピン構成のままで複数
の半導体記憶装置を並列に同時試験ができ、試験効率を
向上すると共に、テストコストの低減を達成するという
効果を有する。
【００４２】そして、本発明（請求項３）においては、
テスト用集積回路の共通入力端子に印加された信号は複
数のバッファ回路を介して、複数の被測定メモリＩＣの
対応する入力端子（同一ピン番号）に同時に供給される
ため、ウェハテスト時にテスタの一のドライバピン及び
一のプローブ針により複数の被測定メモリＩＣに信号を
印加することができる。さらに、被測定メモリＩＣはテ
ストモード時にデータビット圧縮機能を備えているた
め、読出しデータ（例えば８ビットデータ）は、所定の
テスト用データ端子からの１ビット出力に圧縮されるた
め、所与のＩＣテスタのコンパレータピン総数に対して
同時試験可能なメモリＩＣの個数を増大させ、また、プ
ロービング回数を大幅に削減し、ウェハテストのテスト
時間を短縮化し試験効率を特段に向上している。
テスト用集積回路の共通入力端子に印加された信号は複
数のバッファ回路を介して、複数の被測定メモリＩＣの
対応する入力端子（同一ピン番号）に同時に供給される
ため、ウェハテスト時にテスタの一のドライバピン及び
一のプローブ針により複数の被測定メモリＩＣに信号を
印加することができる。さらに、被測定メモリＩＣはテ
ストモード時にデータビット圧縮機能を備えているた
め、読出しデータ（例えば８ビットデータ）は、所定の
テスト用データ端子からの１ビット出力に圧縮されるた
め、所与のＩＣテスタのコンパレータピン総数に対して
同時試験可能なメモリＩＣの個数を増大させ、また、プ
ロービング回数を大幅に削減し、ウェハテストのテスト
時間を短縮化し試験効率を特段に向上している。
【図１】本発明の一実施例のウェハの平面図である。
【図２】本発明の一実施例のメモリＩＣの構成を示す図
である。
である。
【図３】ウェハを説明する平面図である。
【図４】従来のメモリＩＣの構成を示す図である。
【図５】プローブカードの断面図である。
【図６】従来の半導体装置の構成を示す図である。
１ ウェハ ２ メモリＩＣ ３ 共通入力端子 ４ 緩衝回路 ５ 入力端子 ６ データ入出力端子 ７ プローブカード基板 ８ プローブ針 ９ 半導体装置 １０ 共通の配線 １１ 共通の入出力端子 １２ 仮想的な大容量メモリＩＣ群 １３ テスト用集積回路（テスト用ＩＣ） １４ 共通入出力端子
Claims (1)
- 【請求項１】ウェハ上において、ＩＣテスタから受けた
１つの入力信号を複数のバッファ回路を介して複数の半
導体記憶装置の互いに同一の入力端子に分配する共通入
力端子と、 前記複数の半導体記憶装置の各々が複数データビット間
の論理一致検出信号をデータ入出力端子より出力するの
を受けて該論理一致検出信号を前記ＩＣテスタに出力す
る共通入出力端子と、を備えたテスト用集積回路を有す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06264374A JP3080847B2 (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06264374A JP3080847B2 (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107185A JPH08107185A (ja) | 1996-04-23 |
| JP3080847B2 true JP3080847B2 (ja) | 2000-08-28 |
Family
ID=17402272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06264374A Expired - Fee Related JP3080847B2 (ja) | 1994-10-05 | 1994-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080847B2 (ja) |
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| JP2003307545A (ja) | 2002-04-15 | 2003-10-31 | Hitachi Ltd | 半導体検査装置、半導体集積回路装置、検査方法および製造方法 |
| US7412639B2 (en) * | 2002-05-24 | 2008-08-12 | Verigy (Singapore) Pte. Ltd. | System and method for testing circuitry on a wafer |
| US7453258B2 (en) * | 2004-09-09 | 2008-11-18 | Formfactor, Inc. | Method and apparatus for remotely buffering test channels |
| JP2006120250A (ja) | 2004-10-21 | 2006-05-11 | Fujitsu Ltd | 半導体装置およびその試験方法 |
| US7852094B2 (en) * | 2006-12-06 | 2010-12-14 | Formfactor, Inc. | Sharing resources in a system for testing semiconductor devices |
| CN116052753B (zh) * | 2023-03-03 | 2023-08-18 | 长鑫存储技术有限公司 | 存储器 |
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|---|---|---|---|---|
| JPH0687360B2 (ja) * | 1984-08-22 | 1994-11-02 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02202037A (ja) * | 1989-01-31 | 1990-08-10 | Fujitsu Ltd | ウェハスケール集積回路装置の要素回路間配線方法 |
| JPH05136243A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Eng Kk | エージング等テスト用パターンを付加した半導体ウエハー |
| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
-
1994
- 1994-10-05 JP JP06264374A patent/JP3080847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08107185A (ja) | 1996-04-23 |
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