JPH02202037A - ウェハスケール集積回路装置の要素回路間配線方法 - Google Patents
ウェハスケール集積回路装置の要素回路間配線方法Info
- Publication number
- JPH02202037A JPH02202037A JP2133589A JP2133589A JPH02202037A JP H02202037 A JPH02202037 A JP H02202037A JP 2133589 A JP2133589 A JP 2133589A JP 2133589 A JP2133589 A JP 2133589A JP H02202037 A JPH02202037 A JP H02202037A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- circuit
- elementary
- wiring
- element circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000007689 inspection Methods 0.000 claims abstract description 7
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000002950 deficient Effects 0.000 abstract description 17
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 24
- 238000012545 processing Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000004891 communication Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ウェハスケール集積回路装置の要素回路量配線方法に関
し、 １つの要素回路を起点として配線をツリー状に形成でき
るようにし配線終点の要素回路までの配線長を短くして
例えばメモリの場合のアクセス速度を改善することを目
的とし、 ウェハ上にマトリクス配列された多数の要素回路の各々
１つが隣接する複数の要素回路と接続可能なウェハスケ
ール集積回路装置であって、（ａ）前記多数の要素回路
のうちの特定の１つの要素回路を指定し、（ｂ）該指定
された要素回路に隣接する複数の要素回路を検査し、（
Ｃ）検査良好の要素回路と前記１つの要素回路との間の
接続を配線として決定し、（ｄ）さらに、検査良好の要
素回路を新たな１つの要素回路に指定して上記（ｂ）（
Ｃ）を実行し、（ｅ）未検査の要素回路がなくなるまで
上記（ｄ）を繰り返すことを特徴として構成している。
し、 １つの要素回路を起点として配線をツリー状に形成でき
るようにし配線終点の要素回路までの配線長を短くして
例えばメモリの場合のアクセス速度を改善することを目
的とし、 ウェハ上にマトリクス配列された多数の要素回路の各々
１つが隣接する複数の要素回路と接続可能なウェハスケ
ール集積回路装置であって、（ａ）前記多数の要素回路
のうちの特定の１つの要素回路を指定し、（ｂ）該指定
された要素回路に隣接する複数の要素回路を検査し、（
Ｃ）検査良好の要素回路と前記１つの要素回路との間の
接続を配線として決定し、（ｄ）さらに、検査良好の要
素回路を新たな１つの要素回路に指定して上記（ｂ）（
Ｃ）を実行し、（ｅ）未検査の要素回路がなくなるまで
上記（ｄ）を繰り返すことを特徴として構成している。
本発明は、ウェハスケール集積回路装置の要素回路量配
線方法に関し、例えば、メモリのようにアドレス指定さ
れる要素回路を接続する場合に好適な配線方法に関する
。
線方法に関し、例えば、メモリのようにアドレス指定さ
れる要素回路を接続する場合に好適な配線方法に関する
。
ウェハのかなり広い範囲に多数の要素回路を形成し、各
要素回路間を接続して作られるいわゆるウェハスケール
集積回路装置（以下、ＷＳＩ：Ｗａ−ｆｅｒ ５ｃａｌ
ｅ Ｉｎｔｅｇｒａｔｉｏｎ）は、きわめて大規模な集
積回路装置を実現できるものとして今後の発展が期待さ
れている。ところで、一般にウェハは欠陥部分を含むこ
とが避けられないので、ＷＳＩでは欠陥救済技術を必要
とし、例えば予め余分な要素回路（冗長回路）を作り込
んでおき、欠陥部分の要素回路を冗長回路に置き換える
ことが行われる。
要素回路間を接続して作られるいわゆるウェハスケール
集積回路装置（以下、ＷＳＩ：Ｗａ−ｆｅｒ ５ｃａｌ
ｅ Ｉｎｔｅｇｒａｔｉｏｎ）は、きわめて大規模な集
積回路装置を実現できるものとして今後の発展が期待さ
れている。ところで、一般にウェハは欠陥部分を含むこ
とが避けられないので、ＷＳＩでは欠陥救済技術を必要
とし、例えば予め余分な要素回路（冗長回路）を作り込
んでおき、欠陥部分の要素回路を冗長回路に置き換える
ことが行われる。
従来のこの種の置き換えとしては、例えば、１つの要素
回路を起点として他の要素回路（冗長回路を含む）を−
次元的に接続し、各要素回路を検査した結果、不良の要
素回路を接続から除くものが知られている。すなわち、
不良品の要素回路は単に信号の伝達のみに使用される。
回路を起点として他の要素回路（冗長回路を含む）を−
次元的に接続し、各要素回路を検査した結果、不良の要
素回路を接続から除くものが知られている。すなわち、
不良品の要素回路は単に信号の伝達のみに使用される。
したがって、１つの要素回路を起点として各要素回路を
順次検査していくことにより、良品のみを接続した一次
元的な要素回路のつながりが得られる。
順次検査していくことにより、良品のみを接続した一次
元的な要素回路のつながりが得られる。
しかしながら、このような置き換えを行う従来のウェハ
スケール集積回路装置の要素回路量配線方法にあっては
、要素回路のつながりが一次元的なもの、すなわち１系
統の配線上に全ての要素回路が接続されていたため、つ
ながりの終点近くの要素回路までの間の接続距離が長く
、したがって、要素回路を例えばメモリとした場合、終
点近くの要素回路のアクセス速度が接続距離長に相当し
て遅くなり、メモリの動作上に不都合を生じていた。
スケール集積回路装置の要素回路量配線方法にあっては
、要素回路のつながりが一次元的なもの、すなわち１系
統の配線上に全ての要素回路が接続されていたため、つ
ながりの終点近くの要素回路までの間の接続距離が長く
、したがって、要素回路を例えばメモリとした場合、終
点近くの要素回路のアクセス速度が接続距離長に相当し
て遅くなり、メモリの動作上に不都合を生じていた。
本発明は、このような問題点に漏みてなされたもので、
１つの要素回路を起点として配線をツリー状に形成でき
るようにし、配線終点の要素回路までの配線長を短くし
て、例えば、メモリの場合のアクセス速度を改善するこ
とを目的としている。
１つの要素回路を起点として配線をツリー状に形成でき
るようにし、配線終点の要素回路までの配線長を短くし
て、例えば、メモリの場合のアクセス速度を改善するこ
とを目的としている。
本発明に係るウェハスケール集積回路装置の要素回路量
配線方法は、上記目的を達成するために、ウェハ上にマ
トリクス配列された多数の要素回路の各々１つが隣接す
る複数の要素回路と接続可能なウェハスケール集積回路
装置であって、（ａ）前記多数の要素回路のうちの特定
の１つの要素回路を指定し、（ｂ）該指定された要素回
路に隣接する複数の要素回路を検査し、（Ｃ）検査良好
の要素回路と前記１つの要素回路との間の接続を配線と
して決定し、（ｄ）さらに、検査良好の要素回路を新た
な１つの要素回路に指定して上記（ｂ）（Ｃ）を実行し
、（ｅ）未検・査の要素回路がなくなるまで上記（ｄ）
を繰り返すことを特徴として構成している。
配線方法は、上記目的を達成するために、ウェハ上にマ
トリクス配列された多数の要素回路の各々１つが隣接す
る複数の要素回路と接続可能なウェハスケール集積回路
装置であって、（ａ）前記多数の要素回路のうちの特定
の１つの要素回路を指定し、（ｂ）該指定された要素回
路に隣接する複数の要素回路を検査し、（Ｃ）検査良好
の要素回路と前記１つの要素回路との間の接続を配線と
して決定し、（ｄ）さらに、検査良好の要素回路を新た
な１つの要素回路に指定して上記（ｂ）（Ｃ）を実行し
、（ｅ）未検・査の要素回路がなくなるまで上記（ｄ）
を繰り返すことを特徴として構成している。
本発明では、指定された１つの要素回路と、この要素回
路に隣接する複数の要素回路のうちの良品のものとの間
に配線が決定される。すなわち、隣接要素回路は最大４
回路（１つの要素回路の４辺に対応）であるから、仮に
隣接要素回路の全てが良品であれば、前記１つの要素回
路からは４方向の配線が行われる。そして、良品の隣接
要素回路の各々について上記動作が繰り返され、その結
果、各配線がツリー状に分岐形成されていく。したがっ
て、配線終点の要素回路は複数となり、終点の要素回路
までの配線長が短縮される。
路に隣接する複数の要素回路のうちの良品のものとの間
に配線が決定される。すなわち、隣接要素回路は最大４
回路（１つの要素回路の４辺に対応）であるから、仮に
隣接要素回路の全てが良品であれば、前記１つの要素回
路からは４方向の配線が行われる。そして、良品の隣接
要素回路の各々について上記動作が繰り返され、その結
果、各配線がツリー状に分岐形成されていく。したがっ
て、配線終点の要素回路は複数となり、終点の要素回路
までの配線長が短縮される。
以下、本発明を図面に基づいて説明する。
第１〜７図は本発明に係ろうエバスケール集積回路装置
の要素回路量配線方法の一実施例を示す図であり、メモ
リを要素回路としたＷＳＩへの適用例である。
の要素回路量配線方法の一実施例を示す図であり、メモ
リを要素回路としたＷＳＩへの適用例である。
第１図はＷＳＩ上の要素回路の配置を示す図である。多
数の要素回路はｘｙ座標平面上にマトリクス配列されて
おり、各要素回路には座標値（ｘ。
数の要素回路はｘｙ座標平面上にマトリクス配列されて
おり、各要素回路には座標値（ｘ。
ｙ）が与えられている。
多数の要素回路のうちの少なくとも１つの要素回路は、
ホストコンピュータとの間で通信を行うことができ、以
下、この１つの要素回路を特別な要素回路という。
ホストコンピュータとの間で通信を行うことができ、以
下、この１つの要素回路を特別な要素回路という。
第２図は特別な要素回路のブロック図で、この図におい
て、１〜４は上下左右に隣接する他の要素回路との通信
ブロック、５はホストコンピュータとの通信ブロック、
６は自要素回路の機能ブロック（例えばメモリ）、７は
自要素回路の各ブロックを制御する制御ブロックである
。
て、１〜４は上下左右に隣接する他の要素回路との通信
ブロック、５はホストコンピュータとの通信ブロック、
６は自要素回路の機能ブロック（例えばメモリ）、７は
自要素回路の各ブロックを制御する制御ブロックである
。
第３図は特別な要素回路を除く他の要素回路（一般の要
素回路）のブロック図で、特別な要素回路との相違点は
ホストコンピュータとの通信ブロックを有していない点
である。
素回路）のブロック図で、特別な要素回路との相違点は
ホストコンピュータとの通信ブロックを有していない点
である。
また、第４図はホストコンピュータの機能を概念的に表
わした図であり、ホストコンピュータは、初期値が“Ｉ
ＩＩで必要に応じて＋１づつ値がアップされるポイン
タ１０と、ポインタ１０の値によって指定されたアドレ
ス内に要素回路の座標値（ｘ。
わした図であり、ホストコンピュータは、初期値が“Ｉ
ＩＩで必要に応じて＋１づつ値がアップされるポイン
タ１０と、ポインタ１０の値によって指定されたアドレ
ス内に要素回路の座標値（ｘ。
ｙ）を格納する記憶部１１と、記憶部１１から読み出さ
れた座標値を格納するＸＹレジスタ１２と、ＸＹレジス
タ１２に格納された座標値で示される１つの要素回路の
隣接要素回路を検査して良品の要素回路の各座標値を記
憶部１１に書き込む検査部１３と、１つの要素回路に隣
接する要素回路の良品個数をセットするＭレジスタ１４
と、初期値が°“１°”で必要に応じてＭレジスタ１４
の内容（良品個数）が書き込まれるＮレジスタ１５と、
ポインタ１０の値とＮレジスタ１５の値を比較して一致
、不一致信号を出力する判定回路１６と、を有して構成
される。
れた座標値を格納するＸＹレジスタ１２と、ＸＹレジス
タ１２に格納された座標値で示される１つの要素回路の
隣接要素回路を検査して良品の要素回路の各座標値を記
憶部１１に書き込む検査部１３と、１つの要素回路に隣
接する要素回路の良品個数をセットするＭレジスタ１４
と、初期値が°“１°”で必要に応じてＭレジスタ１４
の内容（良品個数）が書き込まれるＮレジスタ１５と、
ポインタ１０の値とＮレジスタ１５の値を比較して一致
、不一致信号を出力する判定回路１６と、を有して構成
される。
第５図は第４図の動作手順を示すフローチャートで、Ｐ
、〜Ｐ２２は各処理ステップを示している。
、〜Ｐ２２は各処理ステップを示している。
第５図において、まず、Ｐ＋、Ｐｚで１つの特別な要素
回路（以下、特別チップ）を選択してこの特別チップを
検査し、正常でなければＰ、で他の特別チップを選択し
てＰ、、Ｐ！を繰り返す。正常な特別チップが見つかる
と、Ｐ、でＮレジスタを“１°′にセットし、記憶部１
１のｎ番地（先頭番地）に特別チップの座標値例えば（
３，４）を格納する。次いで、Ｐ、でＮ＝０か否かを判
別する。
回路（以下、特別チップ）を選択してこの特別チップを
検査し、正常でなければＰ、で他の特別チップを選択し
てＰ、、Ｐ！を繰り返す。正常な特別チップが見つかる
と、Ｐ、でＮレジスタを“１°′にセットし、記憶部１
１のｎ番地（先頭番地）に特別チップの座標値例えば（
３，４）を格納する。次いで、Ｐ、でＮ＝０か否かを判
別する。
これは、先回の検査結果の良品個数がＯか否かを判別す
るもので、Ｎは全てのチップの検査を完了した場合に０
となる。今、Ｎは１であるから、Ｐ６に進み、ポインタ
１０に“°１′″をセットし、Ｍレジスタ１４に“０”
をセットしたあと、Ｐ、でＸＹレジスタ１２にポインタ
１０で示されたチップの座標値を代入する。すなわち、
現在のポインタ１０は“１°゛であり、このポインタ１
０で示される記憶部１１のアドレスはｎ番地であるから
、ＸＹレジスタ１２には特別チップの座標値（３，４）
が入れられる。そして、Ｐ、〜Ｐ１９で、特別チップに
隣接する上下左右４つのチップの検査を順次行い、良品
であればその都度Ｍレジスタ１４の値を＋１する。例え
ば、上、左、右の３つのチップが良品であればＭ＝３と
なる。上記Ｐ、〜Ｐ１９が一回実行されると、Ｐ２゜で
そのときのポインタとＮレジスタ１５とが比較され、一
致していなければ一致するまでＰ、〜Ｐ１９を繰り返し
て実行する。あるいは一致の場合には、Ｐ２！で記憶部
１１の内容をＮアドレス分シフトする。
るもので、Ｎは全てのチップの検査を完了した場合に０
となる。今、Ｎは１であるから、Ｐ６に進み、ポインタ
１０に“°１′″をセットし、Ｍレジスタ１４に“０”
をセットしたあと、Ｐ、でＸＹレジスタ１２にポインタ
１０で示されたチップの座標値を代入する。すなわち、
現在のポインタ１０は“１°゛であり、このポインタ１
０で示される記憶部１１のアドレスはｎ番地であるから
、ＸＹレジスタ１２には特別チップの座標値（３，４）
が入れられる。そして、Ｐ、〜Ｐ１９で、特別チップに
隣接する上下左右４つのチップの検査を順次行い、良品
であればその都度Ｍレジスタ１４の値を＋１する。例え
ば、上、左、右の３つのチップが良品であればＭ＝３と
なる。上記Ｐ、〜Ｐ１９が一回実行されると、Ｐ２゜で
そのときのポインタとＮレジスタ１５とが比較され、一
致していなければ一致するまでＰ、〜Ｐ１９を繰り返し
て実行する。あるいは一致の場合には、Ｐ２！で記憶部
１１の内容をＮアドレス分シフトする。
すなわち、ｎ番地にｎ＋Ｎ番地の内容が入り、ｎ＋１番
地にｎ＋Ｎ＋１番地の内容が入り・・・・・・、結局ｎ
＋Ｍ番地以降の内容は空になる。
地にｎ＋Ｎ＋１番地の内容が入り・・・・・・、結局ｎ
＋Ｍ番地以降の内容は空になる。
ここで、具体例として第１図に示す良品、不良品チップ
の配置の場合について第６．７図を参照しながらその処
理動作を説明する。なお、第６図（ａ）は特別チップと
その隣接チップとの接続を示す図、第６図（ｂ）は隣接
チップのうちの良品チップとその良品チップに隣接する
チップとの接続を示す図、また、第６図（Ｃ）は１つの
良品チップを残して他の良品チップの接続を完了した図
、第６図（ｄ）は最後の良品チップを接続した図である
。さらに、第７図は第６図に対応して記憶部１１内の様
子を示す図であり、第７図（ａ）は特別チップとその隣
接チップ（良品）の各座標値を格納した図、第７図（ｂ
）は記憶部１１の内容をシフトした様子を示す図、第７
図（Ｃ）は上記良品チップに隣接するチップの座標値を
格納した図である。なお、第６図（ａ）〜（ｄ）中のチ
ップ内に記入されたＯ印で囲んだ数は、処理の順番を示
している。
の配置の場合について第６．７図を参照しながらその処
理動作を説明する。なお、第６図（ａ）は特別チップと
その隣接チップとの接続を示す図、第６図（ｂ）は隣接
チップのうちの良品チップとその良品チップに隣接する
チップとの接続を示す図、また、第６図（Ｃ）は１つの
良品チップを残して他の良品チップの接続を完了した図
、第６図（ｄ）は最後の良品チップを接続した図である
。さらに、第７図は第６図に対応して記憶部１１内の様
子を示す図であり、第７図（ａ）は特別チップとその隣
接チップ（良品）の各座標値を格納した図、第７図（ｂ
）は記憶部１１の内容をシフトした様子を示す図、第７
図（Ｃ）は上記良品チップに隣接するチップの座標値を
格納した図である。なお、第６図（ａ）〜（ｄ）中のチ
ップ内に記入されたＯ印で囲んだ数は、処理の順番を示
している。
まず、第６図（ａ）において、特別チップの周囲の隣接
チップ（４つ）を上下左右の順で検査して良品チップＡ
−Ｃを見つけ、これらのＡ−Ｃと特別チップとの間の配
線し１〜Ｌ、を決定するとともに、第７図（ａ）に示す
ように、記憶部１１内にＡ−Ｃの座標値を格納する。す
なわち、ｎ番地には特別チップ、ｎ＋１番地にはチップ
ＡＳｎ＋２番地にはチップＢ、ｎ＋３番地（ｎ＋Ｍ）に
はチップＣの各座標値が格納される。次いで、第７図（
ｂ）に示すように、記憶部１１の内容をシフトすると、
ｎ番地にチップＡの座標値（３，５）が入る。このチッ
プＡの座標値（３，５）はＸＹレジスタ１２に代入され
る。そして、検査部１３において、チップＡに隣接する
チップＡ Ｉ””” Ａ ！が検査され、良品チップの
座標値（３，６）（２，５）（４，５）が第７図（Ｃ）
に示すようにｎ＋Ｍ番地以降に順次格納される。ポイン
タ１０が＋１されると、ＸＹレジスタ１２には、新たに
チップＢの座標値（２，４）が入り、このチップＢに隣
接するチップＢ＋、Ｂｚについて検査が行われ（第６図
（ｂ）参照）、良品チップの座標値（２，３）（１，４
）が格納される。ポインタ１０がさらに＋１されると、
チップＣについて上記処理が繰り返され、その結果、記
憶部１１には特別チップに隣接する良品チップＡ、Ｂ、
Ｃの各座標値およびこの良品チップＡ、Ｂ、Ｃに隣接す
るチップＡ１〜Ａ３ ｒ Ｂｌ ｒ Ｂ２ ＋ Ｃ
Ｉ ＊ Ｃ２の各座標値が格納されることとなる。
チップ（４つ）を上下左右の順で検査して良品チップＡ
−Ｃを見つけ、これらのＡ−Ｃと特別チップとの間の配
線し１〜Ｌ、を決定するとともに、第７図（ａ）に示す
ように、記憶部１１内にＡ−Ｃの座標値を格納する。す
なわち、ｎ番地には特別チップ、ｎ＋１番地にはチップ
ＡＳｎ＋２番地にはチップＢ、ｎ＋３番地（ｎ＋Ｍ）に
はチップＣの各座標値が格納される。次いで、第７図（
ｂ）に示すように、記憶部１１の内容をシフトすると、
ｎ番地にチップＡの座標値（３，５）が入る。このチッ
プＡの座標値（３，５）はＸＹレジスタ１２に代入され
る。そして、検査部１３において、チップＡに隣接する
チップＡ Ｉ””” Ａ ！が検査され、良品チップの
座標値（３，６）（２，５）（４，５）が第７図（Ｃ）
に示すようにｎ＋Ｍ番地以降に順次格納される。ポイン
タ１０が＋１されると、ＸＹレジスタ１２には、新たに
チップＢの座標値（２，４）が入り、このチップＢに隣
接するチップＢ＋、Ｂｚについて検査が行われ（第６図
（ｂ）参照）、良品チップの座標値（２，３）（１，４
）が格納される。ポインタ１０がさらに＋１されると、
チップＣについて上記処理が繰り返され、その結果、記
憶部１１には特別チップに隣接する良品チップＡ、Ｂ、
Ｃの各座標値およびこの良品チップＡ、Ｂ、Ｃに隣接す
るチップＡ１〜Ａ３ ｒ Ｂｌ ｒ Ｂ２ ＋ Ｃ
Ｉ ＊ Ｃ２の各座標値が格納されることとなる。
第６図（Ｃ）は−例として５回目の処理終了時、また、
第６図（ｄ）は６回目の処理終了時を示している。今、
６回目の処理終了時におけるＮレジスタ１５の内容、す
なわち新たに良品と検査されたチップ数は図中■で示し
た１つであり、次の７回目の処理でこの■で示したチッ
プに隣接するチップを検査しようとしても、残チップは
ないからこの時点でＭレジスタ１４は０″、そして、こ
のＭレジスタ１４の内容で書き換えられるＮレジスタ１
５も°“０°”になり、全ての検査を完了して処理を終
える。
第６図（ｄ）は６回目の処理終了時を示している。今、
６回目の処理終了時におけるＮレジスタ１５の内容、す
なわち新たに良品と検査されたチップ数は図中■で示し
た１つであり、次の７回目の処理でこの■で示したチッ
プに隣接するチップを検査しようとしても、残チップは
ないからこの時点でＭレジスタ１４は０″、そして、こ
のＭレジスタ１４の内容で書き換えられるＮレジスタ１
５も°“０°”になり、全ての検査を完了して処理を終
える。
このように、本実施例では、特別チップに隣接する複数
のチップを検査して良品チップと特別チップとの間の配
線を決定し、そして、上記良品チップの各々に隣接する
複数のチップを検査して良品チップとの間の配線を決定
し、さらに、この動作を検査すべきチップがなくなるま
で繰り返している。したがって、全てのチップの検査が
終了したときには、特別チップを起点にしたツリー状の
配線が形成されることとなり、その結果、配線の終点に
位置するチップまでの配線長を従来の一次元的な配線の
ものに比して大幅に短くすることができ、例えば、要素
回路をメモリとした場合に、終点に位置するメモリのア
クセス速度を改善することができる。
のチップを検査して良品チップと特別チップとの間の配
線を決定し、そして、上記良品チップの各々に隣接する
複数のチップを検査して良品チップとの間の配線を決定
し、さらに、この動作を検査すべきチップがなくなるま
で繰り返している。したがって、全てのチップの検査が
終了したときには、特別チップを起点にしたツリー状の
配線が形成されることとなり、その結果、配線の終点に
位置するチップまでの配線長を従来の一次元的な配線の
ものに比して大幅に短くすることができ、例えば、要素
回路をメモリとした場合に、終点に位置するメモリのア
クセス速度を改善することができる。
本発明によれば、１つの要素回路を起点として配線をツ
リー状に形成することができ、配線終点の要素回路まで
の配線長を短くして例えばメモリの場合のアクセス速度
を改善することができる。
リー状に形成することができ、配線終点の要素回路まで
の配線長を短くして例えばメモリの場合のアクセス速度
を改善することができる。
第１〜７図は本発明に係るウェハスケール集積回路装置
の要素回路量配線方法を適用したＷＳＩの一実施例を示
す図であり、 第１図はそのＷＳＩの配置を示す図、 第２図はそのＷＳＩの特別チップのブロック図、第３図
はそのＷＳＩの特別チップ以外の一般チツブのブロック
図、 第４図はそのＷＳＩに接続されるホストコンピュータの
機能を示す概念図、 第５図はそのＷＳＩに接続されるホストコンピュータの
処理手順のフローチャート、 第６図（ａ）〜（ｄ）はそのＷＳＩの配線の様子を示す
図、 第７図（ａ）〜（Ｃ）はそのホストコンピュータの記憶
部内の様子を示す図である。 １〜５・・・・・・通信ブロック、 ６・・・・・・機能ブロック、 ７・・・・・・制御ブロック、 １０・・・・・・ポインタ、 １１・・・・・・記憶部、 １２・・・・・・ＸＹレジスタ、 １３・・・・・・検査部、 １４・・・・・・Ｍレジスタ、 １５・・・・・・Ｎレジスタ、 １６・・・・・・判定回路。 チップ（あるいは要素回路） ロロ図ロロロ ロロロロ区口 図ロロロロロ Δ１ ０口口口区口 図ロロロロロ 第６図 第６図
の要素回路量配線方法を適用したＷＳＩの一実施例を示
す図であり、 第１図はそのＷＳＩの配置を示す図、 第２図はそのＷＳＩの特別チップのブロック図、第３図
はそのＷＳＩの特別チップ以外の一般チツブのブロック
図、 第４図はそのＷＳＩに接続されるホストコンピュータの
機能を示す概念図、 第５図はそのＷＳＩに接続されるホストコンピュータの
処理手順のフローチャート、 第６図（ａ）〜（ｄ）はそのＷＳＩの配線の様子を示す
図、 第７図（ａ）〜（Ｃ）はそのホストコンピュータの記憶
部内の様子を示す図である。 １〜５・・・・・・通信ブロック、 ６・・・・・・機能ブロック、 ７・・・・・・制御ブロック、 １０・・・・・・ポインタ、 １１・・・・・・記憶部、 １２・・・・・・ＸＹレジスタ、 １３・・・・・・検査部、 １４・・・・・・Ｍレジスタ、 １５・・・・・・Ｎレジスタ、 １６・・・・・・判定回路。 チップ（あるいは要素回路） ロロ図ロロロ ロロロロ区口 図ロロロロロ Δ１ ０口口口区口 図ロロロロロ 第６図 第６図
Claims (1)
- 【特許請求の範囲】 ウェハ上にマトリクス配列された多数の要素回路の各々
１つが隣接する複数の要素回路と接続可能なウェハスケ
ール集積回路装置であって、ａ）前記多数の要素回路の
うちの特定の１つの要素回路を指定し、 ｂ）該指定された要素回路に隣接する複数の要素回路を
検査し、 ｃ）検査良好の要素回路と前記１つの要素回路との間の
接続を配線として決定し、 ｄ）さらに、検査良好の要素回路を新たな１つの要素回
路に指定して上記（ｂ）（ｃ）を実行し、ｅ）未検査の
要素回路がなくなるまで上記（ｄ）を繰り返すことを特
徴とするウェハスケール集積回路装置の要素回路間配線
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133589A JPH02202037A (ja) | 1989-01-31 | 1989-01-31 | ウェハスケール集積回路装置の要素回路間配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133589A JPH02202037A (ja) | 1989-01-31 | 1989-01-31 | ウェハスケール集積回路装置の要素回路間配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202037A true JPH02202037A (ja) | 1990-08-10 |
Family
ID=12052255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133589A Pending JPH02202037A (ja) | 1989-01-31 | 1989-01-31 | ウェハスケール集積回路装置の要素回路間配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202037A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162749A (ja) * | 1990-10-26 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH08107185A (ja) * | 1994-10-05 | 1996-04-23 | Nec Corp | 半導体記憶装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| JPH09289234A (ja) * | 1996-04-22 | 1997-11-04 | Nec Corp | 半導体装置とその試験方法及び半導体装置の試験治具 |
-
1989
- 1989-01-31 JP JP2133589A patent/JPH02202037A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162749A (ja) * | 1990-10-26 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH08107185A (ja) * | 1994-10-05 | 1996-04-23 | Nec Corp | 半導体記憶装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| JPH09289234A (ja) * | 1996-04-22 | 1997-11-04 | Nec Corp | 半導体装置とその試験方法及び半導体装置の試験治具 |
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4586178A (en) | High speed redundancy processor | |
| US6581174B2 (en) | On-chip testing circuit and method for integrated circuits | |
| KR19990023805A (ko) | 압축된 디지털 테스트데이터를 이용한 ｉｃ칩 검사장치 및 이 검사장치를 이용한 ｉｃ칩 검사방법 | |
| US4639915A (en) | High speed redundancy processor | |
| JP4254333B2 (ja) | 半導体記憶装置およびそのセルフリペア方法 | |
| JP3031883B2 (ja) | 併合データ出力モードおよび標準動作モードとして動作する集積回路素子を一緒に検査することができる検査基板 | |
| JPH02202037A (ja) | ウェハスケール集積回路装置の要素回路間配線方法 | |
| US6785413B1 (en) | Rapid defect analysis by placement of tester fail data | |
| US5994913A (en) | Method for analyzing defects in a semiconductor | |
| KR101003076B1 (ko) | 반도체 디바이스 시험장치 및 시험방법 | |
| JPH11211793A (ja) | Ｉｃ試験装置 | |
| JP2865035B2 (ja) | 半導体記憶装置の試験方法 | |
| JPH0312099A (ja) | 直列データ伝送路を有する記録素子のテスト方法 | |
| JPH097388A (ja) | 半導体試験用救済アドレス解析装置 | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| TW589693B (en) | System and method for merging wafer test results | |
| JPH03174738A (ja) | 半導体記憶装置の検査方法 | |
| JP4086836B2 (ja) | 半導体チップ検査支援装置 | |
| JP2002042485A (ja) | 半導体メモリ試験装置 | |
| JPH08306748A (ja) | 半導体素子の検査方法およびそれを用いた半導体製造装置 | |
| JPS62204500A (ja) | 多出力冗長回路付メモリｉｃのテスト装置 | |
| JPS63127499A (ja) | メモリ素子検査装置 | |
| JP2792327B2 (ja) | 半導体集積回路装置 | |
| KR100248863B1 (ko) | 쓰기시간을 단축한 번인보드의 메모리칩 검사장치 및 방법 | |
| JPH1166888A (ja) | 不良救済処理方法及びその装置並びにそのシステム |