JPH0951026A - 集積回路試験装置 - Google Patents
集積回路試験装置Info
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- JPH0951026A JPH0951026A JP7203335A JP20333595A JPH0951026A JP H0951026 A JPH0951026 A JP H0951026A JP 7203335 A JP7203335 A JP 7203335A JP 20333595 A JP20333595 A JP 20333595A JP H0951026 A JPH0951026 A JP H0951026A
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Abstract
(57)【要約】
【目的】チップまたはウェハ上の集積回路を少ないハー
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。 【構成】ＬＳＩテスタ（１）の機能の一部または全部を
半導体チップまたはウェハ（７２）上に設け、これを接
触材（７３）を介して被測定集積回路（７４）に電気的
に接触させる。半導体チップまたはウェハ（７２）は、
被測定集積回路（７４）とほぼ同一機能のダミー回路
（１２）を備える。 【効果】試験のために必要な信号をＬＳＩテスタから引
き出す必要がなく、ハードウェアが簡略化される。ま
た、シリコン・テスタ測定系のチェクまたは測定精度の
確認をＬＳＩのテストに先だって行うので、ＬＳＩテス
タの多チップ並列かつ多入出力用の高精度かつ高速の測
定が可能となる。
ドウェア構成で高精度に測定する集積回路試験装置を提
供する。 【構成】ＬＳＩテスタ（１）の機能の一部または全部を
半導体チップまたはウェハ（７２）上に設け、これを接
触材（７３）を介して被測定集積回路（７４）に電気的
に接触させる。半導体チップまたはウェハ（７２）は、
被測定集積回路（７４）とほぼ同一機能のダミー回路
（１２）を備える。 【効果】試験のために必要な信号をＬＳＩテスタから引
き出す必要がなく、ハードウェアが簡略化される。ま
た、シリコン・テスタ測定系のチェクまたは測定精度の
確認をＬＳＩのテストに先だって行うので、ＬＳＩテス
タの多チップ並列かつ多入出力用の高精度かつ高速の測
定が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路試験装置に関
し、特に、チップまたはウェハの状態で集積回路の動作
を評価するための集積回路試験装置に関する。
し、特に、チップまたはウェハの状態で集積回路の動作
を評価するための集積回路試験装置に関する。
【０００２】
【従来の技術】半導体チップやウェハ上の集積回路を評
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。
価するため、従来の集積回路試験装置は、必要とされる
チップ数および入出力数分の電源、クロック信号、アド
レス信号および入力データを被測定チップまたはウェハ
に供給し、そのチップまたはウェハの出力を判定回路に
より判定するＬＳＩテスタが知られている。
【０００３】このＬＳＩテスタに関する公知技術は、例
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。
えば、特開昭６２−２４３３３５号公報、特開平２−５
６９４７号公報および特開平２−２３９６４１号公報の
それぞれに開示されている。また、このような測定のた
めに、被測定チップまたはウェハに試験用の回路を設け
たものも公知である。
【０００４】以下に、このＬＳＩテスタの一例として記
憶素子を測定するメモリ・テスタを例に説明する。
憶素子を測定するメモリ・テスタを例に説明する。
【０００５】図５は従来のメモリ・テスタによる被測定
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。
ウェハの測定例を示す。従来のメモリ・テスタは１００
ＭＨｚで動作するメモリ・テスタ本体５１とメモリ・テ
スタ測定ステーション５２とを備え、メモリ・テスタ測
定ステーション５２にはドライバ・コンパレータ６２と
信号ケーブル５７が設けられる。被測定ウェハ５５はウ
ェハプローバ５３上の真空チャク台５６に載せられプロ
ーブ・カード５４を介して測定される。
【０００６】図６はメモリ・テスタの測定系のブロック
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。
構成を示す。メモリ・テスタ本体５１は内には中央処理
装置６１を備え、メモリ・テスタ測定ステーション５２
内にはドライバ・コンパレータ６２を備える。被測定メ
モリ６３は信号線６４、６５および６６を介してドライ
バ・コンパレータ６２に接続される。ドライバ・コンパ
レータ６２は、反転ＲＡＳ信号および反転ＣＡＳ信号と
して高精度かつ高速のクロックを信号線６４、６５を介
して被測定メモリ６３に供給し、信号線６６を介して試
験データを供給する。ドライバ・コンパレータ６２はま
た、被測定メモリ６３から信号線６６に出力されたデー
タを高精度に判定する。
【０００７】
【発明が解決しようとする課題】しかし、従来のＬＳＩ
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になってしまう問題が
あった。
テスタでは、被測定集積回路のチップ数および入出力数
に応じてクロック信号、アドレス信号、データその他を
高精度かつ高速に供給および測定する必要があるため、
装置が複雑になり、その制御が困難になるという課題が
あった。例えば、入出力が８ビットの１６Ｍ−ＤＲＡＭ
を１００ＭＨｚで１６個並列測定することのできるメモ
リ・テスタの制御は技術的に高度になってしまう問題が
あった。
【０００８】本発明は、このような課題を解決し、チッ
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
プまたはウェハ上の集積回路を少ないハードウェア構成
で高精度に測定することのできる集積回路試験装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の集積回路試験装
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、前記半導体チップまたはウェハは、前記被測定集
積回路の所定の回路とほぼ同一の電気的特性を具備する
ダミー・チップ回路を有する構成である。
置は、基板（チップまたはウェハ）上に形成された被測
定集積回路にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定する試験手段を備えた
集積回路試験装置において、被測定集積回路に接触材を
介して電気的に接触可能な半導体チップまたはウェハを
備え、前記半導体チップまたはウェハは、前記被測定集
積回路の所定の回路とほぼ同一の電気的特性を具備する
ダミー・チップ回路を有する構成である。
【００１０】また、本発明の集積回路試験装置の前記ダ
ミー・チップ回路は、前記被測定集積回路の平均電流値
とピーク電流値に等しい電流源を有する構成とすること
もできる。
ミー・チップ回路は、前記被測定集積回路の平均電流値
とピーク電流値に等しい電流源を有する構成とすること
もできる。
【００１１】さらにまた、本発明の集積回路試験装置の
前記ダミー・チップ回路は、前記被測定集積回路のアド
レスアクセタイム値に等しいアクセタイム・ダミー回路
を有する構成とすることもでき、また、前記ダミー・チ
ップ回路は、前記被測定集積回路のメモリセルと同一の
構成のダミー・メモリセルを有する構成とすることもで
きる。
前記ダミー・チップ回路は、前記被測定集積回路のアド
レスアクセタイム値に等しいアクセタイム・ダミー回路
を有する構成とすることもでき、また、前記ダミー・チ
ップ回路は、前記被測定集積回路のメモリセルと同一の
構成のダミー・メモリセルを有する構成とすることもで
きる。
【００１２】以下の説明では、半導体としてシリコンを
用いた技術を想定し、試験手段の少なくとも一部が形成
された半導体チップまたはウェハを「シリコン・テス
タ」という。
用いた技術を想定し、試験手段の少なくとも一部が形成
された半導体チップまたはウェハを「シリコン・テス
タ」という。
【００１３】このシリコン・テスタには、被測定集積回
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。
路の１個のチップに対する１ビット分のデータからｍチ
ップ（ｍは正の整数）のそれぞれに対してｎビット（ｎ
は正の整数）のデータを生成する手段、１枚のウェハに
形成された被測定集積回路をａ個のブロック（ａは正の
整数）に分割し、そのひとつのブロックを選択して測定
する手段、被測定集積回路のひとつのチップを選択して
測定する手段などを設けることができる。
【００１４】
【作用】ＬＳＩテスタの機能の一部または全部を半導体
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。また、シリコン・テスタ内に被測定集積回路と
ほぼ同一特性のダミー回路を備え、シリコン・テスタ測
定系のチェクまたは測定精度の確認をＬＳＩのテストに
先だって行う。
チップまたはウェハ上に設けてシリコン・テスタとし、
これを接触材を介して被測定集積回路に電気的に接触さ
せる。これにより、試験のために必要な信号をすべてＬ
ＳＩテスタから信号線を介して引き出す必要がなくな
る。特に、多チップ並列で多入出力用の高精度かつ高速
のドライバとコンパレータの機能をシリコン・テスタに
内蔵することで、ＬＳＩテスタのハードウェアを簡略化
できる。また、シリコン・テスタ内に被測定集積回路と
ほぼ同一特性のダミー回路を備え、シリコン・テスタ測
定系のチェクまたは測定精度の確認をＬＳＩのテストに
先だって行う。
【００１５】
【実施例】図１は本発明の一実施例の集積回路試験装置
のシリコン・テスタの構成を示す図であり、ウェハ・レ
ベルでの実施例を示す。
のシリコン・テスタの構成を示す図であり、ウェハ・レ
ベルでの実施例を示す。
【００１６】図１および図３のそれぞれを参照すると、
この実施例のシリコン・テスタ１１は、多チップ／ビッ
ト化制御回路３１、ブロックン選択デコーダ３２、チッ
プ選択デコーダ３３、ｐ倍速制御回路３４、Ｐ倍速アル
ゴリズム回路３５、自己過電流保護回路３６、位置合わ
せ用回路３７、チップ内テスト回路３８、フェイルメモ
リ回路３９、電流制御回路４０、コンパレータ回路４１
およびオンチップコンデンサ４２のそれぞれからなる測
定回路３０ならびにパッド１３ならびに被測定集積回路
の所定の回路とほぼ同一の電気的特性を具備するダミー
・チップ回路１２を備える。
この実施例のシリコン・テスタ１１は、多チップ／ビッ
ト化制御回路３１、ブロックン選択デコーダ３２、チッ
プ選択デコーダ３３、ｐ倍速制御回路３４、Ｐ倍速アル
ゴリズム回路３５、自己過電流保護回路３６、位置合わ
せ用回路３７、チップ内テスト回路３８、フェイルメモ
リ回路３９、電流制御回路４０、コンパレータ回路４１
およびオンチップコンデンサ４２のそれぞれからなる測
定回路３０ならびにパッド１３ならびに被測定集積回路
の所定の回路とほぼ同一の電気的特性を具備するダミー
・チップ回路１２を備える。
【００１７】さらに、図２を参照すると、ダミー・チッ
プ回路１２は、被測定集積回路の平均電流値とピーク電
流値に等しい電流源２１と、被測定集積回路のアドレス
アクセタイム値に等しいアクセタイム・ダミー回路２２
と、被測定集積回路のメモリセルと同一の構成のダミー
・メモリセル２３とをを有する構成である。
プ回路１２は、被測定集積回路の平均電流値とピーク電
流値に等しい電流源２１と、被測定集積回路のアドレス
アクセタイム値に等しいアクセタイム・ダミー回路２２
と、被測定集積回路のメモリセルと同一の構成のダミー
・メモリセル２３とをを有する構成である。
【００１８】図３はシリコン・テスタ１１の測定回路３
０の一構成例を示す。ここでは、１入力のみのデータが
供給され、被測定メモリの個数分の判定結果を出力する
例を示す。このシリコン・テスタ１１の測定回路３０に
は、多チップ／ビット化制御回路３１、ブロックン選択
デコーダ３２、チップ選択デコーダ３３、ｐ倍速制御回
路３４、Ｐ倍速アルゴリズム回路３５、自己過電流保護
回路３６、位置合わせ用回路３７、チップ内テスト回路
３８、フェイルメモリ回路３９、電流制御回路４０、コ
ンパレータ回路４１およびオンチップコンデンサ４２の
それぞれを備える。
０の一構成例を示す。ここでは、１入力のみのデータが
供給され、被測定メモリの個数分の判定結果を出力する
例を示す。このシリコン・テスタ１１の測定回路３０に
は、多チップ／ビット化制御回路３１、ブロックン選択
デコーダ３２、チップ選択デコーダ３３、ｐ倍速制御回
路３４、Ｐ倍速アルゴリズム回路３５、自己過電流保護
回路３６、位置合わせ用回路３７、チップ内テスト回路
３８、フェイルメモリ回路３９、電流制御回路４０、コ
ンパレータ回路４１およびオンチップコンデンサ４２の
それぞれを備える。
【００１９】多チップ／ビット化制御回路３１は、メモ
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍速動作の第２サイクル以降のテスト・パターン
を発生する。自己過電流保護回路３６は、定格を超える
過電流が流れるチップに対し、リセット機能を有するフ
リップフロップを用いて、電流供給を停止する。位置合
わせ用回路３７は、シリコン・テスタのパッドと被測定
チップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、上述した被測定チップの一部の機能に相
当するダミー・チップ回路１２を測定し、そのメモリ・
テスタの動作を自己診断する。フェイルメモリ回路３９
は、被測定チップの測定結果が不良の場合に、その不良
内容をフリップ・フロップ回路により保持する。電流制
御回路４０は、ウェハ・レベルで被測定ウェハを多チッ
プ並列測定する場合に、メモリ・テスタからのクロック
周波数を分周回路により１／ｃ（ｃは２以上の整数）に
分周して低速化するか、またはその被測定ウェハを任意
のブロックに分割して順次そのブロックを選択すること
により、電流を制御する。コンパレータ回路４１は、被
測定チップの測定結果を判定する。オンチップコンデン
サ４２は被測定チップとの間のバイパスコンデンサとし
て動作する。
リ・テスタから供給される１チップの１ビット（または
１入出力）分のデータから、デコーダ回路および入出力
とアドレス用の排他的論理和回路を用いて、ｍチップ
（ｍは正の整数）、ｎビット（ｎは正の整数）のデータ
を生成する。ブロック選択デコーダ３２は、そのシリコ
ン・テスタがウェハ・レベルで測定するとき、その被測
定ウェハをａ個のブロック（ａは正の整数）に分割し、
測定対象としてそのひとつのブロックを選択する。チッ
プ選択デコーダ３３は、ウェハ・レベルで測定すると
き、被測定ウェハの任意のチップを選択する。ｐ倍速制
御回路３４は、メモリ・テスタから供給されるクロック
周波数を位相同期ループを用いてｐ倍（ｐは２以上の整
数）にする。ｐ倍速アルゴリズム回路３５は、ｐ倍速制
御回路３４が動作するとき、アップ／ダウン・カウンタ
とラッチ回路とにより、メモリ・テスタからは供給され
ないｐ倍速動作の第２サイクル以降のテスト・パターン
を発生する。自己過電流保護回路３６は、定格を超える
過電流が流れるチップに対し、リセット機能を有するフ
リップフロップを用いて、電流供給を停止する。位置合
わせ用回路３７は、シリコン・テスタのパッドと被測定
チップのパッドとの位置合わせを行うことができるよう
に、被測定チップの任意のパッドに対して配置されたｂ
個（ｂは正の整数）パッドに、信号切替回路を介してメ
モリ・テスタからの直流信号を供給する。チップ内テス
ト回路３８は、上述した被測定チップの一部の機能に相
当するダミー・チップ回路１２を測定し、そのメモリ・
テスタの動作を自己診断する。フェイルメモリ回路３９
は、被測定チップの測定結果が不良の場合に、その不良
内容をフリップ・フロップ回路により保持する。電流制
御回路４０は、ウェハ・レベルで被測定ウェハを多チッ
プ並列測定する場合に、メモリ・テスタからのクロック
周波数を分周回路により１／ｃ（ｃは２以上の整数）に
分周して低速化するか、またはその被測定ウェハを任意
のブロックに分割して順次そのブロックを選択すること
により、電流を制御する。コンパレータ回路４１は、被
測定チップの測定結果を判定する。オンチップコンデン
サ４２は被測定チップとの間のバイパスコンデンサとし
て動作する。
【００２０】以上の各回路はすべてシリコン・テスタ上
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
に備えられる必要はなく、例えばチップ単位で測定する
場合にはそのいくつかの回路は省略可能である。
【００２１】図４は図３に示したシリコン・テスタの動
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。
作を説明するタイミング図である。メモリ・テスタから
の４０ｎｓ（時刻ｔ１〜ｔ５）の測定周期のうち時刻ｔ
１〜ｔ２の１０ｎｓの間に各信号がセットされると、ｐ
倍速制御回路３４およびｐ倍速アルゴリズム回路３５
は、位相同期ループ、アップ／ダウン・カウンタおよび
ラッチ回路により、時刻ｔ１〜ｔ２の各波形をコピー
し、時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４、時刻ｔ４〜ｔ５
でコピー波形を生成して出力する。時刻ｔ１〜ｔ２はマ
ーキングのインクリメントのリード「Ｈ」の部分であ
り、時刻ｔ２〜ｔ３のライト「Ｌ」、時刻ｔ３〜ｔ４の
アドレス〔Ａ＋１〕番地のリード「Ｈ」、および時刻ｔ
４〜ｔ５のライト「Ｌ」の各信号の「Ｌ」レベルと
「Ｈ」レベルとの間の変更およびアドレスの変更はｐ倍
速アルゴリズム回路３５により行われ、各信号の「Ｈ」
レベルから「Ｌ」レベルまたは「Ｌ」レベルから「Ｈ」
レベルへの遷移点の時刻の設定はｐ倍速制御回路３４に
より行われる。
【００２２】図７は本発明の第一の実施例のシリコン・
テスタを応用した集積回路試験装置を示す図であり、ウ
ェハ・レベルでの実施例を示す。この場合には、被測定
ウェハ７４にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定するための２５ＭＨｚ
で動作するメモリ・テスタ１と、１Ｉ／Ｏのみのドライ
バー６と、信号線ケーブル７と、シリコン・テスタ・ウ
ェハ７２と、シリコン・テスタ・ウェハ７２と被測定ウ
ェハ７４との接触材の圧電性導電ゴム７３とこれらシリ
コン・テスタ・ウェハ７２および被測定ウェハ７４およ
び圧電性導電ゴム７３のそれぞれを支持する測定治具７
１とを備える。さらに、メモリ・テスタ１は、パターン
・ジェネレータ２と、１６Ｉ／Ｏ数を有する１６個のチ
ップ分の判定結果の入力手段３と、パターン・ジェネレ
ータ２とは異なるメモリ・テスタ１以外の外付けパター
ン・ジェネレータ（図示してない）をセットまたは制御
する制御手段４と、シリコン・テスタ・ウェハ７２をメ
モリ・テスタ１に連動して動作させる連動手段５とを備
える。
テスタを応用した集積回路試験装置を示す図であり、ウ
ェハ・レベルでの実施例を示す。この場合には、被測定
ウェハ７４にその回路が動作するために必要な電源およ
び信号を入力してその出力を測定するための２５ＭＨｚ
で動作するメモリ・テスタ１と、１Ｉ／Ｏのみのドライ
バー６と、信号線ケーブル７と、シリコン・テスタ・ウ
ェハ７２と、シリコン・テスタ・ウェハ７２と被測定ウ
ェハ７４との接触材の圧電性導電ゴム７３とこれらシリ
コン・テスタ・ウェハ７２および被測定ウェハ７４およ
び圧電性導電ゴム７３のそれぞれを支持する測定治具７
１とを備える。さらに、メモリ・テスタ１は、パターン
・ジェネレータ２と、１６Ｉ／Ｏ数を有する１６個のチ
ップ分の判定結果の入力手段３と、パターン・ジェネレ
ータ２とは異なるメモリ・テスタ１以外の外付けパター
ン・ジェネレータ（図示してない）をセットまたは制御
する制御手段４と、シリコン・テスタ・ウェハ７２をメ
モリ・テスタ１に連動して動作させる連動手段５とを備
える。
【００２３】シリコン・テスタ・ウェハ７２および被測
定ウェハ７４はそれぞれ測定治具７１に取り付けられ、
接触材としての圧電性導電ゴム７３を介して互いに電気
的に接続される。シリコン・テスタ・ウェハ７４には試
験のための一部または全部の機能が設けられる。
定ウェハ７４はそれぞれ測定治具７１に取り付けられ、
接触材としての圧電性導電ゴム７３を介して互いに電気
的に接続される。シリコン・テスタ・ウェハ７４には試
験のための一部または全部の機能が設けられる。
【００２４】次に、本発明の一実施例の動作について説
明する。この場合には、測定するチップ数が１個ではな
く、被測定ウェハ１４の全チップのうちの一部、例えば
９６チップ中の１６チップとなる。
明する。この場合には、測定するチップ数が１個ではな
く、被測定ウェハ１４の全チップのうちの一部、例えば
９６チップ中の１６チップとなる。
【００２５】この場合、メモリ・テスタ１からシリコン
・テスタ・ウェハ７２には、１チップの１入力分の信号
が供給される。シリコン・テスタ・ウェハ７２では、多
チップ／ビット化制御回路のラッチ回路の排他的論理和
回路とにより１６チップ分の８入力データを生成し、ブ
ロック選択デコーダにより９６チップを６ブロックに分
割してその１ブロックの１６チップを選択して各信号を
供給する。
・テスタ・ウェハ７２には、１チップの１入力分の信号
が供給される。シリコン・テスタ・ウェハ７２では、多
チップ／ビット化制御回路のラッチ回路の排他的論理和
回路とにより１６チップ分の８入力データを生成し、ブ
ロック選択デコーダにより９６チップを６ブロックに分
割してその１ブロックの１６チップを選択して各信号を
供給する。
【００２６】まず被測定ウェハ７４が良品の１６Ｍ−Ｄ
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ７２から試験のための信号が圧電性
導電ゴム７３を介して被測定ウェハ７４に供給される。
被測定チップの出力は圧電性導電ゴム７３を介してシリ
コン・テスタ・チップ７２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル７を介してメモ
リ・テスタ１に伝達される。
ＲＡＭチップの場合を例に説明する。この場合、シリコ
ン・テスタ・チップ７２から試験のための信号が圧電性
導電ゴム７３を介して被測定ウェハ７４に供給される。
被測定チップの出力は圧電性導電ゴム７３を介してシリ
コン・テスタ・チップ７２に伝達され、コンパレータ回
路により良品判定され、信号線ケーブル７を介してメモ
リ・テスタ１に伝達される。
【００２７】被測定ウェハ７４がマーキング不良の１６
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ７２から試験のための信号が圧電性導電
ゴム７３を介して被測定ウェハ７４に供給され、被測定
チップの出力が圧電性導電ゴム７３を介してシリコン・
テスタ・チップ７２に伝達される。このとき、シリコン
・テスタ・チップ７２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線７を介してメモリ・テスタ
１に伝達される。また、その不良結果がフェイル・メモ
リ回路にも保持される。
Ｍ−ＤＲＡＭチップである場合にも同様に、シリコン・
テスタ・チップ７２から試験のための信号が圧電性導電
ゴム７３を介して被測定ウェハ７４に供給され、被測定
チップの出力が圧電性導電ゴム７３を介してシリコン・
テスタ・チップ７２に伝達される。このとき、シリコン
・テスタ・チップ７２内のコンパレータ回路では、例え
ば期待値が「Ｈ」レベルであるところに「Ｌ」レベルの
出力が到来するので、その被測定チップが不良品である
と判定し、不良信号が信号線７を介してメモリ・テスタ
１に伝達される。また、その不良結果がフェイル・メモ
リ回路にも保持される。
【００２８】被測定ウェハ７４にスタンバイ時に過電流
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。
が流れる不良がある場合には、そのチップをセットして
電源を印加した時点で、自己過電流保護回路が動作す
る。これにより被測定チップへの電流供給が停止し、ス
タンバイ電流不良品であることがメモリ・テスタに伝達
される。
【００２９】図３および図４に示したシリコン・テスタ
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。
はウェハ・レベルでの測定を目的としたものであるが、
チップ単位の測定用に修正することも可能である。
【００３０】以上の説明では被測定集積回路がＤＲＡＭ
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
チップまたはＤＲＡＭチップが形成されたウェハの場合
について説明したが、それ以外の集積回路の測定にも本
発明を同様に実施できる。
【００３１】
【発明の効果】以上説明したように、本発明の集積回路
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。また特に、シリコン・テスタ内に被測定集積回路
とほぼ同一特性のダミー回路を備え、シリコン・テスタ
測定系のチェクまたは測定精度の確認をＬＳＩのテスト
に先だって行うので、ＬＳＩテスタの多チップ並列かつ
多入出力用の高精度かつ高速の測定が可能となる。
試験装置は、ＬＳＩテスタの機能の少なくとも一部を、
被測定集積回路に接触材を介して電気的に接触可能な半
導体チップまたはウェハからなるシリコン・テスタに設
ける。また特に、シリコン・テスタ内に被測定集積回路
とほぼ同一特性のダミー回路を備え、シリコン・テスタ
測定系のチェクまたは測定精度の確認をＬＳＩのテスト
に先だって行うので、ＬＳＩテスタの多チップ並列かつ
多入出力用の高精度かつ高速の測定が可能となる。
【００３２】本発明では、ドライバおよびコンパレータ
の機能をシリコン・テスタで行うことで、ＬＳＩテスタ
本体には１個の１入出力ハードウェアを備えればよく、
しかも２５ＭＨｚ動作で精度良く、機能を簡略化したメ
モリ・テスタを用いて従来と同等の測定が可能となる。
の機能をシリコン・テスタで行うことで、ＬＳＩテスタ
本体には１個の１入出力ハードウェアを備えればよく、
しかも２５ＭＨｚ動作で精度良く、機能を簡略化したメ
モリ・テスタを用いて従来と同等の測定が可能となる。
【図１】本発明の一実施例の集積回路試験装置の構成を
示す図。
示す図。
【図２】本発明の一実施例の集積回路試験装置のダミー
回路の構成を示す図。
回路の構成を示す図。
【図３】シリコン・テスタの構成例を示す図。
【図４】シリコン・テスタの動作を説明するタイミング
図。
図。
【図５】従来のメモリ・テスタによる測定例を示す図。
【図６】メモリ・テスタの測定系のブロック構成を示す
図。
図。
【図７】本発明の一実施例の集積回路試験装置の応用の
構成を示す図。
構成を示す図。
１，５１ メモリ・テスタ ２ パターン・ジェネレータ ３ 判定結果の入力手段 ４ セットまたは制御する制御手段 ５ シリコン・テスタ・ウェハ１２をメモリ・テスタ
１に連動して動作させ動手段 ６，６２ ドライバ・コンパレータ ７，５７ 信号線ケーブル １１ シリコン・テスタ・ウェハ １２ ダミー回路 １３ パッド ２１ 電流源 ２２ アクセスタイム・ダミー回路 ２３ ダミー・メモリセル ３１ 多チップ／ビット化制御回路 ３２ ブロックン選択デコーダ ３３ チップ選択デコーダ ３４ ｐ倍速制御回路 ３５ ｐ倍速アルゴリズム回路 ３６ 自己過電流保護回路 ３７ 位置合わせ用回路 ３８ チップ内テスト回路 ３９ フェイルメモリ回路 ４０ 電流制御回路 ４１ コンパレータ回路 ４２ オンチップコンデンサ ４３ パッド ５２ メモリ・テスタ測定ステーション ５３ ウェハプローバ ５４ プローブ・カード ５５ 被測定ウェハ ５６ 真空チャク台５６ ６１ 中央処理装置 ６３ 被測定メモリ ６４，６５，６６ 信号線 ７１ 固定治具 ７２ シリコン・テスタ・ウェハ ７３ 圧電性導電ゴム ７４ 被測定ウェハ
１に連動して動作させ動手段 ６，６２ ドライバ・コンパレータ ７，５７ 信号線ケーブル １１ シリコン・テスタ・ウェハ １２ ダミー回路 １３ パッド ２１ 電流源 ２２ アクセスタイム・ダミー回路 ２３ ダミー・メモリセル ３１ 多チップ／ビット化制御回路 ３２ ブロックン選択デコーダ ３３ チップ選択デコーダ ３４ ｐ倍速制御回路 ３５ ｐ倍速アルゴリズム回路 ３６ 自己過電流保護回路 ３７ 位置合わせ用回路 ３８ チップ内テスト回路 ３９ フェイルメモリ回路 ４０ 電流制御回路 ４１ コンパレータ回路 ４２ オンチップコンデンサ ４３ パッド ５２ メモリ・テスタ測定ステーション ５３ ウェハプローバ ５４ プローブ・カード ５５ 被測定ウェハ ５６ 真空チャク台５６ ６１ 中央処理装置 ６３ 被測定メモリ ６４，６５，６６ 信号線 ７１ 固定治具 ７２ シリコン・テスタ・ウェハ ７３ 圧電性導電ゴム ７４ 被測定ウェハ
Claims (7)
- 【請求項１】 基板上に形成された被測定集積回路にそ
の回路が動作するために必要な電源および信号を入力し
てその出力を測定する試験手段と、前記被測定集積回路
に接触材を介して電気的に接触可能で前記試験手段の少
なくとも一部が形成された半導体チップまたはウェハを
備えた集積回路試験装置において、 前記半導体チップまたはウェハは、前記被測定集積回路
の所定の回路とほぼ同一の電気的特性を具備するダミー
・チップ回路を有することを特徴とする集積回路試験装
置。 - 【請求項２】 前記ダミー・チップ回路は、前記被測定
集積回路の平均電流値とピーク電流値に等しい電流源を
有することを特徴とする請求項１記載の集積回路試験装
置。 - 【請求項３】 前記ダミー・チップ回路は、前記被測定
集積回路のアドレスアクセタイム値に等しいアクセタイ
ム・ダミー回路を有することを特徴とする請求項１また
は２記載の集積回路試験装置。 - 【請求項４】 前記ダミー・チップ回路は、前記被測定
集積回路のメモリセルと同一の構成のダミー・メモリセ
ルを有することを特徴とする請求項１，２または３記載
の集積回路試験装置。 - 【請求項５】 前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路の１個のチップに対する１ビット分
のデータからｍチップ（ｍは正の整数）のそれぞれに対
してｎビット（ｎは正の整数）のデータを生成する手段
が設けられた請求項１，２，３または４記載の集積回路
試験装置。 - 【請求項６】 前記半導体チップまたはウェハには、１
枚のウェハに形成された被測定集積回路をａ個のブロッ
ク（ａは正の整数）に分割し、そのひとつのブロックを
選択して測定する手段が設けられた請求項１，２，３ま
たは４記載の集積回路試験装置。 - 【請求項７】 前記被測定集積回路は１枚のウェハに複
数のチップを含み、前記半導体チップまたはウェハに
は、被測定集積回路のひとつのチップを選択して測定す
る手段が設けられた請求項１，２，３または４記載の集
積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203335A JPH0951026A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203335A JPH0951026A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951026A true JPH0951026A (ja) | 1997-02-18 |
Family
ID=16472318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203335A Pending JPH0951026A (ja) | 1995-08-09 | 1995-08-09 | 集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951026A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870174A (ja) * | 1981-09-29 | 1983-04-26 | Fujitsu Ltd | 半導体ｉｃメモリのテスト方式 |
| JPS58205992A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリの試験方法 |
| JPH02202037A (ja) * | 1989-01-31 | 1990-08-10 | Fujitsu Ltd | ウェハスケール集積回路装置の要素回路間配線方法 |
| JPH05136243A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Eng Kk | エージング等テスト用パターンを付加した半導体ウエハー |
-
1995
- 1995-08-09 JP JP7203335A patent/JPH0951026A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870174A (ja) * | 1981-09-29 | 1983-04-26 | Fujitsu Ltd | 半導体ｉｃメモリのテスト方式 |
| JPS58205992A (ja) * | 1982-05-25 | 1983-12-01 | Fujitsu Ltd | Ｌｓｉ内蔵メモリの試験方法 |
| JPH02202037A (ja) * | 1989-01-31 | 1990-08-10 | Fujitsu Ltd | ウェハスケール集積回路装置の要素回路間配線方法 |
| JPH05136243A (ja) * | 1991-11-12 | 1993-06-01 | Nippon Eng Kk | エージング等テスト用パターンを付加した半導体ウエハー |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |