JPH11258312A - 半導体集積回路検査装置とその試験方法 - Google Patents
半導体集積回路検査装置とその試験方法Info
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- JPH11258312A JPH11258312A JP10057211A JP5721198A JPH11258312A JP H11258312 A JPH11258312 A JP H11258312A JP 10057211 A JP10057211 A JP 10057211A JP 5721198 A JP5721198 A JP 5721198A JP H11258312 A JPH11258312 A JP H11258312A
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Abstract
(57)【要約】
【課題】ＡＤ変換器および制御回路内蔵半導体集積回路
装置を試験する場合に、検査用基盤上の回路とデジタル
テスターをという比較的安価な構成で高速の試験を可能
する半導体集積回路検査装置を提供する。 【解決手段】デジタルテスター２０６から出力される被
試験デバイス２０５への制御信号２１１により、２０５
の動作は、ＡＤ変換を行ない、ＡＤ変換の結果と記憶素
子２０３からの出力データとを比較し、判定結果を２１
０信号出力とする。 【効果】被試験半導体集積回路装置に内蔵されたＡＤ変
換器の試験を、検査用基盤上の回路とデジタルテスター
という比較的安価構成により、試験することができる。
また、デジタルテスターを用いてＡＤ変換器の出力結果
を演算して判定する従来の試験方法と比較して、高速に
試験することが可能となる。
装置を試験する場合に、検査用基盤上の回路とデジタル
テスターをという比較的安価な構成で高速の試験を可能
する半導体集積回路検査装置を提供する。 【解決手段】デジタルテスター２０６から出力される被
試験デバイス２０５への制御信号２１１により、２０５
の動作は、ＡＤ変換を行ない、ＡＤ変換の結果と記憶素
子２０３からの出力データとを比較し、判定結果を２１
０信号出力とする。 【効果】被試験半導体集積回路装置に内蔵されたＡＤ変
換器の試験を、検査用基盤上の回路とデジタルテスター
という比較的安価構成により、試験することができる。
また、デジタルテスターを用いてＡＤ変換器の出力結果
を演算して判定する従来の試験方法と比較して、高速に
試験することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路検査
装置に関し、特にＡＤ変換器を有する半導体集積回路装
置の試験技術に関するものである。
装置に関し、特にＡＤ変換器を有する半導体集積回路装
置の試験技術に関するものである。
【０００２】
【従来の技術】従来、ＡＤ変換器を内蔵する半導体集積
回路装置の試験を行なう場合、被試験ＡＤ変換器の精度
以上の高精度の入力電圧が要求され、ＡＤ変換器試験専
用のアナログテスター、高精度電源あるいは単体のＤＡ
変換器、ロジックテスターのＤＣ測定入力が用いられて
きた。
回路装置の試験を行なう場合、被試験ＡＤ変換器の精度
以上の高精度の入力電圧が要求され、ＡＤ変換器試験専
用のアナログテスター、高精度電源あるいは単体のＤＡ
変換器、ロジックテスターのＤＣ測定入力が用いられて
きた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＡＤ変換器試験専用のアナログテスターは、高速高精度
にＡＤ変換器を試験することができるが、半導体集積回
路装置の制御部のテストが十分に行なえないという問題
と、アナログテスターが非常に高価であるという問題が
あった。高精度電源あるいは単体のＤＡ変換器を用いる
場合においては、高精度電源あるいは単体のＤＡ変換器
の制御を試験装置によって行なわなければならなず、Ａ
Ｄ変換後の結果も試験装置で判定を行なわなければなら
ないため、高速で試験が行なえないという問題があっ
た。ロジックテスターのＤＣ測定入力では、精度上の制
限があることと、高速で試験が行なえないという問題が
あった。
ＡＤ変換器試験専用のアナログテスターは、高速高精度
にＡＤ変換器を試験することができるが、半導体集積回
路装置の制御部のテストが十分に行なえないという問題
と、アナログテスターが非常に高価であるという問題が
あった。高精度電源あるいは単体のＤＡ変換器を用いる
場合においては、高精度電源あるいは単体のＤＡ変換器
の制御を試験装置によって行なわなければならなず、Ａ
Ｄ変換後の結果も試験装置で判定を行なわなければなら
ないため、高速で試験が行なえないという問題があっ
た。ロジックテスターのＤＣ測定入力では、精度上の制
限があることと、高速で試験が行なえないという問題が
あった。
【０００４】本発明は、ＡＤ変換器および制御回路内蔵
半導体集積回路装置の試験を、本発明の半導体集積回路
検査装置により安価に高速で行なうことを目的としてい
る。
半導体集積回路装置の試験を、本発明の半導体集積回路
検査装置により安価に高速で行なうことを目的としてい
る。
【０００５】
【課題を解決するための手段】この問題を解決するため
に本発明の半導体集積回路検査装置は、 ａ）ＡＤ変換器および制御回路内蔵半導体集積回路装置
の検査装置において、 ｂ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
換器と記憶素子を具備したことを特徴とし、試験方法
は、 ｃ）請求項１記載の半導体集積回路検査装置の試験方法
において、 ｄ）請求項１記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とする。
に本発明の半導体集積回路検査装置は、 ａ）ＡＤ変換器および制御回路内蔵半導体集積回路装置
の検査装置において、 ｂ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
換器と記憶素子を具備したことを特徴とし、試験方法
は、 ｃ）請求項１記載の半導体集積回路検査装置の試験方法
において、 ｄ）請求項１記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とする。
【０００６】また、この問題を解決するために本発明の
半導体集積回路検査装置は、 ｅ）ＡＤ変換器および制御回路内蔵半導体集積回路装置
の検査装置において、 ｆ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
化器と記憶素子と前記記憶素子のアドレス生成回路を具
備したことを特徴とし、試験方法は、 ｇ）請求項３記載の半導体集積回路検査装置の試験方法
において、 ｈ）請求項３記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とする。
半導体集積回路検査装置は、 ｅ）ＡＤ変換器および制御回路内蔵半導体集積回路装置
の検査装置において、 ｆ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
化器と記憶素子と前記記憶素子のアドレス生成回路を具
備したことを特徴とし、試験方法は、 ｇ）請求項３記載の半導体集積回路検査装置の試験方法
において、 ｈ）請求項３記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とする。
【０００７】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。
面に基づいて説明する。
【０００８】図１は、本発明の請求項１の半導体集積回
路試験装置の構成図を示した。１０１は検査用基盤、１
０２は記憶素子、１０３はＤＡ変換器、１０４は被試験
半導体集積回路装置である。１０５は、デジタルテスタ
ーである。１０６は、記憶素子１０２のデータ出力信号
であり、ＤＡ変換器の入力データと１０４の入力データ
である。１０７は、ＤＡ変化器のアナログ出力で、１０
４に内蔵されたＡＤ変換器の入力である。１０８は、１
０４の出力信号である。１１０はデジタルテスター１０
５から出力される記憶素子のアドレス信号、１１１は、
デジタルテスターから出力される書き込み信号である。
１０９は、デジタルテスターから出力される１０４の制
御信号である。記憶素子１０２とＤＡ変換器１０３は検
査用基盤１０１に実装されている。また、アナログ信号
１０７、記憶素子のデータ出力１０６、１０４の制御信
号１０９は、検査用基盤１０１を介して１０４に与えら
れ、１０４の出力信号１０８は、検査用基盤１０１を介
してデジタルテスター１０５で判定される。デジタルテ
スターから出力される１０４の制御信号１０９は、１１
０４に内蔵されてるＡＤ変換器と制御回路とを制御する
ものであり、被試験半導体集積回路装置１０４の動作
は、ＡＤ変換を行ない、ＡＤ変換の結果と記憶素子１０
６からの出力データとを比較し、判定結果を出力すると
いうものである。図３に図１中の主な信号波形の概念図
を示す。図３のアドレス信号とは、１１０を意味する。
図３の書き込み信号とは、１１１を意味する。図３のデ
バイス信号とは、デジタルテスター１０５の制御信号１
０９の一部の信号の概念図であり、ＡＤ変換開始信号を
意味している。図３のメモリー出力は、１０６を意味
し、図３の書き込み信号の立ち下がりに同期して出力さ
れる。図３のＤＡ変換出力変化点は、図３の書き込み信
号の立ち上がりに同期しており、メモリー出力に対応し
たアナログ出力の変化点を意味している。図３のデバイ
ス出力は、図３のデバイス制御信号により、ＡＤ変換を
開始し、図３のメモリー出力をＡＤ変換器の出力期待値
として比較し判定した結果の出力信号であり、１０８を
意味している。このため、１０８をデジタルテスターで
判定することで、被試験半導体集積回路装置１０４に内
蔵されたＡＤ変換器の試験が実施できることになる。
路試験装置の構成図を示した。１０１は検査用基盤、１
０２は記憶素子、１０３はＤＡ変換器、１０４は被試験
半導体集積回路装置である。１０５は、デジタルテスタ
ーである。１０６は、記憶素子１０２のデータ出力信号
であり、ＤＡ変換器の入力データと１０４の入力データ
である。１０７は、ＤＡ変化器のアナログ出力で、１０
４に内蔵されたＡＤ変換器の入力である。１０８は、１
０４の出力信号である。１１０はデジタルテスター１０
５から出力される記憶素子のアドレス信号、１１１は、
デジタルテスターから出力される書き込み信号である。
１０９は、デジタルテスターから出力される１０４の制
御信号である。記憶素子１０２とＤＡ変換器１０３は検
査用基盤１０１に実装されている。また、アナログ信号
１０７、記憶素子のデータ出力１０６、１０４の制御信
号１０９は、検査用基盤１０１を介して１０４に与えら
れ、１０４の出力信号１０８は、検査用基盤１０１を介
してデジタルテスター１０５で判定される。デジタルテ
スターから出力される１０４の制御信号１０９は、１１
０４に内蔵されてるＡＤ変換器と制御回路とを制御する
ものであり、被試験半導体集積回路装置１０４の動作
は、ＡＤ変換を行ない、ＡＤ変換の結果と記憶素子１０
６からの出力データとを比較し、判定結果を出力すると
いうものである。図３に図１中の主な信号波形の概念図
を示す。図３のアドレス信号とは、１１０を意味する。
図３の書き込み信号とは、１１１を意味する。図３のデ
バイス信号とは、デジタルテスター１０５の制御信号１
０９の一部の信号の概念図であり、ＡＤ変換開始信号を
意味している。図３のメモリー出力は、１０６を意味
し、図３の書き込み信号の立ち下がりに同期して出力さ
れる。図３のＤＡ変換出力変化点は、図３の書き込み信
号の立ち上がりに同期しており、メモリー出力に対応し
たアナログ出力の変化点を意味している。図３のデバイ
ス出力は、図３のデバイス制御信号により、ＡＤ変換を
開始し、図３のメモリー出力をＡＤ変換器の出力期待値
として比較し判定した結果の出力信号であり、１０８を
意味している。このため、１０８をデジタルテスターで
判定することで、被試験半導体集積回路装置１０４に内
蔵されたＡＤ変換器の試験が実施できることになる。
【０００９】図２は、本発明の請求項２の半導体集積回
路試験装置の構成図を示した。２０１は検査用基盤、２
０２は記憶素子のアドレス生成回路、２０３は記憶素
子、２０４はＤＡ変換器、２０５は被試験半導体集積回
路装置である。２０６は、デジタルテスターである。２
０７はアドレス生成回路の出力信号で、記憶素子のアド
レス入力に接続される。２０８は、記憶素子２０３のデ
ータ出力信号であり、ＤＡ変換器の入力データと２０５
の入力データである。２０９は、ＤＡ変化器のアナログ
出力で、２０５に内蔵されたＡＤ変換器の入力である。
２１０は、２０５の出力信号である。２１２は、デジタ
ルテスターから出力される書き込み信号である。２１１
は、デジタルテスターから出力される２０５の制御信号
である。アドレス生成回路２０２と記憶素子２０３とＤ
Ａ変換器２０４は検査用基盤２０１に実装されている。
また、アナログ信号２０９、記憶素子のデータ出力２０
８、２０５の制御信号２１１は、検査用基盤２０１を介
して２０５に与えられ、２０５の出力信号２１０は、検
査用基盤２０１を介してデジタルテスター２０６で判定
される。デジタルテスターから出力される２０５の制御
信号２１１は、２０５に内蔵されてるＡＤ変換器と制御
回路とを制御するものであり、被試験半導体集積回路装
置２０５の動作は、ＡＤ変換を行ない、ＡＤ変換の結果
と記憶素子２０３からの出力データとを比較し、判定結
果を出力するというものである。図４に図２中の主な信
号波形の概念図を示す。図３の書き込み信号とは、２１
２を意味する。図４のデバイス信号とは、デジタルテス
ター２０６の制御信号２１１の一部の信号の概念図であ
り、ＡＤ変換開始信号を意味している。図４のアドレス
出力は２０７を意味し、図４の書き込み信号の立ち上が
りに同期してアドレス生成回路２０２より出力される。
図４のメモリー出力は、２０８を意味し、図４の書き込
み信号の立ち下がりに同期して出力される。図４のＤＡ
変換出力変化点は、図４の書き込み信号の立ち上がりに
同期しており、メモリー出力に対応したアナログ出力の
変化点を意味している。図４のデバイス出力は、図４の
デバイス制御信号により、ＡＤ変換を開始し、図４のメ
モリー出力をＡＤ変換器の出力期待値として比較し判定
した結果の出力信号であり、２１０を意味している。こ
のため、２１０をデジタルテスターで判定することで、
被試験半導体集積回路装置２０５に内蔵されたＡＤ変換
器の試験が実施できることになる。
路試験装置の構成図を示した。２０１は検査用基盤、２
０２は記憶素子のアドレス生成回路、２０３は記憶素
子、２０４はＤＡ変換器、２０５は被試験半導体集積回
路装置である。２０６は、デジタルテスターである。２
０７はアドレス生成回路の出力信号で、記憶素子のアド
レス入力に接続される。２０８は、記憶素子２０３のデ
ータ出力信号であり、ＤＡ変換器の入力データと２０５
の入力データである。２０９は、ＤＡ変化器のアナログ
出力で、２０５に内蔵されたＡＤ変換器の入力である。
２１０は、２０５の出力信号である。２１２は、デジタ
ルテスターから出力される書き込み信号である。２１１
は、デジタルテスターから出力される２０５の制御信号
である。アドレス生成回路２０２と記憶素子２０３とＤ
Ａ変換器２０４は検査用基盤２０１に実装されている。
また、アナログ信号２０９、記憶素子のデータ出力２０
８、２０５の制御信号２１１は、検査用基盤２０１を介
して２０５に与えられ、２０５の出力信号２１０は、検
査用基盤２０１を介してデジタルテスター２０６で判定
される。デジタルテスターから出力される２０５の制御
信号２１１は、２０５に内蔵されてるＡＤ変換器と制御
回路とを制御するものであり、被試験半導体集積回路装
置２０５の動作は、ＡＤ変換を行ない、ＡＤ変換の結果
と記憶素子２０３からの出力データとを比較し、判定結
果を出力するというものである。図４に図２中の主な信
号波形の概念図を示す。図３の書き込み信号とは、２１
２を意味する。図４のデバイス信号とは、デジタルテス
ター２０６の制御信号２１１の一部の信号の概念図であ
り、ＡＤ変換開始信号を意味している。図４のアドレス
出力は２０７を意味し、図４の書き込み信号の立ち上が
りに同期してアドレス生成回路２０２より出力される。
図４のメモリー出力は、２０８を意味し、図４の書き込
み信号の立ち下がりに同期して出力される。図４のＤＡ
変換出力変化点は、図４の書き込み信号の立ち上がりに
同期しており、メモリー出力に対応したアナログ出力の
変化点を意味している。図４のデバイス出力は、図４の
デバイス制御信号により、ＡＤ変換を開始し、図４のメ
モリー出力をＡＤ変換器の出力期待値として比較し判定
した結果の出力信号であり、２１０を意味している。こ
のため、２１０をデジタルテスターで判定することで、
被試験半導体集積回路装置２０５に内蔵されたＡＤ変換
器の試験が実施できることになる。
【００１０】
【発明の効果】以上説明したように、この発明によれ
ば、被試験半導体集積回路装置に内蔵されたＡＤ変換器
の試験を、検査用基盤上の回路とデジタルテスターとい
う比較的安価構成により、試験することができる。ま
た、１つのアナログデータに対する試験時間は、検査用
基盤上の記憶素子の出力時間とＤＡ変換器の出力時間と
被試験半導体集積回路装置のＡＤ変換時間及び演算処理
時間の合計となる。このため、被試験半導体集積回路装
置の演算処理時間の方がデジタルテスターの演算処理時
間より高速である場合は、デジタルテスターを用いてＡ
Ｄ変換器の出力結果を演算して判定する従来の試験方法
と比較して、高速に試験することが可能となる。
ば、被試験半導体集積回路装置に内蔵されたＡＤ変換器
の試験を、検査用基盤上の回路とデジタルテスターとい
う比較的安価構成により、試験することができる。ま
た、１つのアナログデータに対する試験時間は、検査用
基盤上の記憶素子の出力時間とＤＡ変換器の出力時間と
被試験半導体集積回路装置のＡＤ変換時間及び演算処理
時間の合計となる。このため、被試験半導体集積回路装
置の演算処理時間の方がデジタルテスターの演算処理時
間より高速である場合は、デジタルテスターを用いてＡ
Ｄ変換器の出力結果を演算して判定する従来の試験方法
と比較して、高速に試験することが可能となる。
【００１１】また、本発明の請求項２記載の構成では、
デジタルテスターから記憶素子のアドレス信号を制御し
なくてよいため、請求項１記載の構成に比較して、デジ
タルテスターの信号出力が少なくてよいという効果があ
る。
デジタルテスターから記憶素子のアドレス信号を制御し
なくてよいため、請求項１記載の構成に比較して、デジ
タルテスターの信号出力が少なくてよいという効果があ
る。
【図１】本発明の半導体集積回路検査装置の構成図。
【図２】本発明の半導体集積回路検査装置の構成図。
【図３】本発明の半導体集積回路検査装置の信号波形の
概念図。
概念図。
【図４】本発明の半導体集積回路検査装置の信号波形の
概念図。
概念図。
１０１ 検査用基盤 １０２ 記憶素子 １０３ ＤＡ変換器 １０４ 被試験半導体集積回路装置 １０５ デジタルテスター １０６ 記憶素子の出力データ信号 １０７ ＤＡ変換器のアナログ出力信号 １０８ 被試験半導体集積回路装置の出力信号 １０９ 被試験半導体集積回路装置の制御信号 １１０ 記憶素子のアドレス信号 １１１ 書き込み信号 ２０１ 検査用基盤 ２０２ アドレス生成回路 ２０３ 記憶素子 ２０４ ＤＡ変換器 ２０５ 被試験半導体集積回路装置 ２０６ デジタルテスター ２０７ 記憶素子のアドレス信号 ２０８ 記憶素子の出力データ信号 ２０９ ＤＡ変換器のアナログ出力信号 ２１０ 被試験半導体集積回路装置の出力信号 ２１１ 被試験半導体集積回路装置の制御信号 ２１２ 書き込み信号
Claims (4)
- 【請求項１】ａ）ＡＤ変換器および制御回路内蔵半導体
集積回路装置の検査装置において、 ｂ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
換器と記憶素子を具備したことを特徴とした半導体集積
回路検査装置。 - 【請求項２】ａ）請求項１記載の半導体集積回路検査装
置の試験方法において、 ｂ）請求項１記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とした試
験方法。 - 【請求項３】ａ）ＡＤ変換器および制御回路内蔵半導体
集積回路装置の検査装置において、 ｂ）前記半導体集積回路装置の検査用基盤上に、ＤＡ変
化器と記憶素子と前記記憶素子のアドレス生成回路を具
備したことを特徴とした半導体集積回路検査装置。 - 【請求項４】ａ）請求項３記載の半導体集積回路検査装
置の試験方法において、 ｂ）請求項３記載の記憶素子データと被試験半導体集積
回路内のＡ／Ｄ変換結果とを、被試験半導体集積回路内
の制御回路を用いて比較し判定することを特徴とした試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057211A JPH11258312A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路検査装置とその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057211A JPH11258312A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路検査装置とその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11258312A true JPH11258312A (ja) | 1999-09-24 |
Family
ID=13049196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057211A Withdrawn JPH11258312A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路検査装置とその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11258312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492923B1 (en) | 2001-11-01 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Test system and testing method using memory tester |
-
1998
- 1998-03-09 JP JP10057211A patent/JPH11258312A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492923B1 (en) | 2001-11-01 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Test system and testing method using memory tester |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
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| A761 | Written withdrawal of application |
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