JP3353288B2 - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ試験装置に
関し、特に被試験ＬＳＩ（以下、ＤＵＴ(Deviceunder t
est)と呼ぶ。）の電源電流を高感度で、高速に測定する
ことが可能なＬＳＩ試験装置に関する。
関し、特に被試験ＬＳＩ（以下、ＤＵＴ(Deviceunder t
est)と呼ぶ。）の電源電流を高感度で、高速に測定する
ことが可能なＬＳＩ試験装置に関する。
【０００２】
【従来の技術】従来のＬＳＩ試験装置ではテストパター
ン等を用いて所望のタイミングの波形を発生させ、この
波形をＤＵＴに印加することによりＤＵＴの動作試験を
行う。
ン等を用いて所望のタイミングの波形を発生させ、この
波形をＤＵＴに印加することによりＤＵＴの動作試験を
行う。
【０００３】但し、現在のデバイスは高集積化され素子
数が増加しており、全ての素子に関して動作試験をする
ことは困難になりつつある。
数が増加しており、全ての素子に関して動作試験をする
ことは困難になりつつある。
【０００４】一方、ＣＭＯＳ（Complementary Metal Ox
ide Semiconductor）等のデバイスは動作時に電源電流
が流れる一方、クロックが入力されず、若しくは、デー
タに変化がないような静止状態では電源電流は殆ど”
０”になる。
ide Semiconductor）等のデバイスは動作時に電源電流
が流れる一方、クロックが入力されず、若しくは、デー
タに変化がないような静止状態では電源電流は殆ど”
０”になる。
【０００５】従って、静止状態でＣＭＯＳデバイスに電
源電流が流れている場合にはＣＭＯＳデバイス内のある
素子に欠陥が存在することになる。
源電流が流れている場合にはＣＭＯＳデバイス内のある
素子に欠陥が存在することになる。
【０００６】このように、ＣＭＯＳデバイスの静止状態
の電源電流測定（以下、単に電源電流測定と呼ぶ。）を
行うことにより効率よくデバイスの不良を検出すること
が可能になる。
の電源電流測定（以下、単に電源電流測定と呼ぶ。）を
行うことにより効率よくデバイスの不良を検出すること
が可能になる。
【０００７】ＬＳＩ試験装置においてこのような電流電
源測定を行う場合は以下のような方法がある。即ち、第
１の方法はＬＳＩ試験装置内の電源モジュールの電流測
定機能を使用して、電源電流値を測定し上位コントロー
ラでＤＵＴの良否を判断する。
源測定を行う場合は以下のような方法がある。即ち、第
１の方法はＬＳＩ試験装置内の電源モジュールの電流測
定機能を使用して、電源電流値を測定し上位コントロー
ラでＤＵＴの良否を判断する。
【０００８】また、第２の方法ではテストヘッド内に電
流電圧変換回路を設け、ＤＵＴに流れ込む電源電流値を
測定してその出力をピン・エレクトロニクス・カード
（以下、ＰＥカードと呼ぶ。）に供給しＤＵＴの良否を
判断する。
流電圧変換回路を設け、ＤＵＴに流れ込む電源電流値を
測定してその出力をピン・エレクトロニクス・カード
（以下、ＰＥカードと呼ぶ。）に供給しＤＵＴの良否を
判断する。
【０００９】図５は前述の第２の方法で静止状態の電源
電流測定を行うＬＳＩ試験装置の一例を示す構成ブロッ
ク図である。図５において１はＤＵＴ用電源、２，３及
び４は抵抗、５，６及び７はスイッチ回路、８は差動増
幅器、９はＤＵＴである。
電流測定を行うＬＳＩ試験装置の一例を示す構成ブロッ
ク図である。図５において１はＤＵＴ用電源、２，３及
び４は抵抗、５，６及び７はスイッチ回路、８は差動増
幅器、９はＤＵＴである。
【００１０】また、２〜８は電流電圧変換回路５０を構
成しており、５１はパフォーマンスボード、５２，５３
及び５４はＰＥカードである。
成しており、５１はパフォーマンスボード、５２，５３
及び５４はＰＥカードである。
【００１１】ＤＵＴ用電源１の出力は抵抗２，３及び４
の一端、スイッチ回路５の一端と差動増幅器８の非反転
入力端子にそれぞれ接続される。
の一端、スイッチ回路５の一端と差動増幅器８の非反転
入力端子にそれぞれ接続される。
【００１２】また、抵抗２及び３の他端はスイッチ回路
６及び７の一端に接続され、抵抗４の他端はスイッチ回
路５，６及び７の他端、差動増幅器８の反転入力端子と
ＤＵＴ９の電源入力端子にそれぞれ接続される。
６及び７の一端に接続され、抵抗４の他端はスイッチ回
路５，６及び７の他端、差動増幅器８の反転入力端子と
ＤＵＴ９の電源入力端子にそれぞれ接続される。
【００１３】差動増幅器８の出力はＰＥカード５２に接
続され、ＤＵＴ９の各ピンはＰＥカード５３及び５４に
それぞれ接続される。
続され、ＤＵＴ９の各ピンはＰＥカード５３及び５４に
それぞれ接続される。
【００１４】ここで、図５に示す従来例の動作を説明す
る。ＤＵＴ電源１から供給される電源電圧は電流電圧変
換回路５０を介してＤＵＴ９の電源入力端子に供給され
るので、ＤＵＴ９における電源電流は電流電圧変換回路
５０で電圧値に変換されて出力される。
る。ＤＵＴ電源１から供給される電源電圧は電流電圧変
換回路５０を介してＤＵＴ９の電源入力端子に供給され
るので、ＤＵＴ９における電源電流は電流電圧変換回路
５０で電圧値に変換されて出力される。
【００１５】電流電圧変換回路５０の動作としては、例
えば、スイッチ回路６を”ｏｎ”にして抵抗２にＤＵＴ
９の電源電流を流すと抵抗２の両端に電圧降下による電
圧が生じる。この電圧を差動増幅器８で検出することに
より電流電圧変換を行う。
えば、スイッチ回路６を”ｏｎ”にして抵抗２にＤＵＴ
９の電源電流を流すと抵抗２の両端に電圧降下による電
圧が生じる。この電圧を差動増幅器８で検出することに
より電流電圧変換を行う。
【００１６】電流電圧変換回路５０の出力はＰＥカード
５２に供給され、ＰＥカード５２においてＤＵＴ９の良
否が判断される。
５２に供給され、ＰＥカード５２においてＤＵＴ９の良
否が判断される。
【００１７】具体的には，ＰＥカード５２内の比較器に
おいて予め設定された基準値と電流電圧変換回路５０の
出力値とを比較したり、或いは、Ａ／Ｄ変換器を用いて
ディジタル信号として取り込んだ後に上位コントローラ
（図示せず。）等で良否を判断する。
おいて予め設定された基準値と電流電圧変換回路５０の
出力値とを比較したり、或いは、Ａ／Ｄ変換器を用いて
ディジタル信号として取り込んだ後に上位コントローラ
（図示せず。）等で良否を判断する。
【００１８】この結果、ＬＳＩ試験装置を用いてＤＵＴ
９の電源電流を測定することが可能になる。
９の電源電流を測定することが可能になる。
【００１９】
【発明が解決しようとする課題】しかし、前述の第１の
方法ではＬＳＩ試験装置の標準モジュールを用いて電源
電流測定を行え汎用性が高いものの、物理的制約からＤ
ＵＴと電源電流測定部を長いケーブルで接続しなければ
ならず、前記ケーブルの静電容量の影響で電源電流の高
速測定が難しいと言った問題点があった。
方法ではＬＳＩ試験装置の標準モジュールを用いて電源
電流測定を行え汎用性が高いものの、物理的制約からＤ
ＵＴと電源電流測定部を長いケーブルで接続しなければ
ならず、前記ケーブルの静電容量の影響で電源電流の高
速測定が難しいと言った問題点があった。
【００２０】また、図５に示すような第２の方法ではＤ
ＵＴ９の近傍に電流電圧変換回路５０を設けられるので
高速測定が可能になる。
ＵＴ９の近傍に電流電圧変換回路５０を設けられるので
高速測定が可能になる。
【００２１】但し、ＰＥカード５３及び５４の漏れ電流
は”１００ｎＡ”程度と大きく、ＤＵＴ用電源１からの
電流がＤＵＴ９を介してＰＥカード５３及び５４に流れ
込む場合もあるのでＰＥカード５３及び５４の漏れ電流
値よりも小さい電源電流を検出できないと言った問題点
がある。言い換えれば、電源電流の検出感度が低いと言
った問題点がある。
は”１００ｎＡ”程度と大きく、ＤＵＴ用電源１からの
電流がＤＵＴ９を介してＰＥカード５３及び５４に流れ
込む場合もあるのでＰＥカード５３及び５４の漏れ電流
値よりも小さい電源電流を検出できないと言った問題点
がある。言い換えれば、電源電流の検出感度が低いと言
った問題点がある。
【００２２】また、この問題を解決するためにはＰＥカ
ード５３及び５４の高速動作を犠牲にして漏れ電流が小
さくなる低リークモードを設けたり、ＰＥカード５３及
び５４の出力段にリレー等を設けてＤＵＴ９とＰＥカー
ド５３及び５４を切り離すことが考えられる。
ード５３及び５４の高速動作を犠牲にして漏れ電流が小
さくなる低リークモードを設けたり、ＰＥカード５３及
び５４の出力段にリレー等を設けてＤＵＴ９とＰＥカー
ド５３及び５４を切り離すことが考えられる。
【００２３】この場合、電源電流測定処理はＤＵＴ９の
動作試験に同期していないので、前記動作試験とは別に
上位コントローラによるソフト制御によって電源電流測
定を行わなければならない。
動作試験に同期していないので、前記動作試験とは別に
上位コントローラによるソフト制御によって電源電流測
定を行わなければならない。
【００２４】また、電源電流を測定するためにはＤＵＴ
９に対する条件を色々と変化させなければならず、実際
には上位コントローラ（図示せず。）からＤＵＴ９に対
する条件を変化させる制御を行いながら電源電流を測定
する必要があり高速測定が難しいと言った問題点があっ
た。従って本発明が解決しようとする課題は、ＤＵＴの
電源電流を高感度で、高速に測定することが可能なＬＳ
Ｉ試験装置を実現することにある。
９に対する条件を色々と変化させなければならず、実際
には上位コントローラ（図示せず。）からＤＵＴ９に対
する条件を変化させる制御を行いながら電源電流を測定
する必要があり高速測定が難しいと言った問題点があっ
た。従って本発明が解決しようとする課題は、ＤＵＴの
電源電流を高感度で、高速に測定することが可能なＬＳ
Ｉ試験装置を実現することにある。
【００２５】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、被試験ＬＳＩに電源電圧
を供給し静止状態で前記被試験ＬＳＩに流れる電源電流
を電流電圧変換回路で検出することにより前記被試験Ｌ
ＳＩの良否を行うＬＳＩ試験装置において、前記被試験
ＬＳＩの動作試験を行うためのテストパターンを発生さ
せると共にこのテストパターンに同期して電源電流測定
トリガ信号を発生させるテストパターン発生回路と、前
記被試験ＬＳＩのピンの入力若しくは出力が接続され、
前記電源電流測定トリガ信号に基づき被試験ＬＳＩのピ
ンとの接続を切り離す漏れ電流遮断手段を有するピン・
エレクトロニクス・カードとを備えたことを特徴とする
ものである。
るために、本発明の第１では、被試験ＬＳＩに電源電圧
を供給し静止状態で前記被試験ＬＳＩに流れる電源電流
を電流電圧変換回路で検出することにより前記被試験Ｌ
ＳＩの良否を行うＬＳＩ試験装置において、前記被試験
ＬＳＩの動作試験を行うためのテストパターンを発生さ
せると共にこのテストパターンに同期して電源電流測定
トリガ信号を発生させるテストパターン発生回路と、前
記被試験ＬＳＩのピンの入力若しくは出力が接続され、
前記電源電流測定トリガ信号に基づき被試験ＬＳＩのピ
ンとの接続を切り離す漏れ電流遮断手段を有するピン・
エレクトロニクス・カードとを備えたことを特徴とする
ものである。
【００２６】このような課題を達成するために、本発明
の第２では、被試験ＬＳＩに電源電圧を供給し静止状態
で前記被試験ＬＳＩに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験ＬＳＩの良否を行う
ＬＳＩ試験装置において、前記被試験ＬＳＩの動作試験
を行うためのテストパターンを発生させると共にこのテ
ストパターンに同期して電源電流測定トリガ信号を発生
させるテストパターン発生回路と、前記被試験ＬＳＩの
ピンの入力若しくは出力が接続され、前記電源電流測定
トリガ信号に基づき低リークモードに切り換える漏れ電
流低減手段を有するピン・エレクトロニクス・カードと
を備えたことを特徴とするものである。
の第２では、被試験ＬＳＩに電源電圧を供給し静止状態
で前記被試験ＬＳＩに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験ＬＳＩの良否を行う
ＬＳＩ試験装置において、前記被試験ＬＳＩの動作試験
を行うためのテストパターンを発生させると共にこのテ
ストパターンに同期して電源電流測定トリガ信号を発生
させるテストパターン発生回路と、前記被試験ＬＳＩの
ピンの入力若しくは出力が接続され、前記電源電流測定
トリガ信号に基づき低リークモードに切り換える漏れ電
流低減手段を有するピン・エレクトロニクス・カードと
を備えたことを特徴とするものである。
【００２７】このような課題を達成するために、本発明
の第３では、本発明の第１及び第２において、前記電源
電流測定トリガ信号を前記テストパターン信号の合間に
発生させることを特徴とするものである。
の第３では、本発明の第１及び第２において、前記電源
電流測定トリガ信号を前記テストパターン信号の合間に
発生させることを特徴とするものである。
【００２８】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＬＳＩ試験装置の一実施
例を示す構成ブロック図、図２はＰＥカードの詳細を示
す回路図である。
説明する。図１は本発明に係るＬＳＩ試験装置の一実施
例を示す構成ブロック図、図２はＰＥカードの詳細を示
す回路図である。
【００２９】図１において１〜９，５０〜５２は図５と
同一符号を付してあり、５５及び５６はＰＥカードであ
る。接続関係についても図５とほぼ同一なので説明は省
略する。
同一符号を付してあり、５５及び５６はＰＥカードであ
る。接続関係についても図５とほぼ同一なので説明は省
略する。
【００３０】また、図２において１０は論理積回路、１
１はＤＵＴに負荷を供給するためのアクティブロード、
１２は比較器、１３はＤＵＴに論理レベルを供給するド
ライバ、１４はリレー回路、１５はタイミング制御回
路、１６はテストパターン発生回路、１００はテストパ
ターン信号、１０１は電源電流測定トリガ信号である。
また、１０及び１４は漏れ電流遮断手段５７を構成して
いる。
１はＤＵＴに負荷を供給するためのアクティブロード、
１２は比較器、１３はＤＵＴに論理レベルを供給するド
ライバ、１４はリレー回路、１５はタイミング制御回
路、１６はテストパターン発生回路、１００はテストパ
ターン信号、１０１は電源電流測定トリガ信号である。
また、１０及び１４は漏れ電流遮断手段５７を構成して
いる。
【００３１】テストパターン発生回路１６からのテスト
パターン信号１００はタイミング制御回路１５に接続さ
れ、タイミング制御回路１５から出力はアクティブロー
ド１１及びドライバ１３の入力端子にそれぞれ接続さ
れ、比較器１２からの出力はタイミング制御回路１５に
接続される。
パターン信号１００はタイミング制御回路１５に接続さ
れ、タイミング制御回路１５から出力はアクティブロー
ド１１及びドライバ１３の入力端子にそれぞれ接続さ
れ、比較器１２からの出力はタイミング制御回路１５に
接続される。
【００３２】アクティブロード１１及びドライバ１３の
出力端子と比較器１２の入力端子はそれぞれリレー回路
１４の一端に接続され、リレー回路１４の他端はＤＵＴ
（図示せず。）のピンに接続される。
出力端子と比較器１２の入力端子はそれぞれリレー回路
１４の一端に接続され、リレー回路１４の他端はＤＵＴ
（図示せず。）のピンに接続される。
【００３３】一方、テストパターン発生回路１６からの
電源電流測定トリガ信号１０１は論理積回路１０の正論
理入力端子に接続され、タイミング制御回路１５からの
ドライバ制御信号は論理積回路１０の負論理入力端子と
アクティブロード１１、比較器１２及びドライバ１３の
制御端子にそれぞれ接続される。
電源電流測定トリガ信号１０１は論理積回路１０の正論
理入力端子に接続され、タイミング制御回路１５からの
ドライバ制御信号は論理積回路１０の負論理入力端子と
アクティブロード１１、比較器１２及びドライバ１３の
制御端子にそれぞれ接続される。
【００３４】ここで、図１及び図２に示す実施例の動作
を図３を用いて説明する。図３は図１及び図２の動作を
説明するフロー図である。
を図３を用いて説明する。図３は図１及び図２の動作を
説明するフロー図である。
【００３５】図３において（ａ）はテストパターン信号
１００、（ｂ）は電源電流測定トリガ信号１０１、
（ｃ）はＰＥカードの”ｏピン”の漏れ電流、（ｄ）は
電源電圧波形、（ｅ）は電源電流波形、（ｆ）は電源電
流測定タイミング信号である。
１００、（ｂ）は電源電流測定トリガ信号１０１、
（ｃ）はＰＥカードの”ｏピン”の漏れ電流、（ｄ）は
電源電圧波形、（ｅ）は電源電流波形、（ｆ）は電源電
流測定タイミング信号である。
【００３６】テストパターン発生回路１６は図３中”
イ”及び”ハ”に示す動作試験用のテストパターン信号
の合間に図３中”ロ”に示すような電源電流測定サイク
ルを設けると共に前記テストパタンに同期して図３中”
ニ”に示すような電源電流測定トリガ信号１０１を発生
させる。
イ”及び”ハ”に示す動作試験用のテストパターン信号
の合間に図３中”ロ”に示すような電源電流測定サイク
ルを設けると共に前記テストパタンに同期して図３中”
ニ”に示すような電源電流測定トリガ信号１０１を発生
させる。
【００３７】論理積回路１０は電源電流測定トリガ信号
１０１がハイレベルであり、且つ、タイミング制御回路
１５からのドライバ制御信号がローレベルの場合にリレ
ー回路１４を”ｏｆｆ”にする。
１０１がハイレベルであり、且つ、タイミング制御回路
１５からのドライバ制御信号がローレベルの場合にリレ
ー回路１４を”ｏｆｆ”にする。
【００３８】即ち、電源電流測定トリガ信号１０１がハ
イレベルであり、アクティブロード１１などのドライバ
が”ｏｆｆ”の場合に、ＤＵＴ（図示せず。）のピンと
ＰＥカードの接続を切り離す。
イレベルであり、アクティブロード１１などのドライバ
が”ｏｆｆ”の場合に、ＤＵＴ（図示せず。）のピンと
ＰＥカードの接続を切り離す。
【００３９】このため、図３中”ホ”に示すようにＰＥ
カードの漏れ電流、厳密にはＤＵＴのピンからＰＥカー
ドに流れ込む漏れ電流が”１ｎＡ”以下になる。
カードの漏れ電流、厳密にはＤＵＴのピンからＰＥカー
ドに流れ込む漏れ電流が”１ｎＡ”以下になる。
【００４０】従って、この状態で電源電流を測定するこ
とにより、ＰＥカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
とにより、ＰＥカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
【００４１】具体的には、図３（ｄ）及び（ｅ）に示す
ように電源電圧波形及び電源電流波形が変動し、図３
中”ヘ”に示すタイミングで、電源電流波形を取り込
む。
ように電源電圧波形及び電源電流波形が変動し、図３
中”ヘ”に示すタイミングで、電源電流波形を取り込
む。
【００４２】この結果、電源電流測定時にＤＵＴとＰＥ
カードの接続を切り離し、ＰＥカードの漏れ電流を低減
させることにより、電源電流の検出感度が向上する。
カードの接続を切り離し、ＰＥカードの漏れ電流を低減
させることにより、電源電流の検出感度が向上する。
【００４３】また、テストパターンに同期させテストパ
ターン信号の合間に電源電流測定を行うことにより上位
コントローラを介在しないので高速測定も可能になる。
ターン信号の合間に電源電流測定を行うことにより上位
コントローラを介在しないので高速測定も可能になる。
【００４４】また、図２に示すＰＥカードでは電源電流
測定時にリレー回路１４によりＤＵＴ（図示せず。）の
と接続を切り離していたが、電源電流測定時にアクティ
ブロード１１、比較器１２及びドライバ１３を低リーク
モードにしても良い。
測定時にリレー回路１４によりＤＵＴ（図示せず。）の
と接続を切り離していたが、電源電流測定時にアクティ
ブロード１１、比較器１２及びドライバ１３を低リーク
モードにしても良い。
【００４５】図４はこのような低リークモードを用いる
他の実施例のＰＥカードの詳細を示す回路図である。
他の実施例のＰＥカードの詳細を示す回路図である。
【００４６】図４において１０，１５，１６，１００及
び１０１は図２と同一符号を付してあり、１１ａはアク
ティブロード、１２ａは比較器、１３ａはドライバ、１
０２は低リークモード切換信号である。また、１０及び
１１ａ〜１３ａは漏れ電流低減手段５８を構成してい
る。
び１０１は図２と同一符号を付してあり、１１ａはアク
ティブロード、１２ａは比較器、１３ａはドライバ、１
０２は低リークモード切換信号である。また、１０及び
１１ａ〜１３ａは漏れ電流低減手段５８を構成してい
る。
【００４７】接続関係についても図２とほぼ同一であ
り、異なる点はリレー回路１４が無い点と、低リークモ
ード切換信号１０２である論理積回路１０の出力がアク
ティブロード１１ａ、比較器１２ａ及びドライバ１３ａ
の低リークモード切換端子に接続される点である。
り、異なる点はリレー回路１４が無い点と、低リークモ
ード切換信号１０２である論理積回路１０の出力がアク
ティブロード１１ａ、比較器１２ａ及びドライバ１３ａ
の低リークモード切換端子に接続される点である。
【００４８】ここで、図４に示すＰＥカードの動作を図
３を用いて説明する。テストパターン発生回路１６は図
３中”イ”及び”ハ”に示す動作試験用のテストパター
ン信号の間に図３中”ロ”に示すような電源電流測定サ
イクルを設けると共に前記テストパタンに同期して図３
中”ニ”に示すような電源電流測定トリガ信号１０１を
発生させる。
３を用いて説明する。テストパターン発生回路１６は図
３中”イ”及び”ハ”に示す動作試験用のテストパター
ン信号の間に図３中”ロ”に示すような電源電流測定サ
イクルを設けると共に前記テストパタンに同期して図３
中”ニ”に示すような電源電流測定トリガ信号１０１を
発生させる。
【００４９】論理積回路１０は電源電流測定トリガ信号
１０１がハイレベルであり、且つ、タイミング制御回路
１５からのドライバ制御信号がローレベルの場合にアク
ティブロード１１ａ、比較器１２ａ及びドライバ１３ａ
を低リークモードに切り換える。
１０１がハイレベルであり、且つ、タイミング制御回路
１５からのドライバ制御信号がローレベルの場合にアク
ティブロード１１ａ、比較器１２ａ及びドライバ１３ａ
を低リークモードに切り換える。
【００５０】即ち、電源電流測定トリガ信号１０１がハ
イレベルであり、アクティブロード１１ａ等のドライバ
が”ｏｆｆ”の場合にはアクティブロード１１ａ等のド
ライバを低リークモードに切り換えてＰＥカードの漏れ
電流を低減させる。
イレベルであり、アクティブロード１１ａ等のドライバ
が”ｏｆｆ”の場合にはアクティブロード１１ａ等のド
ライバを低リークモードに切り換えてＰＥカードの漏れ
電流を低減させる。
【００５１】従って、この状態で電源電流を測定するこ
とにより、ＰＥカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
とにより、ＰＥカードの漏れ電流の影響が低減するので
電源電流の検出感度が向上する。
【００５２】また、ＰＥカードを低リークモードにする
ことにより、ＰＥカードの高速動作が犠牲になるが、テ
ストパターンに同期させテストパターン信号の合間にだ
けてーリークモードにしていてＰＥカードの漏れ電流を
低減させているので通常の動作試験の高速動作には影響
はない。
ことにより、ＰＥカードの高速動作が犠牲になるが、テ
ストパターンに同期させテストパターン信号の合間にだ
けてーリークモードにしていてＰＥカードの漏れ電流を
低減させているので通常の動作試験の高速動作には影響
はない。
【００５３】この結果、電源電流測定時にＰＥカードを
低リークモードにしてＰＥカードの漏れ電流を低減させ
ることにより、電源電流の検出感度が向上する。
低リークモードにしてＰＥカードの漏れ電流を低減させ
ることにより、電源電流の検出感度が向上する。
【００５４】また、テストパターンに同期させテストパ
ターン信号の合間に電源電流測定を行うことにより高速
測定も可能になる。
ターン信号の合間に電源電流測定を行うことにより高速
測定も可能になる。
【００５５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。テストパターン
にハードウェア的に同期させテストパターン信号の合間
に電源電流測定を行い、電源電流測定時にＤＵＴとＰＥ
カードの接続を切り離し、若しくは、ＰＥカードを低リ
ークモードにしてＰＥカードの漏れ電流を低減させるこ
とにより、ＤＵＴの電源電流を高感度で、高速に測定す
ることが可能なＬＳＩ試験装置が実現できる。
本発明によれば次のような効果がある。テストパターン
にハードウェア的に同期させテストパターン信号の合間
に電源電流測定を行い、電源電流測定時にＤＵＴとＰＥ
カードの接続を切り離し、若しくは、ＰＥカードを低リ
ークモードにしてＰＥカードの漏れ電流を低減させるこ
とにより、ＤＵＴの電源電流を高感度で、高速に測定す
ることが可能なＬＳＩ試験装置が実現できる。
【図１】本発明に係るＬＳＩ試験装置の一実施例を示す
構成ブロック図である。
構成ブロック図である。
【図２】ＰＥカードの詳細を示す回路図である。
【図３】図１及び図２の動作を説明するフロー図であ
る。
る。
【図４】低リークモードを用いる他の実施例のＰＥカー
ドの詳細を示す回路図である。
ドの詳細を示す回路図である。
【図５】静止状態の電源電流測定を行うＬＳＩ試験装置
の一例を示す構成ブロック図である。
の一例を示す構成ブロック図である。
１ ＤＵＴ用電源 ２，３，４ 抵抗 ５，６，７ スイッチ回路 ８ 差動増幅器 ９ ＤＵＴ １０ 論理積回路 １１，１１ａ アクティブロード １２，１２ａ 比較器 １３，１３ａ ドライバ １４ リレー回路 １５ タイミング制御回路 １６ テストパターン発生回路 ５０ 電流電圧変換回路 ５１ パフォーマンスボード ５２，５３，５４，５５，５６ ＰＥカード ５７ 漏れ電流遮断手段 ５８ 漏れ電流低減手段 １００ テストパターン信号 １０１ 電源電流測定トリガ信号 １０２ 低リークモード切換信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/319 G01R 31/26 G01R 31/28
Claims (3)
- 【請求項１】被試験ＬＳＩに電源電圧を供給し静止状態
で前記被試験ＬＳＩに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験ＬＳＩの良否を行う
ＬＳＩ試験装置において、 前記被試験ＬＳＩの動作試験を行うためのテストパター
ンを発生させると共にこのテストパターンに同期して電
源電流測定トリガ信号を発生させるテストパターン発生
回路と、 前記被試験ＬＳＩのピンの入力若しくは出力が接続さ
れ、前記電源電流測定トリガ信号に基づき被試験ＬＳＩ
のピンとの接続を切り離す漏れ電流遮断手段を有するピ
ン・エレクトロニクス・カードとを備えたことを特徴と
するＬＳＩ試験装置。 - 【請求項２】被試験ＬＳＩに電源電圧を供給し静止状態
で前記被試験ＬＳＩに流れる電源電流を電流電圧変換回
路で検出することにより前記被試験ＬＳＩの良否を行う
ＬＳＩ試験装置において、 前記被試験ＬＳＩの動作試験を行うためのテストパター
ンを発生させると共にこのテストパターンに同期して電
源電流測定トリガ信号を発生させるテストパターン発生
回路と、 前記被試験ＬＳＩのピンの入力若しくは出力が接続さ
れ、前記電源電流測定トリガ信号に基づき低リークモー
ドに切り換える漏れ電流低減手段を有するピン・エレク
トロニクス・カードとを備えたことを特徴とするＬＳＩ
試験装置。 - 【請求項３】前記電源電流測定トリガ信号を前記テスト
パターン信号の合間に発生させることを特徴とする特許
請求の範囲請求項１及び請求項２記載のＬＳＩ試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04341597A JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04341597A JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Ｌｓｉ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10239408A JPH10239408A (ja) | 1998-09-11 |
| JP3353288B2 true JP3353288B2 (ja) | 2002-12-03 |
Family
ID=12663096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04341597A Expired - Fee Related JP3353288B2 (ja) | 1997-02-27 | 1997-02-27 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353288B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4211326B2 (ja) * | 2002-08-28 | 2009-01-21 | ヤマハ株式会社 | 半導体検査方法及び装置 |
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP5092984B2 (ja) * | 2008-08-13 | 2012-12-05 | 横河電機株式会社 | 半導体試験装置 |
| KR102599709B1 (ko) * | 2023-09-05 | 2023-11-08 | (주) 에이블리 | 반도체검사장비 핀 드라이버 장치 및 그 운용방법 |
-
1997
- 1997-02-27 JP JP04341597A patent/JP3353288B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10239408A (ja) | 1998-09-11 |
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