JP2000162290A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 試験信号に現れるグリッジを容易かつ迅速に
検出可能な半導体試験装置を提供すること。 【解決手段】 グリッジ抽出手段としての比較電圧発生
器１５は、試験信号を規定する内部信号に応じた電圧レ
ベルを有する比較電圧（第１の参照信号）と、この試験
信号とを比較してグリッジを抽出する。不一致検出手段
としての比較回路１６は、内部信号に応じた論理値を有
する比較論理（第２の参照信号）と前記比較電圧発生器
１５により抽出されたグリッジとを比較し、これらの論
理値の不一致を検出する。検出信号出力手段としてのグ
リッジ検出制御回路１４は、前記比較回路１６が不一致
を検出したことを契機としてグリッジが検出されたこと
を示す検出信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置であ
るデバイスを試験するための半導体試験装置に関し、更
に詳しくは、デバイスに印加される試験信号に現れるグ
リッジを検出する機能を備えた半導体試験装置に関す
る。

【０００２】

【従来の技術】図３に、従来の半導体試験装置の構成を
示す。同図において、符号６は、試験対象のデバイスで
ある。符号１は各種のタイミングクロックを発生するタ
イミング発生器、符号２は試験内容に応じた試験信号の
発生パタン（パタン：Pattern）を特定するパタンコン
トローラ、符号３は、試験信号の発生パタンがプログラ
ムされたパタンメモリ、符号４は、試験信号の発生パタ
ンに基づき試験信号の信号波形を形成する波形制御回路
（フォーマットコントロール装置）、符号５は、試験信
号の入力電圧レベル（ＶＩＨ／ＶＩＬ）を設定する入力
電圧発生器である。

【０００３】また、符号８および９は、試験対象のデバ
イス６の入力端子および出力端子に接続されるリレーで
ある。符号７は、出力電圧レベル（ＶＯＨ／ＶＯＬ）を
設定してデバイス６の出力信号を比較判定する比較電圧
発生器、符号１０は、期待値パタンとデバイス６からの
信号波形とを比較して出力信号の真偽を判定する波形制
御回路（フォーマットコントロール装置）である。な
お、入力電圧発生器５および比較電圧発生器７にそれぞ
れ設定される入力電圧レベルおよび出力電圧レベルは、
試験内容が記述された試験プログラム（図示なし）によ
り設定される。

【０００４】かかる半導体試験装置では、タイミング発
生器１は、基本クロックの他、波形制御回路４が波形パ
タンを形成する際のタイミングを規定する波形形成クロ
ックや、波形形成回路１０によりデバイスの出力信号を
判定する際のタイミングを規定するストローブなどを発
生する。パタンコントローラ２は、タイミング発生器１
からの基本クロックに基づき、試験内容に応じたランダ
ムパタン発生用のアドレスを出力する。パタンメモリ３
は、このアドレスで特定されるランダムパタンを印加パ
タン１３として波形制御回路４に出力する。このランダ
ムパタンは、期待値パタン１２として波形制御回路１０
にも出力される。

【０００５】波形制御回路４は、パタンメモリ３からの
印加パタン１３に基づき試験信号のタイミング波形を表
す波形パタンを形成する。この波形パタンには、例えば
試験信号の論理レベルの変化点や立ち上がり時間／立ち
下がり時間などが反映され、後述の試験信号を規定す
る。入力電圧発生器５は、波形制御回路４により形成さ
れた波形パタンに入力電圧レベル（ＶＩＨ／ＶＩＬ）を
反映させて、この入力電圧レベルを有する試験信号（符
号なし）を出力する。この試験信号はリレー８を介して
試験対象のデバイス６の入力端子に与えられる。デバイ
ス６は、この試験信号に基づき動作し、その出力端子
（符号なし）に出力信号を現す。この出力信号は、リレ
ー９を介して比較電圧発生器７に与えられる。

【０００６】比較電圧発生器７は、デバイス６の出力信
号と、設定された出力電圧レベル（ＶＯＨ／ＶＯＬ）と
を比較し、この出力信号の論理値を判定して出力信号の
波形パタンを出力する。波形制御回路１０は、この波形
パタンと期待値パタン１２とを比較し、出力信号の真偽
を判定する。この比較は、タイミング発生器１からのス
トローブ１１で規定されるタイミングで行う。このよう
にして、プログラムされたパタンの試験信号が入力電圧
発生器５からデバイス６に印加され、このデバイス６の
出力信号を期待値パタンと比較して試験が実行される。

【０００７】通常、一つのデバイス６に対して様々な項
目の試験が行われ、この試験中、試験項目に応じて試験
条件が変更される。試験条件を変更する際に入力電圧発
生器５の出力が不定となり、デバイス６に対して意図し
ない信号が入力されて、デバイスが破壊される場合があ
る。そこで、このような事態を回避するため、入力電圧
発生器５の出力側に接続されているリレー８と、比較電
圧発生器４の入力側に接続されているリレー９とをオフ
状態に制御し、デバイス６の端子を試験装置から電気的
に切り離して試験条件を変更するのが通例である。

【０００８】

【発明が解決しようとする課題】ところで、例えばＡＣ
試験の後に静止電流などのＤＣ試験を行う場合のよう
に、前の試験項目のパタンで設定されたデバイス状態を
保持したまま次の試験項目を実行する場合がある。この
場合、例えばデバイス６に試験信号を与えるリレー８を
オン状態に維持したまま、必要に応じて出力側のリレー
９のオン・オフ状態のみを制御して試験条件が変更され
る。

【０００９】しかしながら、前述のように試験項目を変
更する際に行われるリレー動作に起因してグリッジが発
生し、デバイス６に対して予期しないパルス状のノイズ
が印加されることがある。このグリッジノイズにより、
前のパタンから保持していた試験信号の論理レベルが変
化してデバイス状態が変わると、意図するデバイス状態
で試験を行うことができなくなる。このため、かかるグ
リッジの確実かつ迅速な検出が望まれていた。従来は、
そのような状態を解析する際にオシロスコープなどの計
測機器により行っていたが、この方法によれば問題とな
るグリッジをつきとめるまでに多くの時間を要するとい
う課題があった。

【００１０】この発明は前記課題を解決するものであ
り、試験対象のデバイスに印加される試験信号に現れる
グリッジを確実かつ迅速に検出することができる半導体
試験装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】前記目的達成のため、請
求項１の発明にかかる半導体試験装置は、リレーを介し
て試験対象のデバイスに試験信号を印加して該デバイス
の電気的特性を試験する半導体試験装置であって、前記
試験信号に現れるグリッジを検出するために設定された
所定の期間において、前記試験信号を規定する内部信号
を参照して前記グリッジを検出するグリッジ検出手段を
備えたことを特徴とする。

【００１２】この発明によれば、グリッジの影響が及ば
ない内部信号と比較することにより、試験信号の本来の
信号成分とそれ以外の信号成分が区別され、試験信号の
本来の信号成分以外の信号成分をグリッジとして検出す
る。内部信号は、試験信号を規定するものであって、グ
リッジの影響が及ばないものであれば、波形信号であっ
ても波形情報（データ）であってもよい。したがって、
例えば、試験信号を規定する内部信号にはリレー動作に
起因したグリッジが現れないものとすれば、リレー動作
に起因して試験信号に現れるグリッジを検出することが
できる。

【００１３】請求項２の発明にかかる半導体試験装置
は、前記グリッジ検出手段が、前記内部信号に応じた電
圧レベルを有する前記第１の参照信号と前記試験信号と
を比較して該試験信号に現れるグリッジを抽出するグリ
ッジ抽出手段と、前記内部信号に応じた論理値を有する
前記第２の参照信号と前記グリッジ検出手段により抽出
されたグリッジとを比較し、これらの論理値の不一致を
検出する不一致検出手段と、前記不一致検出手段が不一
致を検出したことを契機としてグリッジが検出されたこ
とを示す検出信号を出力する検出信号出力手段と、前記
第１および第２の参照信号を生成すると共に前記所定の
期間を規定するストローブ信号を生成して前記グリッジ
抽出手段および不一致検出手段に与え、これらグリッジ
抽出手段および不一致検出手段を制御する制御手段と、
を備えたことを特徴とする。

【００１４】この発明によれば、グリッジ抽出手段は、
例えば試験信号が満足すべき信号レベルを与える第１の
参照信号を越えた場合にグリッジと見なして、これを抽
出する。不一致検出手段は、例えば試験信号が満足すべ
き論理値とグリッジの論理値とを比較してこれらの不一
致を検出する。ここで、グリッジの発生方向がハイレベ
ル方向かローレベル方向かによって、試験信号の論理値
が必ずしも変化するとは限らない。すなわち、試験信号
の論理値が変化することを問題視する場合、必ずしも全
てのモードのグリッジを検出する必要はない。そこで、
不一致検出手段は、比較論理を参照し、この比較論理と
試験信号とを比較することにより、試験信号の論理値を
変化させるモードのグリッジの有無を検出する。検出信
号出力手段は、このグリッジが抽出されたことを条件に
検出信号を出力し、グリッジの発生履歴を検出信号に反
映させて残す。したがって、試験信号を規定する内部信
号を参照してグリッジを検出することが可能とされ、グ
リッジが消滅した後も、グリッジの発生を事後的に知る
ことができる。

【００１５】請求項３の発明にかかる半導体試験装置
は、前記制御手段が、前記ストローブ信号の時間位置を
変更可能に構成されたことを特徴とする。これによれ
ば、グリッジの発生を検出するために設定される所定の
期間の時間位置を変更して、グリッジの検出を行うこと
ができる。したがって、グリッジの時間位置を特定する
ことが可能となる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の一形態を詳細に説明する。なお、各図におい
て、前述の図３に示す要素と共通する部分には同一符号
を付して、その重複する説明を適宜省略する。

【００１７】この実施の形態にかかる装置は、リレー動
作に起因するグリッジを検出するものであって、このグ
リッジを検出するために設定された所定の期間におい
て、デバイスに印加される試験信号を規定する内部信号
を参照することにより、試験信号に現れるグリッジを検
出するものである。以下詳細に説明する。

【００１８】図１に、この実施の形態にかかる半導体試
験装置の構成を示す。同図において、符号１４は、制御
手段および検出信号出力手段としてのグリッジ検出制御
回路であり、後述する比較電圧発生器１５および比較回
路１６を制御すると共にグリッジが検出されたことを表
す検出信号を出力する。また、符号１５は、グリッジ抽
出手段としての比較電圧発生器であり、入力電圧発生器
５から出力された試験信号に現れるグリッジを抽出する
ものである。

【００１９】符号１６は、不一致検出手段としての比較
回路であって、試験信号とグリッジとの論理値の不一致
を検出するものである。また、符号１７は、一連のグリ
ッジ検出動作の制御に関する処理を実行するための制御
用処理装置である。比較電圧発生器１５は、後述の比較
電圧（第１の参照信号）に対し、入力電圧発生器５の出
力（試験信号）が低い、或いは高い場合に変化する比較
器を含んでいる。

【００２０】以下、この実施の形態にかかる半導体試験
装置の動作について、図２に示すタイミングチャートを
参照しながら説明する。まず、複数の試験項目からなる
一連のデバイス試験において、前の試験項目についての
パタンの走行が、図２（ａ）で示すタイミングで終了
し、前のテストが終了すると、リレー８はそのままオン
状態を維持し、同図（ｂ）に示すように、それまでの試
験パタンの試験信号が引き続きデバイス６の入力端子に
印加される。

【００２１】このとき、グリッジ検出制御回路１４は、
波形制御回路４が出力する波形パタン（内部信号）を取
り込み、この波形パタンに応じた電圧レベルを有する比
較電圧（第１の参照信号）を算出する。また、このグリ
ッジ検出制御回路１４は、図２（ｄ）に示すように、こ
の波形パタンに応じた論理レベルを有する比較論理（第
２の参照信号）を発生する。なお、前述のように、波形
制御回路４が出力する波形パタンは、試験信号を規定す
るものであって、例えば、試験信号のタイミングや論理
値を定める。

【００２２】グリッジ検出制御回路１４が生成した比較
電圧と比較論理は、それぞれ比較電圧発生器１５および
比較回路１６に設定される。グリッジ検出制御回路１４
は、これらの処理が完了した後、図２（ｃ）に示すよう
に、グリッジの検出期間を規定するウィンドウタイプの
ストローブを発生する。このストローブは、次の試験が
開始するまでの間発生される。

【００２３】比較電圧発生器１５は、グリッジ検出制御
回路１４により設定された比較電圧と、入力電圧発生器
５から出力された試験信号の電圧レベルとを比較する。
そして、図２（ｂ）に示すように、入力電圧発生器５の
出力（試験信号）にグリッジＧが発生した場合、その電
圧レベルが比較電圧を越える場合にグリッジとして抽出
する。

【００２４】具体的には、試験信号の本来の電圧レベル
が例えばＴＴＬレベルにおけるハイレベル（２．４Ｖ）
であった場合、この比較電圧は例えば２．０Ｖに設定さ
れる。この場合、試験信号の電圧レベルが２．０Ｖ以下
となったときにグリッジが抽出される。また、例えば試
験信号の本来の電圧レベルがＴＴＬレベルにおけるロー
レベル（０．８Ｖ）であった場合、この比較電圧は例え
ば１．０Ｖに設定される。この場合、試験信号の電圧レ
ベルが１．０Ｖ以上となったときにグリッジが抽出され
る。

【００２５】比較回路１６は、グリッジ検出制御回路１
４がストローブ信号を発生している間、比較電圧発生器
１５の出力を監視してグリッジの有無を検出する。すな
わち、図２（ｂ）に示すグリッジＧが発生した場合、比
較回路１６は、比較電圧発生器１５により抽出されたグ
リッジと、グリッジ検出制御回路１４により設定された
比較論理とを比較し、これらの論理値が不一致の場合
に、図２（ｅ）に示すような不一致信号をグリッジ検出
制御回路１４に出力する。

【００２６】グリッジ検出制御回路１４は、比較回路１
６から不一致信号を入力すると、図２（ｇ）に示すよう
に、検出信号をセットする。すなわち、不一致信号の入
力を契機として、ストローブが発生している期間中にグ
リッジＧが発生したことを知らせる検出信号を出力す
る。これにより、グリッジが消滅した後もグリッジの発
生を事後的に知ることができる。

【００２７】なお、この検出信号により、例えば表示器
（図示なし）にグリッジＧが発生したことを表示させる
ことも可能である。また、グリッジの検出期間を規定す
る図２（ｃ）に示すストローブの発生期間は変更可能と
なっている。これにより、グリッジＧが発生している時
間位置を特定することが可能となる。

【００２８】以上、この発明の一実施の形態を説明した
が、この発明は、この実施形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、波形制御回路４が出
力する波形パタンを参照してグリッジを検出するものと
したが、これに限ることなく、グリッジの影響が現れる
ことのない内部信号であって試験信号を規定するための
信号であれば、どのような内部信号であってもよい。ま
た、グリッジはリレー動作に起因するものであるとした
が、これに限ることなく、どのような原因によるグリッ
ジであっても適用可能である。

【００２９】

【発明の効果】以上のように、この発明によれば、リレ
ーの動作に起因して発生するグリッジを検出するために
設定された所定の期間において、前記試験信号を規定す
る内部信号を参照して該試験信号に現れるグリッジを検
出するようにしたので、試験条件変更によりリレー動作
などに起因して発生するグリッジを確実かつ迅速に検出
することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態にかかる半導体試験装
置の構成を示すブロック図である。

【図２】 この発明における半導体試験装置の動作を説
明するためのタイミングチャートである。

【図３】 従来の半導体試験装置の構成を示すブロック
図である。

【符号の説明】

１…タイミング発生器、２…パタンコントローラ、３…
パタンメモリ、４，１０…波形制御回路、５…入力電圧
発生器、６…デバイス、７…比較電圧発生器、８，９…
リレー、１４…グリッジ検出制御回路、１５…比較電圧
発生器、１６…比較回路、１７…制御用処理装置、Ｇ…
グリッジ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 リレーを介して試験対象のデバイスに試
   験信号を印加して該デバイスの電気的特性を試験する半
   導体試験装置であって、 前記試験信号に現れるグリッジを検出するために設定さ
   れた所定の期間において、前記試験信号を規定する内部
   信号を参照して前記グリッジを検出するグリッジ検出手
   段を備えたことを特徴とする半導体試験装置。
2. 【請求項２】 前記グリッジ検出手段は、 前記内部信号に応じた電圧レベルを有する前記第１の参
   照信号と前記試験信号とを比較して該試験信号に現れる
   グリッジを抽出するグリッジ抽出手段と、 前記内部信号に応じた論理値を有する前記第２の参照信
   号と前記グリッジ検出手段により抽出されたグリッジと
   を比較し、これらの論理値の不一致を検出する不一致検
   出手段と、 前記不一致検出手段が不一致を検出したことを契機とし
   てグリッジが検出されたことを示す検出信号を出力する
   検出信号出力手段と、 前記第１および第２の参照信号を生成すると共に前記所
   定の期間を規定するストローブ信号を生成して前記グリ
   ッジ抽出手段および不一致検出手段に与え、これらグリ
   ッジ抽出手段および不一致検出手段を制御する制御手段
   と、 を備えたことを特徴とする請求項１に記載された半導体
   試験装置。
3. 【請求項３】 前記制御手段は、前記ストローブ信号の
   時間位置を変更可能に構成されたことを特徴とする請求
   項２に記載された半導体試験装置。