JP3176318B2 - Ｉｃ試験装置および方法 - Google Patents
Ｉｃ試験装置および方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ試験装置に関
し、特にＩＣ試験装置の動作周波数より高速動作のＬＳ
Ｉを試験可能にするＩＣ試験装置に関する。
し、特にＩＣ試験装置の動作周波数より高速動作のＬＳ
Ｉを試験可能にするＩＣ試験装置に関する。
【０００２】
【従来の技術】図７は、従来技術として、ＬＳＩまたは
ＩＣの測定，評価を行う場合のＩＣテスター１と被測定
ＬＳＩ７を示した構成図である。被測定ＬＳＩの測定，
評価を行う場合、ＩＣテスターと呼ばれる試験装置が用
いられる。被測定ＬＳＩを試験する場合の動作周波数
は、数十ＭＨｚであるものが、一般的に使用され、ＬＳ
Ｉの試験は次のように行われる。
ＩＣの測定，評価を行う場合のＩＣテスター１と被測定
ＬＳＩ７を示した構成図である。被測定ＬＳＩの測定，
評価を行う場合、ＩＣテスターと呼ばれる試験装置が用
いられる。被測定ＬＳＩを試験する場合の動作周波数
は、数十ＭＨｚであるものが、一般的に使用され、ＬＳ
Ｉの試験は次のように行われる。
【０００３】ＩＣテスター１は、装置内部で作られるク
ロックと、予めＩＣテスター内に用意したテストパター
ンを同期させて被測定ＬＳＩ７の個々の端子に入力す
る。１０６は、入力される信号を示す。被測定ＬＳＩ
は、この入力に合わせて所定の論理演算等を順次行い、
被測定ＬＳＩ毎に、またテストパターン毎に演算結果な
どを出力する。１０７は、出力される信号を示す。ＩＣ
テスターは、この出力結果とテストパターンを照合し試
験の判定とする。これらテストパターンと、それに対応
する出力とに基づいて、被測定ＬＳＩの動作タイミン
グ，エラー率などの各種測定がされ、設計どおりの動作
が達成されているかなどの被測定ＬＳＩの評価判定がな
される。
ロックと、予めＩＣテスター内に用意したテストパター
ンを同期させて被測定ＬＳＩ７の個々の端子に入力す
る。１０６は、入力される信号を示す。被測定ＬＳＩ
は、この入力に合わせて所定の論理演算等を順次行い、
被測定ＬＳＩ毎に、またテストパターン毎に演算結果な
どを出力する。１０７は、出力される信号を示す。ＩＣ
テスターは、この出力結果とテストパターンを照合し試
験の判定とする。これらテストパターンと、それに対応
する出力とに基づいて、被測定ＬＳＩの動作タイミン
グ，エラー率などの各種測定がされ、設計どおりの動作
が達成されているかなどの被測定ＬＳＩの評価判定がな
される。
【０００４】これに対し、図８に示すように、特開平５
−２８８８０５号公報には、クロック信号に対し高速な
動作周波数を供給するために、ＩＣテスター１と，信号
発生器８２と，パルス抽出出力回路８１とを有したＩＣ
試験装置が開示されている。
−２８８８０５号公報には、クロック信号に対し高速な
動作周波数を供給するために、ＩＣテスター１と，信号
発生器８２と，パルス抽出出力回路８１とを有したＩＣ
試験装置が開示されている。
【０００５】このＩＣ試験装置は、ＩＣテスターから出
力されるパルス信号１８１と、このパルス信号より高速
のパルス信号であって、信号発生器８２より出力される
パルス信号１８２とを、パルス抽出出力回路８１に入力
し、この回路を介することで、ＩＣテスターに同期させ
た１つまたは複数の高速なパルス信号１８３を、同期型
のディジタルＩＣのクロック端子に入力するものであ
る。
力されるパルス信号１８１と、このパルス信号より高速
のパルス信号であって、信号発生器８２より出力される
パルス信号１８２とを、パルス抽出出力回路８１に入力
し、この回路を介することで、ＩＣテスターに同期させ
た１つまたは複数の高速なパルス信号１８３を、同期型
のディジタルＩＣのクロック端子に入力するものであ
る。
【０００６】
【発明が解決しようとする課題】近年、ＬＳＩの動作周
波数はますます高くなる傾向にあり、数百ＭＨｚで動作
するものもある。しかしながら、ＩＣテスターは、クロ
ック信号が数十ＭＨｚと低速なものが多く、ＬＳＩの評
価速度はＩＣテスターのクロック速度によって制限され
ている。そのため、上記のような数百ＭＨｚで動作する
高速なＬＳＩの評価を、低速の使用動作周波数のＩＣテ
スターで行うことができない。高速なＬＳＩの評価をす
るのに４００〜６００ＭＨｚのクロック信号で動作する
ＩＣテスターを使うことも一つの方法だが、このような
ＩＣテスターは極めて高価であるため、あまり普及して
おらず、実用上使用することは困難である。
波数はますます高くなる傾向にあり、数百ＭＨｚで動作
するものもある。しかしながら、ＩＣテスターは、クロ
ック信号が数十ＭＨｚと低速なものが多く、ＬＳＩの評
価速度はＩＣテスターのクロック速度によって制限され
ている。そのため、上記のような数百ＭＨｚで動作する
高速なＬＳＩの評価を、低速の使用動作周波数のＩＣテ
スターで行うことができない。高速なＬＳＩの評価をす
るのに４００〜６００ＭＨｚのクロック信号で動作する
ＩＣテスターを使うことも一つの方法だが、このような
ＩＣテスターは極めて高価であるため、あまり普及して
おらず、実用上使用することは困難である。
【０００７】また、特開平５−２８８８０５号公報に記
載の技術は、クロック端子等の限定した入力端子に対し
てのみ高速パルスを入力する方法である。この方法で
は、図９に示したように、被測定ＬＳＩ７のクロックと
なる入力端子には、高速パルスが入力されるが、クロッ
ク以外のランダムに変化する入力端子には、ＩＣテスタ
ーからテストパターンが入力されることになり、ＩＣテ
スターの最大動作周波数に同期した変化でしか被測定Ｌ
ＳＩに入力できない。例えば、ランダムに変化する入力
信号１０６−Ｂは、問題指摘箇所９１のタイミングで変
化することができない。また、出力端子の出力結果の照
合においては、従来技術のまま低速なＩＣテスターでの
最大動作周波数に制限されたタイミングで検知するた
め、ランダムに変化する出力信号１０７−Ｄは、問題指
摘箇所９２，９３のように２度以上変化する場合を測定
することができず、問題指摘箇所９４のように、変化す
るタイミングが検知タイミングと近い場合、マージンの
ない不安定な測定となってしまう。
載の技術は、クロック端子等の限定した入力端子に対し
てのみ高速パルスを入力する方法である。この方法で
は、図９に示したように、被測定ＬＳＩ７のクロックと
なる入力端子には、高速パルスが入力されるが、クロッ
ク以外のランダムに変化する入力端子には、ＩＣテスタ
ーからテストパターンが入力されることになり、ＩＣテ
スターの最大動作周波数に同期した変化でしか被測定Ｌ
ＳＩに入力できない。例えば、ランダムに変化する入力
信号１０６−Ｂは、問題指摘箇所９１のタイミングで変
化することができない。また、出力端子の出力結果の照
合においては、従来技術のまま低速なＩＣテスターでの
最大動作周波数に制限されたタイミングで検知するた
め、ランダムに変化する出力信号１０７−Ｄは、問題指
摘箇所９２，９３のように２度以上変化する場合を測定
することができず、問題指摘箇所９４のように、変化す
るタイミングが検知タイミングと近い場合、マージンの
ない不安定な測定となってしまう。
【０００８】さらに、低速なＩＣテスターの入出力信号
の負荷容量は、一般に大きく、４０〜１００ｐＦもあ
る。前記した特開平５−２８８８０５号公報は、このこ
とを特に言及していないが、高速パルスでの入力を考え
た場合、容量を小さく抑えることは必須である。また、
問題指摘箇所９４のように変化するタイミングが、不安
定な測定となるのも、被測定ＬＳＩの実力以上にＩＣテ
スターの出力負荷容量の影響を受けているためである。
の負荷容量は、一般に大きく、４０〜１００ｐＦもあ
る。前記した特開平５−２８８８０５号公報は、このこ
とを特に言及していないが、高速パルスでの入力を考え
た場合、容量を小さく抑えることは必須である。また、
問題指摘箇所９４のように変化するタイミングが、不安
定な測定となるのも、被測定ＬＳＩの実力以上にＩＣテ
スターの出力負荷容量の影響を受けているためである。
【０００９】本発明の目的は、低速なＩＣテスターを用
いて動作周波数が高速であるＬＳＩの評価を行うことに
ある。
いて動作周波数が高速であるＬＳＩの評価を行うことに
ある。
【００１０】
【課題を解決するための手段】本発明のＩＣ試験装置
は、ＩＣテスターと、このＩＣテスターよりも高速のパ
ルスを発生する信号発生回路と、ＩＣテスターで用いら
れるテストパターンを格納するメモリと、試験時、被測
定ＬＳＩの出力結果を格納するメモリと、ＩＣテスター
からの信号入力で、これら信号発生回路，テストパター
ン格納メモリ，出力結果格納メモリを制御する制御回路
と、ＩＣテスターと被測定ＬＳＩを接続する信号の間に
ＩＣテスターから切り替え可能なリレーを有している。
は、ＩＣテスターと、このＩＣテスターよりも高速のパ
ルスを発生する信号発生回路と、ＩＣテスターで用いら
れるテストパターンを格納するメモリと、試験時、被測
定ＬＳＩの出力結果を格納するメモリと、ＩＣテスター
からの信号入力で、これら信号発生回路，テストパター
ン格納メモリ，出力結果格納メモリを制御する制御回路
と、ＩＣテスターと被測定ＬＳＩを接続する信号の間に
ＩＣテスターから切り替え可能なリレーを有している。
【００１１】また、制御回路は、試験時、信号発生回路
からの基本クロックに同期して得られる、テストパター
ン格納メモリが被測定ＬＳＩに入力する期待値を、出力
結果格納メモリに貯えられる被測定ＬＳＩの出力値と逐
次比較するコンパレータと、比較結果の判定をＩＣテス
ターに伝えるフラグを有することができる。
からの基本クロックに同期して得られる、テストパター
ン格納メモリが被測定ＬＳＩに入力する期待値を、出力
結果格納メモリに貯えられる被測定ＬＳＩの出力値と逐
次比較するコンパレータと、比較結果の判定をＩＣテス
ターに伝えるフラグを有することができる。
【００１２】また、本発明のＩＣ試験方法は、被測定Ｌ
ＳＩを試験する一連の課程で、ＩＣテスターの測定用信
号から制御回路にコマンドを入力してＩＣ測定装置の初
期設定を与え、ＩＣテスター内のテストパターンをテス
トパターン格納メモリに転送し、ＩＣテスターと被測定
ＬＳＩの接続を切り離し、テストパターン格納メモリか
らテストパターンを被測定ＬＳＩに入力して試験し、被
測定ＬＳＩの試験の出力結果を出力結果格納メモリに格
納し、出力結果格納メモリから出力結果を出力して、Ｉ
Ｃテスターで判定することを特徴とする。
ＳＩを試験する一連の課程で、ＩＣテスターの測定用信
号から制御回路にコマンドを入力してＩＣ測定装置の初
期設定を与え、ＩＣテスター内のテストパターンをテス
トパターン格納メモリに転送し、ＩＣテスターと被測定
ＬＳＩの接続を切り離し、テストパターン格納メモリか
らテストパターンを被測定ＬＳＩに入力して試験し、被
測定ＬＳＩの試験の出力結果を出力結果格納メモリに格
納し、出力結果格納メモリから出力結果を出力して、Ｉ
Ｃテスターで判定することを特徴とする。
【００１３】
【発明の実施の形態】図１は、本発明のＩＣ試験装置の
一実施例を示した構成図である。このＩＣ試験装置は、
ＩＣテスター１と被測定ＬＳＩ７との間に設けられた、
制御回路２と、信号発生回路３と、テストパターン格納
メモリ４と、出力結果格納メモリ５とで構成されてい
る。また、ＩＣテスター１と被測定ＬＳＩ７をつなぐ信
号１０６，１０７には、リレー６がそれぞれ挿入され、
そのスイッチを切り替える信号１０２は、ＩＣテスター
１から供給される。
一実施例を示した構成図である。このＩＣ試験装置は、
ＩＣテスター１と被測定ＬＳＩ７との間に設けられた、
制御回路２と、信号発生回路３と、テストパターン格納
メモリ４と、出力結果格納メモリ５とで構成されてい
る。また、ＩＣテスター１と被測定ＬＳＩ７をつなぐ信
号１０６，１０７には、リレー６がそれぞれ挿入され、
そのスイッチを切り替える信号１０２は、ＩＣテスター
１から供給される。
【００１４】制御回路２は、ＩＣテスター１の信号１０
１よりコマンドを受け取り、そのコマンドに合わせて設
定を信号１０３により、テストパターン格納メモリ４お
よび出力結果格納メモリ５に送り、また前記コマンドに
合わせて周波数を変える情報を信号１０４により、信号
発生回路３に送る。
１よりコマンドを受け取り、そのコマンドに合わせて設
定を信号１０３により、テストパターン格納メモリ４お
よび出力結果格納メモリ５に送り、また前記コマンドに
合わせて周波数を変える情報を信号１０４により、信号
発生回路３に送る。
【００１５】信号発生回路３は、ＩＣテスター１よりも
高速なパルスが出力可能なものとし、信号１０４から受
けた情報により出力周波数を変える。テストパターン格
納メモリ４と出力結果格納メモリ５は、信号１０３の設
定によりメモリ内部のパターン長を変える。
高速なパルスが出力可能なものとし、信号１０４から受
けた情報により出力周波数を変える。テストパターン格
納メモリ４と出力結果格納メモリ５は、信号１０３の設
定によりメモリ内部のパターン長を変える。
【００１６】図２は、図１の制御回路２をより具体的に
示す構成図である。この制御回路２は、ＩＣテスター１
が信号１０１で送るコマンドを受け取り各部を制御する
コマンド制御部２２と、テストパターン格納メモリ４に
信号１０３を送りこれを制御するメモリ制御部２４と、
出力結果格納メモリ５に信号１０３を送り、これを制御
するメモリ制御部２５と、信号発生回路３に信号１０４
を送り、これを制御する周波数制御部２３とを有してい
る。
示す構成図である。この制御回路２は、ＩＣテスター１
が信号１０１で送るコマンドを受け取り各部を制御する
コマンド制御部２２と、テストパターン格納メモリ４に
信号１０３を送りこれを制御するメモリ制御部２４と、
出力結果格納メモリ５に信号１０３を送り、これを制御
するメモリ制御部２５と、信号発生回路３に信号１０４
を送り、これを制御する周波数制御部２３とを有してい
る。
【００１７】制御回路２は、さらに、試験時、信号発生
回路３からの基本クロック１０５に同期させて、テスト
パターン格納メモリ４が被測定ＬＳＩ７に入力する期待
値を、出力結果格納メモリ５に貯えられる被測定ＬＳＩ
７の出力値と逐次比較するコンパレーター２１と、比較
結果の判定をＩＣテスター１に伝えるフラグ信号１１０
とを有する。前記期待値は信号１０８により制御回路２
に送られ、前記出力値は信号１０９により制御回路２に
送られる。
回路３からの基本クロック１０５に同期させて、テスト
パターン格納メモリ４が被測定ＬＳＩ７に入力する期待
値を、出力結果格納メモリ５に貯えられる被測定ＬＳＩ
７の出力値と逐次比較するコンパレーター２１と、比較
結果の判定をＩＣテスター１に伝えるフラグ信号１１０
とを有する。前記期待値は信号１０８により制御回路２
に送られ、前記出力値は信号１０９により制御回路２に
送られる。
【００１８】本発明のＩＣ試験装置の動作を、図３のタ
イミングチャートと、図５のフローチャートで説明す
る。このＩＣ試験装置を用いて高速な動作周波数の試験
をする場合、パターン転送［Ａ］，測定実行［Ｂ］，テ
スト結果判定［Ｃ］の３つのモードに分かれ、いずれも
ＩＣテスター１から信号１０１を通して、コマンドによ
りいずれかのモードに設定し、同時に初期設定を与え
る。
イミングチャートと、図５のフローチャートで説明す
る。このＩＣ試験装置を用いて高速な動作周波数の試験
をする場合、パターン転送［Ａ］，測定実行［Ｂ］，テ
スト結果判定［Ｃ］の３つのモードに分かれ、いずれも
ＩＣテスター１から信号１０１を通して、コマンドによ
りいずれかのモードに設定し、同時に初期設定を与え
る。
【００１９】はじめに、信号１０１よりコマンド［Ａ］
を入力し、このＩＣ試験装置をパターン転送モードとす
る。この時の初期設定として、テストパターン格納メモ
リ４を、入力状態とし転送されるパターン長を与える。
ＩＣテスター１がテストパターンの走行を開始すると、
ＩＣテスター１の動作周波数に同期して、テストパター
ンを１ラインずつテストパターン格納メモリ４に貯え
る。同期のタイミングは、基本クロック１０５により与
えられる。
を入力し、このＩＣ試験装置をパターン転送モードとす
る。この時の初期設定として、テストパターン格納メモ
リ４を、入力状態とし転送されるパターン長を与える。
ＩＣテスター１がテストパターンの走行を開始すると、
ＩＣテスター１の動作周波数に同期して、テストパター
ンを１ラインずつテストパターン格納メモリ４に貯え
る。同期のタイミングは、基本クロック１０５により与
えられる。
【００２０】次に、信号１０１よりコマンド［Ｂ］を入
力し、測定実行モードとする。初期設定は、テストパタ
ーン格納メモリ４を出力状態とし、テスト結果格納メモ
リ５を入力状態とし、被測定ＬＳＩ７に動作させたい周
波数を設定する。また、測定実行［Ｂ］の開始に合わせ
て、ＩＣテスター１の信号１０２を“Ｈ”に固定し、リ
レー６のスイッチを切る。このことにより信号１０６，
１０７は、ＩＣテスター１から切り離され、高速な動作
周波数での試験に問題となる高い負荷容量を激減でき
る。前述した通り、ＩＣテスター１の負荷容量が４０〜
１００ｐＦなのに比べて、ＩＣテスター１から切り離さ
れた後のリレー６の接点間容量は２ｐＦ前後であり、高
速動作する時の負荷容量としては、問題とならない値で
ある。
力し、測定実行モードとする。初期設定は、テストパタ
ーン格納メモリ４を出力状態とし、テスト結果格納メモ
リ５を入力状態とし、被測定ＬＳＩ７に動作させたい周
波数を設定する。また、測定実行［Ｂ］の開始に合わせ
て、ＩＣテスター１の信号１０２を“Ｈ”に固定し、リ
レー６のスイッチを切る。このことにより信号１０６，
１０７は、ＩＣテスター１から切り離され、高速な動作
周波数での試験に問題となる高い負荷容量を激減でき
る。前述した通り、ＩＣテスター１の負荷容量が４０〜
１００ｐＦなのに比べて、ＩＣテスター１から切り離さ
れた後のリレー６の接点間容量は２ｐＦ前後であり、高
速動作する時の負荷容量としては、問題とならない値で
ある。
【００２１】次に、信号１０１よりコマンド［Ｃ］を入
力し、テスト結果判定モードとする。初期設定は、テス
ト結果格納メモリ５を出力状態とする。ＩＣテスター１
は、信号１０２よりリレー６のスイッチを入れた後、テ
ストパターンの走行を開始し、前記と同様にＩＣテスタ
ー１の動作周波数に同期させて、１ラインずつ出力結果
格納メモリ５のデータを出力し、ＩＣテスター１にて判
定する。
力し、テスト結果判定モードとする。初期設定は、テス
ト結果格納メモリ５を出力状態とする。ＩＣテスター１
は、信号１０２よりリレー６のスイッチを入れた後、テ
ストパターンの走行を開始し、前記と同様にＩＣテスタ
ー１の動作周波数に同期させて、１ラインずつ出力結果
格納メモリ５のデータを出力し、ＩＣテスター１にて判
定する。
【００２２】以上が、本発明のＩＣ試験装置の一実施例
の流れである。これは、もっぱら被測定ＬＳＩ７が量産
出荷される前の評価段階での動作説明であり、不良発生
時の場合にも、テストパターン箇所を特定するためのデ
バッグが可能なフローである。
の流れである。これは、もっぱら被測定ＬＳＩ７が量産
出荷される前の評価段階での動作説明であり、不良発生
時の場合にも、テストパターン箇所を特定するためのデ
バッグが可能なフローである。
【００２３】次に、量産出荷時のテスト時間を短縮する
場合の方法を、図４のタイミングチャートと、図６のフ
ローチャートで説明する。
場合の方法を、図４のタイミングチャートと、図６のフ
ローチャートで説明する。
【００２４】テスト時間短縮を考慮した場合、上記のフ
ローにおいてコマンド［Ｂ］の測定実行モードとし、同
時に測定結果判定をすることで実現できる。この場合、
コマンド［Ａ］のテストパターン転送モードを省略す
る。具体的には、選別工程開始前にＩＣテスター１上で
プログラムロード等のセッティング時、コマンド［Ａ］
のテストパターン転送を行いテストパターン格納メモリ
４にデータを保持しておく、または、ＵＶＥＰＲＯＭま
たはＥＥＰＲＯＭ等に予めテストパターンを書き込み、
テストパターン格納メモリ４に装着することにより実現
できる。いずれの方法も技術的に容易なことである。
ローにおいてコマンド［Ｂ］の測定実行モードとし、同
時に測定結果判定をすることで実現できる。この場合、
コマンド［Ａ］のテストパターン転送モードを省略す
る。具体的には、選別工程開始前にＩＣテスター１上で
プログラムロード等のセッティング時、コマンド［Ａ］
のテストパターン転送を行いテストパターン格納メモリ
４にデータを保持しておく、または、ＵＶＥＰＲＯＭま
たはＥＥＰＲＯＭ等に予めテストパターンを書き込み、
テストパターン格納メモリ４に装着することにより実現
できる。いずれの方法も技術的に容易なことである。
【００２５】さらに、コマンド［Ｂ］の測定実行モード
とし、測定実行と同時に、コンパレーター２１で結果判
定を行う。このことによりコマンド［Ｃ］での測定結果
判定を省略できる。図２の制御回路内で、測定実行時、
テストパターン格納メモリ４から出力するデータは、信
号１０６から被測定ＬＳＩ７に入力すると同時に信号１
０８から制御回路内コンパレーター２１に入力してい
る。また、被測定ＬＳＩ７から出力するデータは、出力
結果格納メモリ５に貯えると同時に信号１０９から制御
回路内コンパレーター２１に入力している。コンパレー
ター２１は、この両者の比較結果が不一致の時、フラグ
信号１１０が“Ｈ”レベルとなり、ＩＣテスター１に結
果を伝えることが可能となる。
とし、測定実行と同時に、コンパレーター２１で結果判
定を行う。このことによりコマンド［Ｃ］での測定結果
判定を省略できる。図２の制御回路内で、測定実行時、
テストパターン格納メモリ４から出力するデータは、信
号１０６から被測定ＬＳＩ７に入力すると同時に信号１
０８から制御回路内コンパレーター２１に入力してい
る。また、被測定ＬＳＩ７から出力するデータは、出力
結果格納メモリ５に貯えると同時に信号１０９から制御
回路内コンパレーター２１に入力している。コンパレー
ター２１は、この両者の比較結果が不一致の時、フラグ
信号１１０が“Ｈ”レベルとなり、ＩＣテスター１に結
果を伝えることが可能となる。
【００２６】半導体技術の進歩が著しい現在、その測
定，評価を行う装置も最新のものがないと開発が行えな
いといったことになるが、信号発生器や、メモリ等の部
品のみの交換により最新の半導体技術開発が行えるよう
になる。
定，評価を行う装置も最新のものがないと開発が行えな
いといったことになるが、信号発生器や、メモリ等の部
品のみの交換により最新の半導体技術開発が行えるよう
になる。
【００２７】
【発明の効果】本発明のＩＣ試験装置およびその試験方
法を用いれば、低速のＩＣテスターであっても、被測定
に合わせた高速な動作周波数での試験が可能となる。
法を用いれば、低速のＩＣテスターであっても、被測定
に合わせた高速な動作周波数での試験が可能となる。
【００２８】その理由は、ＩＣ試験装置の高速な信号発
生回路のクロックに同期させて、テストパターンを被測
定ＬＳＩに入力し、被測定ＬＳＩの出力データをメモリ
に格納し、ＩＣテスターは、コマンド入力で状態を制御
する役割を果たすようにしたことによる。
生回路のクロックに同期させて、テストパターンを被測
定ＬＳＩに入力し、被測定ＬＳＩの出力データをメモリ
に格納し、ＩＣテスターは、コマンド入力で状態を制御
する役割を果たすようにしたことによる。
【００２９】また本発明によれば、クロック端子等の限
られた端子を高速なパルスにする従来の方法の問題点で
ある、他の入力端子がタイミングを限定されること、出
力データが測定できないまたは不安定となることを解決
した。
られた端子を高速なパルスにする従来の方法の問題点で
ある、他の入力端子がタイミングを限定されること、出
力データが測定できないまたは不安定となることを解決
した。
【００３０】その理由は、テストパターン全体をテスト
パターン格納メモリに貯え、被測定ＬＳＩの全ての入出
力端子を高速な動作周波数で試験可能としたことによ
る。
パターン格納メモリに貯え、被測定ＬＳＩの全ての入出
力端子を高速な動作周波数で試験可能としたことによ
る。
【００３１】また本発明によれば、低速なＩＣテスター
を高速な動作周波数で用いる場合に、ＩＣテスターの入
出力信号の負荷容量が大きく、高速測定の障害となる問
題を解決できた。
を高速な動作周波数で用いる場合に、ＩＣテスターの入
出力信号の負荷容量が大きく、高速測定の障害となる問
題を解決できた。
【００３２】その理由は、本発明のＩＣ試験装置で高速
な動作周波数で試験する場合、リレーを用いて、被測定
ＬＳＩの入出力信号とＩＣテスターとの間を切り離すこ
ととし、負荷容量を２０分の１程度としたことによる。
な動作周波数で試験する場合、リレーを用いて、被測定
ＬＳＩの入出力信号とＩＣテスターとの間を切り離すこ
ととし、負荷容量を２０分の１程度としたことによる。
【００３３】以上のように、数十ＭＨｚの動作周波数で
しか被測定ＬＳＩを測定できない低速なＩＣテスターを
用いて、既存の最高速ＬＳＩ製品を測定可能となる。ま
た、今後の半導体技術がどれだけ進歩しようとも、本発
明のＩＣ試験装置は、信号発生回路やメモリ等を、技術
の進歩に合わせて最高速の部品と交換するだけで、同様
の効果を得ることができる。
しか被測定ＬＳＩを測定できない低速なＩＣテスターを
用いて、既存の最高速ＬＳＩ製品を測定可能となる。ま
た、今後の半導体技術がどれだけ進歩しようとも、本発
明のＩＣ試験装置は、信号発生回路やメモリ等を、技術
の進歩に合わせて最高速の部品と交換するだけで、同様
の効果を得ることができる。
【図１】本発明のＩＣ試験装置の実施例の構成図であ
る。
る。
【図２】図１の実施例における制御回路の構成図であ
る。
る。
【図３】図１の実施例における各信号のタイミングを示
した説明図である。
した説明図である。
【図４】テスト時間を短縮する場合の図１および図２の
各信号のタイミングを示した説明図である。
各信号のタイミングを示した説明図である。
【図５】図１の実施例における動作のフローを示した説
明図である。
明図である。
【図６】テスト時間を短縮する場合の動作のフローを示
した説明図である。
した説明図である。
【図７】ＩＣテスターと被測定ＬＳＩの関係を示した構
成図である。
成図である。
【図８】特開平５−２８８８０５号公報に開示の従来技
術の構成図である。
術の構成図である。
【図９】特開平５−２８８８０５号公報に開示の従来技
術の各信号のタイミングとその時問題となる例を示した
説明図である。
術の各信号のタイミングとその時問題となる例を示した
説明図である。
１ ＩＣテスター ２ 制御回路 ３ 信号発生回路 ４ テストパターン格納メモリ ５ 出力結果格納メモリ ６ リレー ７ 被測定ＬＳＩ ２１ コンパレーター ２２ コマンド制御 ２３ 周波数制御 ２４ メモリ制御 ２５ メモリ制御 ８１ パルス抽出出力回路 ８２ 信号発生器 ９１，９２，９３，９４ 問題指摘箇所 １０１，１０２，１０３，１０４ 信号 １０５ 基本クロック １０６，１０７，１０８，１０９ 信号 １１０ フラグ １８１，１８２，１８３ 信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (5)
- 【請求項１】被測定ＬＳＩの各種特性を試験するＩＣ試
験装置において、 ＩＣテスターと、 前記ＩＣテスターが持つ基本クロックの周波数より高周
波数のクロックを発生可能な信号発生回路と、 前記被測定ＬＳＩを試験するためのテストパターンを格
納するテストパターン格納メモリと、 前記被測定ＬＳＩの試験の出力結果を格納する出力結果
格納メモリと、 前記ＩＣテスターからの複数の信号により、前記信号発
生回路と前記テストパターン格納メモリと前記出力結果
格納メモリとを制御する制御回路と、 前記被測定ＬＳＩへの入力を、前記ＩＣテスターからの
複数の信号と、前記テストパターン格納メモリからの複
数の信号との間で切り換え、前記被測定ＬＳＩからの出
力の供給を、前記出力結果格納メモリと、前記ＩＣテス
ターとの間で切り換える切り換え回路と、 を備えることを特徴とするＩＣ試験装置。 - 【請求項２】前記テストパターン格納メモリは、前記Ｉ
Ｃテスター内のテストパターンを読み出して書き込み、
書き込まれた前記テストパターンにより前記被測定ＬＳ
Ｉを動作させる試験をするかを、前記制御回路の出力で
ある制御信号により制御することにより行うことを特徴
とする請求項１記載のＩＣ試験装置。 - 【請求項３】前記出力結果格納メモリは、前記テストパ
ターンにより前記被測定ＬＳＩを動作させ試験した出力
結果を書き込み、前記ＩＣテスターが、書き込まれた前
記出力結果を読み出し前記ＩＣテスター内の期待値パタ
ーンと比較するかを、前記制御回路の出力である制御信
号により制御することを特徴とする請求項１または２記
載のＩＣ試験装置。 - 【請求項４】前記制御回路は、 前記ＩＣテスターからの複数のコマンドにより制御を行
うコマンド制御部と、 前記テストパターン格納メモリから出力される期待値パ
ターンと前記出力結果格納メモリから出力される出力結
果とを比較するコンパレーターであって、比較結果を前
記ＩＣテスターに伝えるコンパレーターと、 前記テストパターン格納メモリおよび出力結果格納メモ
リを制御する複数のメモリ制御回路と、 前記信号発生回路を制御する周波数制御部とを有し、 前記ＩＣテスターからの複数のコマンドに基づき前記コ
マンド制御部が、前記複数のメモリ制御部と前記コンパ
レーターと前記周波数制御部とを制御し、前記テストパ
ターン格納メモリと前記出力結果格納メモリの読み出し
または書き込みを制御し、前記テストパターン格納メモ
リと前記出力結果格納メモリを高周波数のクロックで動
作させるか否かを制御し、前記テストパターン格納メモ
リからの期待値パターンと前記出力結果メモリからの出
力結果とを比較検証するか否かの制御と、前記信号発生
回路の周波数制御とを行うことを特徴とする請求項１〜
３のいずれかに記載のＩＣ試験装置。 - 【請求項５】請求項１記載のＩＣ試験装置によるＩＣ試
験方法において、 前記被測定ＬＳＩを試験する一連の課程で、前記ＩＣテ
スターの測定用信号から前記制御回路にコマンドを入力
して前記ＩＣ測定装置の初期設定を与えるステップと、 前記ＩＣテスター内の前記テストパターンを前記テスト
パターン格納メモリに転送するステップと、 前記ＩＣテスターと前記被測定ＬＳＩとの接続を切り離
すステップと、 前記テストパターン格納メモリから前記テストパターン
を前記被測定ＬＳＩに入力して試験し、前記被測定ＬＳ
Ｉの試験の出力結果を前記出力結果格納メモリに格納す
るステップと、 前記出力結果格納メモリから出力結果を出力して、前記
ＩＣテスターで判定するステップと、 を含むことを特徴とするＩＣ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16214597A JP3176318B2 (ja) | 1997-06-19 | 1997-06-19 | Ｉｃ試験装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16214597A JP3176318B2 (ja) | 1997-06-19 | 1997-06-19 | Ｉｃ試験装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1114702A JPH1114702A (ja) | 1999-01-22 |
| JP3176318B2 true JP3176318B2 (ja) | 2001-06-18 |
Family
ID=15748901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16214597A Expired - Fee Related JP3176318B2 (ja) | 1997-06-19 | 1997-06-19 | Ｉｃ試験装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176318B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4599945B2 (ja) * | 2004-08-31 | 2010-12-15 | 横河電機株式会社 | Ｉｃテスタ |
| US7313496B2 (en) * | 2005-02-11 | 2007-12-25 | Advantest Corporation | Test apparatus and test method for testing a device under test |
-
1997
- 1997-06-19 JP JP16214597A patent/JP3176318B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1114702A (ja) | 1999-01-22 |
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