JP3187002B2 - 論理回路および論理回路の制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器に使用さ
れる論理回路デバイスの双方向バスを制御する論理回路
の構成とその制御方法に関するものである。特に、実デ
バイスのテストにおいて、デバイスの双方向バスのコン
フリクトの発生による誤動作を発生させずにテストを行
うことができ、コンフリクトによるデバイス劣化を発生
させない論理回路の構成とその制御方法に関するもので
ある。

【０００２】

【従来の技術】双方向バスを含む論理回路の通常のシス
テム動作では、論理回路内部で双方向バスを制御するこ
とにより、双方向バスは入力モード／出力モードに切り
替わり、入力モード時は入力が入り、出力モード時には
出力が出るように構成されている。この論理回路の実デ
バイステストでは、測定装置の最大周波数、タイミング
設定できるタイミングセット数（タイミング（波形）の
種類）、タイミング分解能（最小でどこまで細かく、例
えば、１ｎｓ単位，５００ＰＳ単位等、タイミング設
定、波形をだせるか等）の制約から、双方向バスの制御
に関しては、実動作と同様に動作させることはできず、
バスの入出力のコンフリクトが発生する不具合があっ
た。このため、実デバイステストでは、実動作とは異な
り、コンフリクトが発生しないように、考慮してテスト
を行う必要がある。さらに、シミュレータ等を用いて双
方向バスを含む論理回路の機能／論理検証を行う場合
は、実デバイスで発生するようなコンフリクトを意識し
ないでテストデータを作成し、シミュレーションを行
う。シミュレータでは、実時間ではなく、タイムユニッ
トという考えでタイミングを考慮してシミュレーション
が可能である。具体的には、タイミングセットは信号の
数だけ設定可能であり、タイミング分解能も１タイムユ
ニットを何ｎｓにするかで任意に決めることができる。
このため、シミュレータ上では、コンフリクトを意識し
ないでテストデータを作成しても問題ない。だが、その
シミュレータ用のテストデータをそのまま実デバイスの
テストに使用することができず、修正等が必要となる。

【０００３】以上の問題に対して、従来は、測定装置の
最大周波数、タイミング設定できるタイミングセット
数、タイミング分解能等の制約をみたすパターンを作成
して対応する、既に機能／論理検証で使用したパターン
をもとにして制約条件をみたすように修正し再シミュレ
ーションを行うという方法が取られている。また、スキ
ャン設計等のテスト容易化設計を採用した論理回路に於
いては、テストパターンの自動生成が可能である。しか
し、テストパターン自動生成ツールでは、トポロジカル
な回路構成からバックトレース、フォワードトレースを
行い、スタティックに故障を検出できるパターンを生成
する。そのため、双方向の制御を考えて（入出力を切り
換えるタイミングを考慮して）パターンを生成すること
はできない。実デバイスの双方向バスに関しては、回路
のどの信号が双方向の切り替え（制御用）信号で、それ
を制御するためのシーケンスはどうすれば良いかを認識
して、ある時は入力、ある時は出力として使われて（タ
イミングもある）、システム動作するように設計され
る。そこで、自動生成されたパターンでコンフリクトの
発生するパターンをマスクする等の対応がとられてい
る。

【０００４】図１０及び図１１は従来技術とその制御方
法、問題点について説明するための図である。図１０
は、従来の論理回路の構成を示すブロック図である。図
において、１はシステム回路、２はシステム動作で双方
向の入出力を制御するフリップフロップ（Ｆｌｉｐ−Ｆ
ｌｏｐ、以降ＦＦともいう）、３は双方向バッファの出
力側バッファ（入出力制御付き）、４はシステム回路、
５は双方向バスの外部入出力端子であるＩＮＯＵＴ、６
は双方向のバッファの入力側バッファ、７はフリップフ
ロップ（Ｆｌｉｐ−Ｆｌｏｐ、ＦＦ）、８はシステム回
路、９はシステムクロックＣＬＫである。図１１は、図
１０に示した従来の論理回路のタイミングチャートを示
す図である。図において、１０〜１７は周期（各サイク
ル）を示している。図１１のタイミングチャート例で
は、例えば、周期１５では、ＣＬＫがＦＦ２に入ること
により、ＦＦ２の出力がＨ→Ｌに変わり、双方向バッフ
ァは入力モード→出力モードに変わる。この時、この論
理回路を例えば、ＬＳＩテスター上でテストする時に
は、周期１５の前半は入力モードのため、ＩＮＯＵＴよ
り入力パターンが印加されて（ドライブ）しまう。テス
ター上では入力パターンはサイクルベースで動作するた
め、出力モードに変った後も周期１５の間、入力をＩＮ
ＯＵＴより与えて、ドライブしてしまい、コンフリクト
が発生する。システムの実動作では、ＣＬＫをストップ
させたり、制御回路で制御してコンフリクトが起きない
ように動作するが、テスター上では、そのような制御は
できなく、また、テストパターン自動生成ツールで自動
生成したパターンはタイミングを考慮してパターンを生
成することはできないため、テスト時にコンフリクトが
発生してしまう。

【０００５】

【発明が解決しようとする課題】従来の方法では、双方
向バスを含む論理回路の実デバイスのテストにおいて、
測定装置の最大周波数、タイミング設定できるタイミン
グセット数、タイミング分解能等の制約をみたすパター
ンを作成、または、論理／機能検証用パターンを使用す
る場合は、この制約を満たすように修正する必要があ
り、特に大規模な論理回路に於いては多大な時間と労力
を要するという問題がある。特に、最近は、大規模な論
理回路においては、スキャン設計等のテスト容易化設計
手法を採用してテストパターンの自動生成を行うこと
は、検出率の高いテストを行う（製品の品質を保証す
る）ためには必須となってきている。スキャン設計と
は、広く、一般的に使われている論理回路のためのテス
ト容易化設計である。論理回路内のレジスタ（Ｆｌｉｐ
−Ｆｌｏｐ）すべてをスキャンレジスタとしてスキャン
チェーンで接続し、これにより、回路内のレジスタに自
由に値を設定することができ、また、レジスタの値を読
みだすことができる。論理回路内はスキャンレジスタと
組み合わせ回路になるので、テストは組み合わせ回路単
位に行うことが可能となる。しかし、スキャン設計等の
テスト容易化設計手法を採用した回路に対するテストパ
ターン生成ツールでは、双方向バスに関してコンフリク
トが発生しないように考慮してテストパターン、テスト
シーケンスを生成させることは困難であり、そのため、
自動生成されたパターン上でコンフリクトの発生するパ
ターンをマスクする等の対応が必要になり、シミュレー
ション確認、人手での確認、パターン修正等の多大な時
間、労力が必要となる。また、図１２に示すように、双
方向バスをテスト時に入力モードに固定できるようにテ
ストモードピンを設ける等の対応方法を採用するやり方
もあるが、この方法ではそのための専用ピンが必要とな
り、ピンのオーバーヘッドが増える、双方向バスの出力
側のテストができなくなる等の問題がある。

【０００６】本発明は、上述のような問題を解決するた
めになされたもので、実デバイスのテスト時において、
デバイスの双方向バスのコンフリクトの発生による誤動
作を発生させずにテストを行うことができ、コンフリク
トによるデバイス劣化を発生させないでテストができる
論理回路とその制御方法を得ることを目的としている。
また、双方向バスの入力モードまたは入力モード／出力
モードの両方で対応することができるピン／回路／タイ
ミングの面からのオーバーヘッドを最小にした論理回路
とその制御（テストシーケンス）を実現することを目的
とする。

【０００７】

【課題を解決するための手段】この発明の論理回路は、
データを入出力する双方向バスと上記双方向バスを制御
する信号を出力するバス制御レジスタとを含む論理回路
において、上記双方向バスと上記バス制御レジスタとの
間に上記双方向バスのデータの入出力を制御する制御手
段を設けたことを特徴とする。

【０００８】上記制御手段は、任意の値を設定すること
が可能な制御用スキャンレジスタと、上記制御用スキャ
ンレジスタの出力信号と上記バス制御レジスタから出力
される上記双方向バスを制御する信号とを入力して両者
の論理和を上記双方向バスを制御する信号として出力す
る論理和回路とから成ることを特徴とする。

【０００９】上記制御手段は、それぞれ異なる信号を入
力する第１と第２の入力端子と上記第１と第２の入力端
子から入力される信号のいずれかを選択させるセレクタ
信号を入力するセレクタ信号入力端子と上記セレクタ信
号により選択された信号を出力する出力端子とを有する
選択手段であり、上記第１の入力端子に上記バス制御レ
ジスタから出力される上記双方向バスを制御する信号を
接続し、上記第２の入力端子に任意の値を入力すること
を特徴とすることを特徴とする。

【００１０】上記制御手段は、任意の値を設定可能なス
キャンレジスタと任意の値を入力可能な外部入力端子と
の少なくともいずれかを備え、上記選択手段は、上記第
２の入力端子に上記スキャンレジスタに設定される値と
上記外部入力端子から入力される値とのいずれかを入力
することを特徴とする。

【００１１】上記制御手段は、任意の値を設定可能なス
キャンレジスタと任意の値を入力可能な外部入力端子と
の少なくともいずれかを備え、上記選択手段は、上記セ
レクト信号入力端子に上記スキャンレジスタに設定され
る値と上記外部入力端子から入力される値とのいずれか
を入力することを特徴とする。

【００１２】上記論理回路は、さらに、上記バス制御レ
ジスタから出力される上記双方向バスを制御する信号を
引き出して、モニタ用のスキャンレジスタに入力するこ
とを特徴とする。

【００１３】この発明の論理回路の制御方法は、データ
を入出力する双方向バスと上記双方向バスを制御するバ
ス制御信号を出力するバス制御レジスタとを含む論理回
路の制御方法において、上記双方向バスと上記バス制御
レジスタとの間に設けられたバス制御部に上記バス制御
レジスタから出力される上記バス制御信号を入力する工
程と、上記バス制御部に任意の値を入力する工程と、入
力された上記バス制御信号と任意の値とにより上記双方
向バスを入力モードに設定するように制御するバス制御
工程とを有することを特徴とする。

【００１４】上記論理回路の制御方法は、さらに、上記
バス制御部に任意の値のセレクト信号を入力するセレク
ト信号入力工程を有し、上記バス制御工程は、上記セレ
クト信号入力工程により入力されたセレクト信号に従っ
て入力された上記バス制御信号と任意の値とのいずれか
をセレクトしてバス制御信号として出力することを特徴
とする。

【００１５】

【発明の実施の形態】

実施の形態１．以下、本発明の実施の形態を図に基づい
て説明する。図１は、この発明の実施の形態の論理回路
の構成を示すブロック図である。図２は、図１に示した
論理回路のタイミングチャートを示す図である。本回路
構成は、双方向バスを含む論理回路において、双方向バ
ッファの出力側バッファ２２の双方向コントロールピン
につながる双方向バスを制御する制御信号ライン２２ｌ
に、ＯＲゲート２０を挿入し、ＯＲゲート２０の片方の
入力は、システム側のＦＦ１９の出力である双方向の制
御信号を接続させる。ＯＲゲート２０のもう一方の入力
側には、入力空きの制御用スキャンレジスタ２１（ここ
ではスキャンフリップフロップ）を挿入し、その出力信
号を接続させる。入力空きの制御用スキャンレジスタと
は、システムで使用するデータ入力が空き（通常は０レ
ベルになる）という意味である。但し、スキャン動作用
の入出力はある。これにより、通常のシステム動作時
は、制御用スキャンレジスタは入力が空きのため、初期
セット後は常に‘０‘となり、ＯＲゲート２０の出力値
は常にシステム側のＦＦ１９の出力である双方向の制御
信号が選択されて、双方向バッファの出力側バッファ２
２がコントロールされる。２９〜３６は周期（各サイク
ル）を示している。一方、テスト時は、スキャン動作用
の入出力により制御用スキャンレジスタに‘１‘をスキ
ャンイン設定することで、任意のテスト周期に、ＯＲゲ
ート２０を介して、双方向バッファの出力側バッファ２
２をコントロールして、双方向バスＩＮＯＵＴ２４を入
力モードに設定することができる。図２のタイミングチ
ャートに示すように双方向バスは制御用レジスタである
ＦＦ１９から出力される制御信号で制御されるので、テ
スト時はＦＦ１９の値が’１’の時は制御用スキャンＦ
Ｆ２１にも‘１’が入るようにする。周期３４に示すよ
うにＣＬＫを入れてＦＦ２６にデータを取り込むときに
ＦＦ１９の値が変わっても制御用スキャンＦＦ２１に
‘１’が入ることにより、周期３４の間ＩＮＯＵＴ２４
を入力モードに設定することができ、コンフリクトが起
きないでテストができる。そのため、実デバイスのテス
ト時には、双方向バスのコンフリクトが発生しないよう
に、双方向バスＩＮＯＵＴ２４に入力がドライブされて
いる周期では、強制的に双方向バスを入力モードに設定
することが可能となる。また、双方向バスを入力モード
に設定を制御用スキャンレジスタで行うため、外部入力
端子を設ける必要がなくピンのオーバーヘッドを削減さ
せることが可能となる。制御用スキャンレジスタを用い
るので、スキャン動作で０、１を自由に設定できるの
で、システムの実動作とは独立に、双方向バスを入力モ
ードに制御することができる。

【００１６】以上のように、この実施の形態において
は、双方向バスを含む論理回路において、双方向バスを
制御する制御信号ラインに、制御用スキャンレジスタを
挿入し、制御用スキャンレジスタの出力信号と双方向バ
スを制御する制御信号とをＯＲすることにより、制御用
スキャンレジスタに任意の値‘０‘または‘１‘をスキ
ャンイン設定することができ、双方向バスを入力モード
に設定することができる論理回路について説明した。

【００１７】実施の形態２．以下、本発明の他の実施の
形態を図に基づいて説明する。図３は、この実施の形態
の論理回路の構成を示すブロック図である。この実施の
形態では双方向バスを制御する信号を選択する選択手段
として２−ｔｏ−１ ｓｅｌｌｅｃｔｏｒ（以降、ＭＵ
Ｘという）を用いる場合について説明する。本回路構成
は、双方向バスを含む論理回路において、双方向バッフ
ァの出力側バッファ４１の双方向コントロールピンにつ
ながる双方向バスを制御する制御信号ライン３９ｌに、
ＭＵＸ３９を挿入し、ＭＵＸ３９の片方の入力は、シス
テム側のＦＦ３８の出力である双方向の制御信号を接続
させる。ＭＵＸ３９のもう一方の入力側には、入力空き
の制御用スキャンレジスタ４０（ここではスキャンフリ
ップフロップ）を挿入し、その出力信号を接続させる。
ＭＵＸ３９のセレクト信号には、セレクタ外部入力端子
４８を設ける。これにより、通常のシステム動作時は、
セレクタ外部入力端子４８に‘０‘が設定されて、ＭＵ
Ｘ３９の出力値は常にシステム側のＦＦ３８の出力であ
る双方向の制御信号が選択されて、双方向バッファの出
力側バッファ４１がコントロールされる。一方、テスト
時は、ＭＵＸセレクト外部入力端子４８に‘１‘が設定
されて、ＭＵＸ３９の出力値は制御用スキャンレジスタ
４０の値が選択される、制御用スキャンレジスタ４０に
は任意に‘０‘または‘１‘をスキャンイン設定するこ
とができるので、双方向バスを入力モード、出力モード
に独立に制御することができ、双方向のコンフリクトが
発生しないように論理回路の実デバイスのテストを行う
ことが可能となる。

【００１８】図４は、この実施の形態の論理回路の他の
構成例を示すブロック図である。図４において、図３に
示した制御用スキャンレジスタ４０の代わりに制御用の
外部入力端子１４０に置き換えたもので、図３に示した
構成と同様の動作を行うことができる。

【００１９】また、図５は、この実施の形態の論理回路
の他の構成例を示すブロック図である。図５において、
図３に示したセレクタ外部入力端子４８の代わりにＭＵ
Ｘセレクト用スキャンレジスタ１４８に置き換えたもの
で、図３に示した構成と同様の動作を行うことができ
る。また、図６に示すように、図５の制御用スキャンレ
ジスタ４０の代わりに制御用の外部入力端子１４０に置
き換えてもよい。

【００２０】以上のように、この実施の形態において
は、双方向バスを含む論理回路において、双方向バスを
制御する制御信号ラインに、ＭＵＸ（２−ｔｏ−１ ｓ
ｅｌｌｅｃｔｏｒ）を挿入し、挿入されたＭＵＸの１つ
の入力側に双方向バスを制御する信号を接続、ＭＵＸの
他方の入力側に制御用スキャンレジスタを挿入し、ＭＵ
Ｘのセレクタ信号は外部入力端子より制御できるように
する。これにより、制御用スキャンレジスタに‘０‘ま
たは‘１‘をスキャンイン設定して、ＭＵＸのセレクタ
信号から制御用スキャンレジスタ側の値を選択すること
ができ、双方向バスを入力モードまたは出力モードに任
意に設定することができる論理回路について説明した。

【００２１】また、双方向バスを含む論理回路に於い
て、双方向バスを制御する制御信号ラインに、ＭＵＸ
（２−ｔｏ−１ ｓｅｌｌｅｃｔｏｒ）を挿入し、挿入
されたＭＵＸの１つの入力側に双方向バスを制御する信
号を接続、ＭＵＸの他方の入力側に外部入力端子からの
信号を接続し、ＭＵＸのセレクタ信号は外部入力端子よ
り制御できるようにする。これにより、ＭＵＸの片方の
入力側に接続されている外部入力端子に‘０‘または
‘１‘を設定して、ＭＵＸのセレクタ信号からこの外部
入力端子に設定した値を選択することができ、双方向バ
スを入力モードまたは出力モードに任意に設定すること
ができる論理回路について説明した。

【００２２】また、双方向バスを含む論理回路におい
て、双方向バスを制御する制御信号ラインに、ＭＵＸ
（２−ｔｏ−１ ｓｅｌｌｅｃｔｏｒ）を挿入し、挿入
されたＭＵＸの１つの入力側に双方向バスを制御する信
号を接続、ＭＵＸの他方の入力側に制御用スキャンレジ
スタを挿入し、ＭＵＸのセレクタ信号には、ＭＵＸセレ
クト用スキャンレジスタを挿入し制御できるようにす
る。これにより、制御用スキャンレジスタに‘０‘また
は‘１‘をスキャンイン設定して、ＭＵＸセレクト用ス
キャンレジスタに‘０‘または‘１‘をスキャンイン設
定して制御用スキャンレジスタ側の値を選択することが
でき、双方向バスを入力モードまたは出力モードに任意
に設定することができる論理回路について説明した。

【００２３】実施の形態３．次に、論理回路の制御方法
について、図７に基づいて説明する。この実施の形態の
論理回路の制御方法は、前述した論理回路の構成を有す
る双方向バスを含む論理回路構成において、双方向バス
を制御する制御信号によって双方向バスが出力モードか
ら入力モードに切り替わる切り替え周期、及び双方向バ
スを制御する制御信号によって双方向バスが入力モード
状態になっている周期では、制御用スキャンレジスタ内
に常に‘１‘を設定することにより、双方向バスを制御
する制御信号によって双方向バスが出力モードから入力
モードに切り替わる切り替え周期、及び双方向バスを制
御する制御信号によって双方向バスが入力モード状態に
なっている周期内は、常に入力モードに設定することが
でき、双方向バスのコンフリクトが全く発生しないよう
にテストを行うことができるようなテストシーケンス、
双方向バスの制御方法である。前述した図２の周期３４
では、双方向バスが入力から出力へ変わるが、この時、
実際のデバイスのテスト時は、この周期の間、入力がド
ライブされてしまうため、このコンフリクトが発生しな
いように図１の制御用スキャンレジスタ２１で、双方向
バスを入力モードに強制的に設定する。また、この制御
方法、テストシーケンスは図１の制御用スキャンレジス
タ２１が制御用外部入力端子の場合でも適用可能であ
る。図７は、既にある機能／論理検証パターン、テスト
容易化設計を採用してテストパターン自動生成で自動生
成されたパターンを上述の制御方法、テストシーケンス
に自動編集するフローを示したものである。入力モード
周期の検索（Ｓ１０）では、双方向バスが、入力モード
になっている周期を検索する。検索方法は、シミュレー
ション結果より、双方向バスの制御信号の値をチェック
し、入力モードを制御する値になっている周期をリスト
アップする。次に、入力モード→出力モードへの切り替
え周期検索（Ｓ２０）では、Ｓ１０と同様にして、入力
モード→出力モードに変化する周期をリストアップす
る。次に、検索された周期を入力モードに設定（Ｓ３
０）では、検索された周期は、制御用スキャンレジスタ
で強制的に入力モードになるように制御するようシーケ
ンスを組む（シミュレーション結果に組み込む）。これ
により、テストパターンの各周期の初めで入力モードに
なっている場合は、その周期に関してはコンフリクトが
発生しないように双方向バスが入力モードに設定され
る。

【００２４】次に、双方バスを入力モード、出力モード
にそれぞれ制御する場合について、図８に基づいて説明
する。図３〜図６に示した双方向バスを含む論理回路構
成において、双方向バスを任意に入力モード、出力モー
ドに独立に制御することにより、双方向のコンフリクト
を全く発生させないで、それぞれの２つのモードでテス
トを行う制御方法、テストシーケンスである。図８は、
入力モード、出力モードでそれぞれ独立にテストを行う
ための制御、テストシーケンスの生成フローを示したも
のである。まず、入力モードに設定（Ｓ５１）してから
その設定条件でパターン生成を行う（Ｓ５３）。次に出
力モードに設定（Ｓ５５）してからその条件のもとで、
テストパターン生成（Ｓ５７）を行う。これにより、双
方向バスはテストパターン生成では、必ず、入力また
は、出力に固定されているため、コンフリクトが発生し
ない。

【００２５】以上のように、この実施の形態において
は、双方向バスを含む論理回路構成において、双方向バ
スを制御する制御信号によって双方向バスが出力モード
から入力モードに切り替わる切り替え周期、及び双方向
バスを制御する制御信号によって双方向バスが入力モー
ド状態になっている周期では、制御用スキャンレジスタ
内に常に‘１‘を設定することにより、双方向バスを制
御する制御信号によって双方向バスが出力モードから入
力モードに切り替わる切り替え周期、及び双方向バスを
制御する制御信号によって双方向バスが入力モード状態
になっている周期内は、常に入力モードに設定すること
ができ、双方向バスのコンフリクトが全く発生しないよ
うにテストを行うことができるようなテストシーケン
ス、双方向バスの制御方法である。また、もうひとつの
制御方法としては、制御用スキャンレジスタに‘１‘を
スキャンイン設定することにより、双方向バスを常に入
力モードにしてテストを行う制御方法について説明し
た。

【００２６】また、双方向バスを含む論理回路構成にお
いて、双方向バスを制御する制御信号ラインに挿入され
たＭＵＸ（２−ｔｏ−１ ｓｅｌｌｅｃｔｏｒ）と外部
端子またはＭＵＸセレクト用スキャンレジスタより制御
できるＭＵＸのセレクタ信号、及びＭＵＸの片方の入力
側の制御用スキャンレジスタまたはＭＵＸの片方の入力
に接続される外部入力端子を使うことにより、双方向バ
スを入力モード時、出力モード時のそれぞれに設定させ
て、２つのモード（入力モード、出力モード）で独立
に、双方向バスのコンフリクトが全く発生しないように
テストを行うことができるテストシーケンス、双方向バ
スの制御方法について説明した。

【００２７】実施の形態４．次に、この発明の他の実施
の形態を図９に基づいて説明する。図９に示す論理回路
の構成は、双方向バスを含む論理回路構成において、双
方向を入力モード、出力モードに独立に制御用スキャン
レジスタまたは制御用外部入力端子から制御するため
に、例えば、図９において、システム側の双方向バスの
制御を行うＦＦ５０からシステム回路（組み合わせ回
路）６１、ＭＵＸ５１の入力までの回路がテストできな
くなる。そのため、図９のように、システム側の双方向
バスの制御を行うＦＦ５０からシステム回路（組み合わ
せ回路）６１、ＭＵＸ５１の入力までの回路をテスト時
にモニタできるように、モニタ用レジスタ（図中モニタ
用スキャンＦＦ６２）を設けることにより、テストでカ
バーすることが可能となる。

【００２８】以上のようにこの実施の形態では、挿入さ
れたＭＵＸの片方の入力側となるシステムの双方向バス
を制御する信号を引き出して、モニタ用スキャンレジス
タを設けることにより、双方向バスを制御する信号の信
号値を常にモニタすることができる論理回路について説
明した。

【００２９】

【発明の効果】本発明により、双方向バスを含む論理回
路において、デバイスの双方向バスのコンフリクトの発
生による誤動作を発生させずにテストを行うことがで
き、コンフリクトによるデバイス劣化を発生させないで
テストができる。

【００３０】本発明によれば、双方向バスを含む論理回
路において、双方向バスを制御する制御信号ラインに挿
入された制御用スキャンレジスタに、‘１‘をスキャン
イン設定することにより、双方向バスを入力モードに設
定することができる。

【００３１】本発明によれば、双方向バスを含む論理回
路において、双方向バスを制御する制御信号ラインに挿
入された選択手段により双方向バスを、任意に入力モー
ドまたは出力モードに設定することができる。

【００３２】本発明によれば、双方向バスを含む論理回
路において、双方向バスを制御する制御信号ラインに挿
入された選択手段にスキャンレジスタまたは外部入力端
子により任意の値を入力することにより、双方向バス
を、任意に入力モードまたは出力モードに設定すること
ができる。

【００３３】本発明によれば、双方向バスを含む論理回
路において、双方向バスを制御する制御信号ラインに挿
入された選択手段をスキャンレジスタまたは、外部入力
端子から任意の値をセレクト信号として入力して、制御
することにより、双方向バスを、任意に入力モードまた
は出力モードに任意に設定することができる。

【００３４】本発明によれば、双方向バスを含む論理回
路構成において、挿入されたＭＵＸの片方の入力側とな
るシステムの双方向バスを制御する信号を引き出して、
モニタ用スキャンレジスタを設けることにより、双方向
バスを制御する信号の信号値を常にモニタすることがで
きる。

【００３５】本発明によれば双方向バスを含む論理回路
において、双方向バスを制御する制御信号によって双方
向バスが出力モードから入力モードに切り替わる切り替
え周期、及び双方向バスを制御する制御信号によって双
方向バスが入力モード状態になっている周期では、制御
用スキャンレジスタ内に常に‘１‘を設定することによ
り、双方向バスを制御する制御信号によって双方向バス
が出力モードから入力モードに切り替わる切り替え周
期、及び双方向バスを制御する制御信号によって双方向
バスが入力モード状態になっている周期内は、常に入力
モードに設定することができ、双方向バスのコンフリク
トが全く発生しないようにテストを行うことができる。
これにより、双方向バスの制御を考慮していないシミュ
レーションパターンを使ってテストを行う場合、コンフ
リクトが発生しないテストが可能となる。また、もうひ
とつの制御方法としては、制御用スキャンレジスタに
‘１‘をスキャンイン設定することにより、双方向バス
を常に入力モードにしてテストを行うことができる。

【００３６】本発明によれば、双方向バスを含む論理回
路において、双方向バスを制御するバス制御工程におい
て、セレクト信号入力行程で入力された任意の値に従っ
てバス制御信号を切り換えることができ、双方向バスを
入力モード時、出力モード時のそれぞれを独立に設定さ
せて、２つのモード（入力モード、出力モード）で独立
に双方向バスのコンフリクトが全く発生しないようにテ
ストを行うことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の論理回路構成を示
す図である。

【図２】 この発明の実施の形態１の制御のタイミング
チャートを示す図である。

【図３】 この発明の実施の形態２の論理回路構成を示
す図である。

【図４】 この発明の実施の形態２の論理回路構成を示
す図である。

【図５】 この発明の実施の形態２の論理回路構成を示
す図である。

【図６】 この発明の実施の形態２の論理回路構成を示
す図である。

【図７】 この発明の制御方法の生成フローを示す図で
ある。

【図８】 この発明の制御方法の生成フローを示す図で
ある。

【図９】 この発明の実施の形態４の論理回路構成を示
す図である。

【図１０】 従来の論理回路の説明図である。

【図１１】 従来の論理回路のタイミングチャートの説
明図である。

【図１２】 従来の論理回路の説明図である。

【符号の説明】

１８ システム回路、１９ システム動作で双方向の入
出力を制御するＦＦ、２０ ＯＲゲート、２１ 制御用
スキャンレジスタ、２２ 双方向バッファの出力側バッ
ファ（入出力制御付き）、２３ システム回路、２４
双方向バスの外部入出力端子、２５ 双方向のバッファ
の入力側バッファ、２６ ＦＦ、２７システム回路、２
８ システムクロック、２９〜３６ 周期（各サイク
ル）、３７システム回路、３８ システム動作で双方向
の入出力を制御するＦＦ、３９ＭＵＸ、４０ 制御用ス
キャンレジスタ、４１ 双方向バッファの出力側バッフ
ァ（入出力制御付き）、４２ システム回路、４３ 双
方向バスの外部入出力端子、４４ 双方向のバッファの
入力側バッファ、４５ ＦＦ、４６ システム回路、４
７ システムクロック、４８ ＭＵＸのセレクタ用の外
部入力端子、４９システム回路、５０ システム動作で
双方向の入出力を制御するＦＦ、５１ＯＲゲート、５２
制御用スキャンレジスタ、５３ 双方向バッファの出
力側バッファ（入出力制御付き）、５４ システム回
路、５５ 双方向バスの外部入出力端子、５６ 双方向
のバッファの入力側バッファ、５７ ＦＦ、５８ シス
テム回路、５９ システムクロック、６０ ＭＵＸのセ
レクタ用の外部入力端子、６１ システム回路（組み合
わせ回路）、６２ モニタ用スキャンＦＦ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平５−120201（ＪＰ，Ａ) 特開 昭58−24943（ＪＰ，Ａ) 特開 昭60−181939（ＪＰ，Ａ) 特開 平５−240917（ＪＰ，Ａ) 特開 昭59−30152（ＪＰ，Ａ) 特開 平５−81368（ＪＰ，Ａ) 特開 昭64−13479（ＪＰ，Ａ) 特開 平６−45909（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 G06F 3/00 G06F 13/00 G06F 13/20 - 13/378 H03K 19/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 データを入出力する双方向バスと上記双
   方向バスを制御する信号を出力するバス制御レジスタと
   を含む論理回路において、 上記双方向バスと上記バス制御レジスタとの間に上記双
   方向バスのデータの入出力を制御する制御手段を設け、 上記制御手段は、任意の値を設定することが可能な制御
   用スキャンレジスタと、上記制御用スキャンレジスタの
   出力信号と上記バス制御レジスタから出力される上記双
   方向バスを制御する信号とを入力して両者の論理和を上
   記双方向バスを制御する信号として出力する論理和回路
   とから成る ことを特徴とする論理回路。
2. 【請求項２】 データを入出力する双方向バスと上記双
   方向バスを制御する信号を出力するバス制御レジスタと
   を含む論理回路において、 上記双方向バスと上記バス制御レジスタとの間に上記双
   方向バスのデータの入出力を制御する制御手段を設け、 上記制御手段は、それぞれ異なる信号を入力する第１と
   第２の入力端子と上記第１と第２の入力端子から入力さ
   れる信号のいずれかを選択させるセレクタ信号を入力す
   るセレクタ信号入力端子と上記セレクタ信号により選択
   された信号を出力する出力端子とを有する選択手段であ
   り、上記第１の入力端子に上記バス制御レジスタから出
   力される上記双方向バスを制御する信号を接続し、上記
   第２の入力端子に任意の値を入力することを特徴とする
   論理回路。
3. 【請求項３】 上記制御手段は、任意の値を設定可能な
   スキャンレジスタと任意の値を入力可能な外部入力端子
   との少なくともいずれかを備え、 上記選択手段は、上記第２の入力端子に上記スキャンレ
   ジスタに設定される値と上記外部入力端子から入力され
   る値とのいずれかを入力することを特徴とする請求項２
   に記載の論理回路。
4. 【請求項４】 上記制御手段は、任意の値を設定可能な
   スキャンレジスタと任意の値を入力可能な外部入力端子
   との少なくともいずれかを備え、 上記選択手段は、上記セレクト信号入力端子に上記スキ
   ャンレジスタに設定される値と上記外部入力端子から入
   力される値とのいずれかを入力することを特徴とする請
   求項２、３いずれかに記載の論理回路。
5. 【請求項５】 上記論理回路は、さらに、上記バス制御
   レジスタから出力される上記双方向バスを制御する信号
   を引き出して、モニタ用のスキャンレジスタに入力する
   ことを特徴とする請求項２から４いずれかに記載の論理
   回路。
6. 【請求項６】 データを入出力する双方向バスと上記双
   方向バスを制御するバス制御信号を出力するバス制御レ
   ジスタとを含む論理回路の制御方法において、 上記双方向バスと上記バス制御レジスタとの間に設けら
   れたバス制御部に上記バス制御レジスタから出力される
   上記バス制御信号を入力する工程と、 上記バス制御部に任意の値を入力する工程と、 入力された上記バス制御信号と任意の値とにより上記双
   方向バスを入力モードに設定するように制御するバス制
   御工程と、 上記バス制御部に任意の値のセレクト信号を入力するセ
   レクト信号入力工程を有し、 上記バス制御工程は、上記セレクト信号入力工程により
   入力されたセレクト信号に従って入力された上記バス制
   御信号と任意の値とのいずれかをセレクトしてバス制御
   信号として出力することを特徴とする論理回路の制御方
   法。