JP3116832B2 - Ｌｓｉ検査方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（「ＬＳＩ」という）のテスト方式に関し、特に、双方
向バッファの検査方式に関するものである。

【０００２】

【従来の技術】近時の半導体プロセスの微細化技術等の
進展に伴い、ＬＳＩの更なる高集積化・高機能化が進
み、これに伴い電子装置の小型化／高機能化が図られて
いる。

【０００３】そして、ＬＳＩの内部論理に比べると、そ
のピン数は実装上の制限があるため、ピン数を増加する
ことはできない。

【０００４】ＬＳＩの製造工程においては、不良品を選
別するために、テスト工程において、ＬＳＩテスタ等を
用いて、被試験デバイスであるＬＳＩへテストパターン
を各ピンから入力し、ＬＳＩの応答出力が正しいか否か
を期待値と比較して検査する。

【０００５】このテストパターンで内部の不良を検出す
ることができる割合を検出率というが、ＬＳＩの高集積
化・高機能化に伴い、ＬＳＩの内部論理に比べてピン数
が相対的に少なくなりつつあるので、検出率を上げるた
めには、テストパターンも複雑化する傾向にある。

【０００６】ＬＳＩのテストにおいて、例えば機能試験
（ファンクショナルテスト）においては、入力ピンに与
えるパターンをいろいろ変化させて内部論理を動作さ
せ、その結果を出力ピンから観測するが、入力パターン
に制限があると内部論理を満足に動作させることができ
ないため、不良の検出率の低下を招くことになる。この
ため、入力パターンに制限があるのは好ましくない。

【０００７】ところで、現在のＬＳＩテスト方式では、
双方向のテストにおいて非常に大きな制限が存在してい
る。これを図面を参照して以下に説明する。

【０００８】図５は、従来のＬＳＩの双方向バッファ部
分を拡大して示したものである。図５を参照して、ＬＳ
Ｉ３０１は、双方向ピン（入出力端子）３０２と、クロ
ックピン３０３と、を外部端子として備えたＬＳＩであ
り、双方向ピン３０２には、出力バッファ３０４の出力
と、入力バッファ３０５の入力と、が接続されており、
出力バッファ３０４が出力する時は出力モード、出力バ
ッファ３０４が出力しない時は入力モードとなる。

【０００９】出力バッファ３０４が出力するかしないか
は、出力の許可／不許可を制御する制御信号をラッチ出
力する出力イネーブル制御用のフリップフロップ（「出
力イネーブルＦＦ」という）３０６の出力状態によって
決定される。この出力イネーブルＦＦ３０６は、クロッ
クピン３０３から入力されるクロック信号に同期して内
部論理からの出力をラッチ出力し、出力バッファ３０４
の制御端子に供給される。すなわち、出力イネーブルＦ
Ｆ３０６の出力がアクティブの時、出力バッファ３０４
は内部論理出力を双方向ピン３０２に出力し、出力イネ
ーブルＦＦ３０６の出力がインアクティブの時出力バッ
ファ３０２の出力はハイインピーダンス状態とされる。

【００１０】入力バッファ３０５の出力は、入力フリッ
プフロップ（「入力ＦＦ」という）３０７に入力され、
この入力ＦＦ３０７もクロックピン３０３から入力され
るクロック信号に同期して入力バッファ３０５の出力を
取り込む。

【００１１】図６は、図５に示した双方向バッファのテ
スト時の動作を説明するためのタイミング図である。図
６を参照して、図５に示した回路のテスト時の動作につ
いて以下に説明する。図６において、Ｔ〜Ｔ＋４はテス
トサイクル（「テストピリオド」ともいう）を示し、基
本的に、各テストサイクル毎にテスタからのテストパタ
ーンの印加及び期待値パターンとの比較が行われる。

【００１２】テストサイクル（テストパターン）は、ク
ロックピン３０３も双方向ピン３０２も区別がないの
で、ほぼ同時に変化することになる。このため、テスト
サイクル（テストパターン）Ｔから次のテストサイクル
Ｔ＋１になる時に、同時に変化する。

【００１３】テストサイクルＴにおいては、双方向ピン
３０２は、入力モードであるので、テスタから、すなわ
ち双方向ピン３０２の入力として、確定値Ａが入力され
ている。

【００１４】次のテストサイクルＴ＋１においては、双
方向ピン３０２は出力モードとなるので、テスタからの
入力はなくなってしまう。

【００１５】かわりに、出力バッファ３０４が双方向ピ
ン３０２をドライブするが、実際に出力バッファ３０４
が出力モードに切り替わるまでには、少し時間がかか
る。というのも、クロックピン３０３の立上りと同時に
クロック信号が伝搬して出力イネーブルＦＦ３０６に到
達し、出力イネーブルＦＦ３０６が変化するまで、ある
程度の時間（Ｄ１）が必要であり、また出力イネーブル
ＦＦ３０６の変化が伝搬して出力バッファ３０４に到達
して出力モードに切り替わるまでにも、時間（Ｄ２）が
必要とされることによる。

【００１６】すなわち、出力モードのサイクルにおい
て、双方向ピン２０３が、テスタのピンエレクトロニク
スカードのドライバ側から駆動されなくなり、出力バッ
ファ３０４がドライブされるようになるまでに、Ｄ１＋
Ｄ２の時間を要する。この時間の間、入力バッファ３０
５の入力は不定値となる。

【００１７】入力ＦＦ３０７は、クロックピン３０３か
ら入力されるクロック信号で入力バッファ３０５の出力
を取り込むが、通常、入力バッファ３０５の遅延時間
は、クロック伝搬時間に比べて短いため、クロック信号
が入力ＦＦ３０７に到達するころには、入力バッファ３
０５の出力値は不定値が出力されているので、入力ＦＦ
３０７には不定値が取り込まれてしまう（図６の参
照）。

【００１８】さて、以上は、双方向ピン３０２が入力モ
ードから出力モードに切り替わる場合であるが、逆の場
合、すなわち双方向ピン３０２が出力モードから入力モ
ードにかわる場合を説明する。

【００１９】テストサイクルＴ＋２においては、双方向
ピン３０２は出力モードであるので、出力バッファ３０
４から確定値Ｂが出力されている。これがテストサイク
ルＴ＋３においては入力モードとなるので、テスタから
確定値Ｃが入力されることになる。

【００２０】理想としては、出力バッファ３０４が即座
にハイインピーダンス（ＨｉＺ）になるべきだが、これ
も少し時間（Ｄ１′＋Ｄ２′）がかかる。

【００２１】このため、テスタが確定値Ｃを双方向ピン
３０２に入力してから、出力バッファ３０４がハイイン
ピーダンス状態になるまでの時間（Ｄ１′＋Ｄ２′）、
テスタと出力バッファ３０４とが同時にドライブするこ
とになり、入力バッファ３０５の入力値は不定になって
しまう（図６の参照）。

【００２２】また、最悪の場合、出力バッファ３０５と
テスタのドライバピンとの間に非常に大きい電流が流
れ、出力バッファ３０５が破壊されるという事態にもな
りうる。

【００２３】従って、入力モード→出力モードへの切替
え時と同様に、入力バッファ３０５の出力値は不定値が
出力されているので、入力ＦＦ３０７には不定値が入っ
てしまう。

【００２４】この現象を防ぐために、以下のような対策
が施される。

【００２５】入力モードから出力モードに切り替わる場
合には、出力モード時に出力されると想定される値（論
理値）を、テスタから入力モード時と出力モードの最初
のパターンだけドライブする。すなわち、出力モードに
切り替わる最初のパターンは出力バッファからもテスタ
からも同じ値がドライブされるということになる。

【００２６】一方、出力モードから入力モードに切り替
わる場合には、テスタからの入力と出力バッファの出力
とを同じ論理値にするために、出力バッファの出力と同
じ値を入力モードに切り替わった最初パターンはテスタ
から入力することになる。

【００２７】上記した方法により、不定値が入力ＦＦ３
０７に取り込まれることは防ぐことができるが、入力／
出力モードが切り替わる時に、テストパターンに制限が
課せられることになり、検出率向上が困難になってしま
う。

【００２８】

【発明が解決しようとする課題】以上説明したように、
上記従来技術においては、ＬＳＩの双方向ピンのテスト
において、双方向ピンの入力／出力モードが切り替わる
時には、テストパターンに制限が生じるために、検出率
の向上の実現を阻止することになる、という問題点を有
している

【００２９】その理由は、上記したように、双方向ピン
のモード切替え時に、入力する値と出力される値が異な
ると、その入力値として不定値が入ってしまったり、Ｌ
ＳＩを破壊することになり、このため双方向ピンの入力
／出力モードが切り替わる時にテスタからの入力とバッ
ファからの出力とを同じ論理値にするようなテストパタ
ーンを用意するという制限を設けている、ことによる。

【００３０】そして、装置の生産性や信頼性を向上させ
るためには、不良ＬＳＩを装置に組み込むことを未然に
回避することが必要である。

【００３１】本発明は、上記事情に鑑みてなされたもの
であって、その目的は、双方向バッファのテストパター
ンに制限を設けることを不要とし、ＬＳＩの不良検出の
検出率を高めるＬＳＩ検査方式を提供することにある。

【００３２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＬＳＩ検査方式は、双方向端子をもつＬＳ
Ｉにおいて、双方向回路の入力回路部分に、外部検査端
子の指示により入力信号の保持を行うラッチ手段を挿入
し、前記ラッチ手段の出力は前記ＬＳＩ内部の記憶手段
に供給され、通常動作時には、前記外部検査端子からの
指示により、前記ラッチ手段は前記双方向端子の値を前
記入力回路から常時取り込み、前記ＬＳＩ検査の際に
は、前記外部検査端子からの指示により、前記双方向端
子の入力と出力の切替え時において、前記ラッチ手段が
切替え前の前記入力回路の値を保持出力し、前記双方向
端子の入力と出力の切替え時に不定値が前記ＬＳＩ内部
の記憶手段に伝搬しないようにしたことを特徴とする。

【００３３】さらに、本発明のＬＳＩ検査方式は、双方
向端子をもつＬＳＩにおいて、双方向回路の入力回路部
分に、前記入力回路の出力を入力とする遅延手段と、外
部検査端子の指示により前記入力回路の出力と前記遅延
手段の出力とを切替える選択手段と、を備え、前記選択
手段の出力は前記ＬＳＩ内部の記憶手段に供給され、前
記ＬＳＩの検査の際に、前記外部検査端子の指示により
前記選択手段が前記遅延手段の出力を選択し、前記双方
向端子の入力と出力の切替え時の不定値の伝搬を遅らせ
て前記ＬＳＩ内部の記憶手段に不定値が取り込まれない
ようにしたことを特徴とする。

【００３４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３５】

【実施の形態１】図１は、本発明の第１の実施の形態の
構成を示す図である。図１を参照すると、ＬＳＩ１０１
は、外部端子として、クロック信号を入力する同期信号
端子（図１ではクロックピン）１０２と、双方向端子
（図１では双方向ピン）１０３と、テスト用端子（図１
ではテスト用ピン）１０４と、を備えている。

【００３６】双方向端子１０３には、ＬＳＩ１０１内の
出力回路１０５の出力端子と、入力回路１０６の入力端
子が接続されている。

【００３７】記憶手段（図１ではラッチ回路）１０７
は、テスト用端子１０４の値により入力回路１０６の出
力値を取り込むか、保持するかを選択する。記憶手段１
０７の出力は、記憶手段（図１では入力フリップフロッ
プ）１０８に入力される。

【００３８】同期信号端子１０２から入力された同期信
号は、記憶手段１０８、及び出力回路１０５の出力イネ
ーブル制御信号を出力する記憶手段（図１では出力イネ
ーブルフリップフロップ）１０９に対して、それぞれの
記憶手段に入力されている値を取り込むように指示す
る。すなわち、記憶手段１０８は記憶手段１０７の値、
記憶手段１０９はＬＳＩ１０１の内部論理から来る信号
を取り込むように指示される。

【００３９】記憶手段１０９の出力は、出力回路１０５
の出力を制御しており、その値によって、出力回路１０
５から情報を出力する／しない、を切替える。

【００４０】上記した本発明の第１の実施の形態の実施
例として、テスト時の具体的な動作を、図１及び図３の
タイミング図を参照して以下に説明する。図３は、本発
明の実施例のテスト時の動作を説明するためのタイミン
グ図である。

【００４１】なお、図１を参照すると、この実施例にお
いては、上記実施の形態における、同期信号端子はクロ
ックピン、双方端子は双方向ピン、テスト用端子はテス
ト用ピンからなり、出力回路１０５は出力バッファ、入
力回路１０６は入力バッファ、記憶手段１０６はラッチ
回路、記憶手段１０８は入力フリップフロップ（入力Ｆ
Ｆ）、記憶手段１０９は出力イネーブルフリップフロッ
プ（出力イネーブルＦＦ）から構成されている。この実
施例は、図５に示した従来の構成に、テスト用ピン１０
４を設け、さらに入力バッファの後段に、ラッチ回路１
０７を付加した構成とされている。

【００４２】図３を参照すると、テストサイクル（テス
トパターン）Ｔにおいては、テスト用ピン１０４がアク
ティブ状態（図３ではＨｉｇｈレベル）に設定され、ラ
ッチ回路１０７に対して入力バッファ１０６を通して双
方向ピン１０３入力の値（＝Ａ）を取り込むように指示
されている。

【００４３】これがテストサイクルＴ＋１になると、テ
スト用ピン１０４はインアクティブ（図３ではＬｏｗレ
ベル）とされ、ラッチ回路１０７に対して双方向ピン１
０３の値を取り込まずに、現在の値（＝Ａ）を保持する
ように指示を行う。

【００４４】次のテストサイクルＴ＋２では、クロック
ピン１０２や双方向ピン１０３の入力を変化させるが、
テスト用ピン１０４の値は変化させない。すなわち、こ
の場合、テスト用ピン１０４をクロックピン１０２や双
方向ピン１０３と同時に変化させないようなテストパタ
ーンを作成する必要がある。

【００４５】さて、テストサイクルＴ＋２においては、
クロックピン１０２の変化によって出力イネーブルＦＦ
１０９の内容が、クロックピン１０２入力の遷移（立ち
上がり）から少しの時間（＝Ｄ１）をおいて変化する。

【００４６】さらに、出力イネーブルＦＦ１０９の変化
に従い、出力バッファ１０５がなにも出力しない状態
（Ｈｉｚ状態）から、ある値（＝Ｂ）を出力するように
なるのにも、更に時間（＝Ｄ２）がかかる。これは、ク
ロックピン１０２と同時に双方向ピン１０３の入力がな
くなってから、出力バッファ１０５によってある値を出
力するようになるまで、入力バッファ１０６の入力が不
定となることを意味する。

【００４７】しかし、この時点では、ラッチ回路１０７
は、テスト用ピン１０４によって、入力値を取り込まな
いように指示されているので、古い値（＝Ａ）を保持す
ることになる。このため、ラッチ回路１０７の出力は入
力ＦＦ１０８に入ることになるが、不定値は伝搬してい
ないので、入力ＦＦ１０８は確定値（＝Ａ）を取り込む
ことができる（図３の参照）。

【００４８】以上では、双方向ピン１０３が入力から出
力に切り替わる際のテストパターンの動作を説明した
が、次に双方向ピン１０３が出力から入力に切り替わる
時の動作について説明する。

【００４９】テストサイクルＴ＋４においては、テスト
用ピン１０４にＨｉｇｈレベルが印加され、これにより
ラッチ回路１０７に入力バッファ１０６を通して双方向
ピン１０３の値を取り込むように指示されている。この
ため、出力バッファ１０５の出力値（＝Ｂ）がラッチ回
路１０７に取り込まれている。

【００５０】次に、テストサイクルＴ＋５になると、テ
スト用ピン１０４にはＬｏｗレベルが印加され、ラッチ
回路１０７に対して、入力を取り込まず現在の値（＝
Ｂ）を保持するように指示される。すなわち、ラッチ回
路１０７は出力バッファ１０５の出力値を保持すること
になる。

【００５１】次のテストサイクルＴ＋６で、クロックピ
ン１０２と双方向ピン１０３が変化する。クロックピン
１０２の変化により、所定の遅延時間（＝Ｄ１′）後
に、出力イネーブルＦＦ１０９がＨｉｇｈレベルからＬ
ｏｗレベルに立ち下がり、出力イネーブルＦＦ１０９の
変化から所定の遅延時間（＝Ｄ２′）後、出力バッファ
１０５の出力はハイインピーダンス状態となる。

【００５２】双方向ピン１０３が変化してから出力バッ
ファ１０５が出力を停止するまでの時間、双方向ピン１
０３からの入力と、出力バッファ１０５の出力が競合す
るので、入力バッファ１０６を通した入力ＦＦ１０７の
入力端子は不定となってしまうことになる。

【００５３】しかし、本実施例では、この時間（Ｄ１′
＋Ｄ２′）、ラッチ回路１０７がその入力端子の値を取
り込まないように指示されているので、ラッチ回路１０
７は古い値（＝Ｂ）を保持し続け、入力ＦＦ１０８に入
力される値は確定値（＝Ｂ）であり（図３の参照）、
不定値が入力ＦＦ１０８に取り込まれることが防止でき
る。

【００５４】また、双方向ピン１０３への入力信号が変
化してから出力バッファ１０５が出力を停止すること
で、出力バッファ１０５が破壊されるのを防ぐには、双
方向ピン１０３の入力値変化を、テストサイクルＴ＋７
にずらせば良い。双方向ピン１０３への入力信号の変化
時点を、図３の破線のようにずらしても（図３の参
照）、ラッチ回路１０７の出力は変化しないので、不定
値も取り込まず、出力回路の破壊も免れることができ
る。

【００５５】なお、テスト時には、テスト用ピン１０４
を変化させて、不定値が取り込まれることを防止する
が、通常動作時には、テスト用ピン１０４のレベルを固
定する等、ラッチ回路１０７が常時入力バッファ１０６
を通して双方向ピン１０３の値を取り込むように指示し
ておくことで、通常動作を行うことができる。

【００５６】更に、ラッチ回路１０７が外部の信号を直
接入力できるならば、入力バッファ１０６を一体化させ
ることもできる。

【００５７】以上のことから、本実施例においては、入
力ＦＦ１０８に不定値が入らないようになるので、テス
トパターンを自由に設定でき、ＬＳＩの故障検出率を向
上させることができる。

【００５８】

【実施の形態２】図２は、本発明の第２の実施の形態の
構成を示した図である。

【００５９】ＬＳＩ２０１は、外部端子として、同期信
号端子２０２と双方向端子２０３、テスト用端子２０４
を備えている。

【００６０】双方向端子２０３には、ＬＳＩ２０１の出
力回路２０５の出力端子と入力回路２０６の入力端子が
接続されている。

【００６１】入力回路２０６の出力には、遅延回路２０
７が接続され、遅延回路２０７の出力と入力回路２０６
の出力とを入力としこれらを選択出力する選択手段２０
８を備え、選択手段２０８の選択は、テスト用ピン２０
４の値によって切替えることができる。選択手段２０８
の出力は、記憶手段２０９に入力される。

【００６２】同期信号端子２０２から入力された同期信
号は、記憶手段２０９、２１０に値を取り込むように指
示する。すなわち、記憶手段２０９は記憶手段２０８の
値、記憶手段２１０はＬＳＩ２０１の内部論理から来る
信号を取り込むように指示される。

【００６３】記憶手段２１０の出力は、出力回路２０５
の出力を制御しており、その値によって出力回路２０５
から情報を出力する／しないを切替える。

【００６４】なお、遅延回路２０７の遅延値は、同期信
号端子２０２の信号により記憶手段２０９が入力値を取
り込む場合、同期信号端子２０２と同時に変更となる双
方向端子２０３の変化が記憶手段２０９の入力値取り込
みに影響を与えないような遅延値である必要がある。

【００６５】上記した本発明の第２の実施の形態の実施
例として、テスト時の具体的な動作を、図２及び図４の
タイミング図を参照して以下に説明する。図４は、本発
明の実施例のテスト時の動作を説明するためのタイミン
グ図である。

【００６６】なお、図２を参照すると、この実施例にお
いては、上記第２の実施の形態における、同期信号端子
２０２はクロックピン、双方向端子２０３は双方向ピ
ン、テスト用端子２０４はテスト用ピンからなり、出力
回路２０５は出力バッファ、入力回路２０６は入力バッ
ファ、遅延回路２０７はディレイライン、選択手段２０
８はテスト用ピン２０４の入力値を選択制御信号とする
セレクタ、記憶手段２０９は入力フリップフロップ（入
力ＦＦ）、記憶手段２１０は出力イネーブルフリップフ
ロップ（出力イネーブルＦＦ）から構成されている。こ
の実施例は、図５に示した従来の構成に、テスト用ピン
２０４を設け、入力バッファの後段にディレイライン２
０７、及びセレクタ２０８が付加された構成とされてい
る。

【００６７】図４を参照して、テスト時は、テスト用ピ
ン２０４により、セレクタ２０８においてはディレイラ
イン２０７の出力を選択するように指定される。すなわ
ち、テスト時には、入力バッファ２０６の出力がディレ
イライン２０７とセレクタ２０８を通って入力ＦＦ２０
９に入力されることになる。

【００６８】さて、テストサイクルＴからＴ＋１に変化
すると、双方向ピン２０３の入力が停止される。同時に
クロックピン２０２からクロック信号が入力され（クロ
ック信号が立ち上がる）、これに従って、出力イネーブ
ルＦＦ２１０の出力が、少しの時間（＝Ｄ３）をおいて
変化する。さらに、出力イネーブルＦＦ２１０の変化に
従い、出力バッファ２０５がなにも出力しない状態（Ｈ
ｉｚ状態）から、ある値を出力するようになるのにも時
間（＝Ｄ４）がかかる。

【００６９】これは、クロックピン２０２と同時に双方
向ピン２０３の入力がなくなってから、出力バッファ２
０５によってある値（＝Ｂ）を出力するようになるま
で、入力バッファ２０６の入力が不定となることを意味
する。

【００７０】しかし、本実施例では、この不定値の伝搬
は、入力バッファ２０６、ディレイライン２０７、セレ
クタ２０８を通る間に、十分な遅延を持っているため
に、不定値が伝搬するころには、入力ＦＦ２０９の値の
取り込みが終了しているので（図４の参照）、この不
定値が入力ＦＦ２０９に取り込まれることはない。

【００７１】以上は、双方向ピンが入力から出力に切り
替わる際のテストパターンの動作を示していたが、次に
双方向ピンが出力から入力に切り替わる時の動作につい
て説明する。

【００７２】テストサイクルＴ＋３で、クロックピン２
０２と双方向ピン２０３が変化する。すると、クロック
ピン２０２の変化により所定の時間（＝Ｄ３′）後、出
力イネーブルＦＦ２１０の出力が変化し、この出力イネ
ーブルＦＦ２１０の変化から出力バッファ２０５が出力
しなくなる（ハイインピーダンス状態となる）まで少し
の時間（＝Ｄ４′）がかかる。すると、双方向ピン２０
３が変化してから出力バッファ２０５が出力を停止する
までの時間（＝Ｄ３′＋Ｄ４′）、双方向ピン２０３か
らの入力と出力バッファ２０５の出力が競合するので、
入力バッファ２０６の入力端子は不定となってしまう。

【００７３】しかし、この不定値の伝搬は、入力バッフ
ァ２０６、ディレイライン２０７、セレクタ２０８を通
る間に十分な遅延を持っているために、不定値が伝搬す
るころ（図４の）には、入力ＦＦ２０９の値の取り込
みが終了している（図４の参照）ので、この不定値が
入力ＦＦ２０９に取り込まれることはない。

【００７４】また、双方向ピン２０３への入力信号が変
化してから出力バッファ２０５が出力を停止すること
で、出力バッファ２０５が破壊されるのを防ぐには、双
方向ピン２０３の入力値変化のテストパターンを、テス
トサイクルＴ＋４にずらせば良い。図４の破線のように
ずらしても（図４の参照）、入力ＦＦ２０９に取り込
まれる値は影響を受けないので、不定値も取り込まず、
出力バッファ２０５の破壊も免れることができる。

【００７５】なお、テスト時は、テスト用ピン１０４に
より選択手段２０８にディレイライン２０７の出力を選
択するように指示させるが、通常動作時は選択手段２０
８に入力回路２０６の値を取り込むように指示しておく
ことで、入力遅延値を軽減し高速な動作を行うことがで
きるようになっている。

【００７６】以上のことから、不定値が入らないように
なるので、テストパターンの設計自由度を拡大し、ＬＳ
Ｉの故障検出率を向上させることができる。

【００７７】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、ＬＳＩの双方向ピンのテストにおいて、入
力／出力モードの切替え時でも、テストパターンに制限
がないので、ＬＳＩの故障検出率を向上することができ
るという効果を奏する。

【００７８】その理由は、入力バッファの後段にラッチ
を設け、ラッチの取り込みタイミングをクロック信号の
遷移時点とずらすことで、入力ＦＦの入力値に不定が入
らないようになり、自由なテストパターンを入力できる
ようにしたことによる。

【００７９】また、請求項２記載の発明によっても、同
様にして、ＬＳＩの双方向ピンのテストにおいて、入力
／出力モードの切替え時でも、テストパターンに制限が
ないので、ＬＳＩの故障検出率を向上することができる
という効果を奏する。

【００８０】その理由は、入力バッファの後ろにディレ
イラインを設け、テスト時はディレイラインの出力を選
択することで、入力ＦＦの取り込み時には双方向ピンの
変化が届かないようにすることで、不定値が取り込まれ
ることがなくなるため、自由なテストパターンを入力で
きるようになったからである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の別の実施例の構成を示す図である。

【図３】本発明の一実施例の動作を説明するためのタイ
ムチャートである。

【図４】本発明の別の実施例の動作を説明するためのタ
イムチャートである。

【図５】従来技術の構成を示す図である。

【図６】従来技術の動作を説明するためのタイムチャー
トである。

【符号の説明】

１０１、２０１、３０１ ＬＳＩ １０２、２０２、３０３ クロックピン １０３、２０３、３０２ 双方向ピン １０４、２０４ テスト用ピン １０５、２０５、３０４ 出力バッファ １０６、２０６、３０５ 入力バッファ １０７ ラッチ １０８、２０９、３０７ 入力ＦＦ １０９、２１０、３０６ 出力イネーブルＦＦ ２０７ ディレイライン ２０８ セレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04 H03K 19/00 H03K 19/0175

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】双方向端子をもつＬＳＩにおいて、双方向
   回路の入力回路部分に、外部検査端子の指示により入力
   信号の保持を行うラッチ手段を挿入し、前記ラッチ手段の出力は前記ＬＳＩ内部の記憶手段に供
   給され、 通常動作時には、前記外部検査端子からの指示により、
   前記ラッチ手段は前記双方向端子の値を前記入力回路か
   ら常時取り込み、 前記ＬＳＩ検査の際には、前記外部検査端子からの指示
   により、前記双方向端子の入力と出力の切替え時におい
   て、前記ラッチ手段が切替え前の前記入力回路の値を保
   持出力し、前記双方向端子の入力と出力の切替え時に不
   定値が前記ＬＳＩ内部の記憶手段に伝搬しないようにし
   たことを特徴とするＬＳＩ検査方式。
2. 【請求項２】双方向端子をもつＬＳＩにおいて、双方向
   回路の入力回路部分に、前記入力回路の出力を入力とす
   る遅延手段と、 外部検査端子の指示により前記入力回路の出力と前記遅
   延手段の出力とを切替える選択手段と、を備え、前記選択手段の出力は前記ＬＳＩ内部の記憶手段に供給
   され、 前記ＬＳＩの検査の際に、前記外部検査端子の指示によ
   り前記選択手段が前記遅延手段の出力を選択し、前記双
   方向端子の入力と出力の切替え時の不定値の伝搬を遅ら
   せて前記ＬＳＩ内部の記憶手段に不定値が取り込まれな
   いようにしたことを特徴とするＬＳＩ検査方式。