JP3695768B2 - テスト回路の検証方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、集積回路装置のテスト回路を検証するテスト回路の検証方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
従来のバウンダリスキャンセルの構成を図9に示す。このバウンダリスキャンセルはマルチプレクサ1,8と、Dタイプフリップフロップ6,7とを備えている。次にこのバウンダリスキャンセルの構成と動作を説明する。
【0003】
通常のモードで動作させる際には、テストモード信号を“0”に制御することによって、マルチプレクサ8を通して入力端子INから出力端子OUTにデータをそのまま出力することができる。集積回路チップの外部端子にこのようなバウンダリスキャンセルを置いた場合、なんら外部端子の状態に影響を与えないようにすることができる。また、他のバウンダリスキャンセルのデータを出力端子OUTに出力する際には、テストモード信号を“1”に制御することによって、マルチプレクサ8を通してDタイプフリップフロップ7から出力端子OUTにデータを入力端子INからのデータの代わりに印加することができる。さらに、入力端子INの状態を観測する際には、シフトモード信号を“0”に制御することによって、マルチプレクサ1を通して入力端子INからのデータをDタイプフリップフロップ6のD端子に加え、さらに、シフトクロック信号にクロックパルスを印加することによって、そのデータをDタイプフリップフロップ6に取り込むことができる。バウンダリスキャンセルへのデータ設定と観測については、マルチプレクサ1とDタイプフリップフロップ6で構成されるシフトレジスタ段を他のバウンダリスキャンセルとシフトレジスタ接続させることにより、シフトレジスタ動作で行うことができる。
【0004】
図9に示す従来のバウンダリスキャンセルは2個のマルチプレクサ1,8と、Dタイプのマスタースレーブフリップフロップ(ダブルラッチ)6,7から構成されている。そしてDタイプフリップフロップ6,7はCMOSのトランスファゲートとインバータで構成するとすれば、各々最低でも18個のトランジスタが必要であり、素子数が多いという問題があった。なお、Dタイプフリップフロップ7はアップデート用のフリップフロップであり、Dタイプシングルラッチに置換えることが可能であるがこのDタイプシングルラッチは最低でも10個のトランジスタが必要であり、なお素子数が多いという問題がある。
【0005】
次にテスト回路の従来の検証方法について説明する。
【0006】
大規模、複雑化する論理回路において、スキャンデザインと呼ばれる設計手法は、高い故障検出率を持つテストパターンを自動生成するために非常に効果的な手法である。図10はスキャンデザイン回路の構成図である。スキャンデザインは、順序回路を構成するフリップフロップの状態を外部端子から自由に設定したり観測したりするための回路(図10においてはフリップフロップ751 ,752 ,…75n を直列接続した回路)を付加し、通常の動作モードと、スキャン用フリップフロップをシフトレジスタとして動作させテストデータを設定したり読み出したりするモードをもち、スキャン用フリップフロップに設定されたテストデータおよび外部端子に設定されたテストデータにより組み合わせ回路を動作させ、その出力をスキャン用フリップフロップおよび外部端子で観測するようにした方式である。スキャンデザインされた論理回路のテスト回路の検証に対しては、従来種々の方式が考えられており、これらの検証方式は接続チェック、パストレースによってループのチェック、同期/非同期のチェック、スキャンパスが正常に接続されているかのチェックを行うものである。これらの検証方式は、スキャンデザインによりテスト容易化された論理回路が対象であって、従来は分割テストによりテスト容易化された論理回路に対するテスト回路の検証方法はなかった。
【0007】
このため、従来は人手により検証作業を行っており、検証に要する時間が非常に大きなものとなるとともに回路ミスを完全に防ぐことができないという問題があった。
【0008】
本発明は上記事情を考慮してなされたものであって、複数に分割された回路ブロック毎に動作試験を行うことが可能なテスト回路の検証を可及的に短時間で行うことができるテスト回路の検証方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
【0010】
また本発明によるテスト回路の検証方法は、
回路ブロック毎に分割してテストが行えるように前記回路ブロックを選択するデコーダ回路を含むテスト回路が付加された論理回路におけるテスト回路の検証方法であって、
前記回路ブロックの接続情報、前記回路ブロックの端子属性情報、および前記回路ブロックのテストモード設定情報を読み込んだ後、通常の動作と分割テストを行う動作とを切換えるためのテスト信号値および前記回路ブロックを選択するための信号値を前記デコーダ回路の外部端子に設定する第1のステップと、
前記設定された信号値を前記テスト回路内で論理値伝搬させる第2のステップと、
選択されたテスト対象の回路ブロックの、入力端子についてはバックワード、出力端子についてはフォワード、双方向端子についてはフォワードおよびバックワードでパストレースすることによって、前記論理回路の外部端子から前記選択されたテスト対象の回路ブロックの入力端子に対して入力信号値を制御することが可能であるか、また前記選択されたテスト対象の回路ブロックの出力端子に対して出力信号値を観測することが可能であるかを検証する第3のステップと、
を備えていることを特徴とする。
【0011】
【作用】
【0012】
また上述のように構成された本発明のテスト回路の検証方法によれば、第1のステップによってテスト信号値および回路ブロックを選択するための信号値がデコーダ回路の外部端子に設定され、この設定された信号値をテスト回路内で論理値伝搬した場合のパスの活性化の条件が第2のステップによって決定され、設定された信号値を論理値伝搬することにより回路ブロックの入力端子に対しては入力信号値を制御することが可能であるか、また出力端子に対しては出力信号値を観測することが可能であるかが第3のステップによって検証される。これにより、テスト回路のミスを容易に検出することが可能となり、設計期間の大幅な短縮を図ることができる。
【0013】
以上のように図1に示す参考例のバウンダリスキャンセルは、バウンダリスキャンセルに要求される機能を実現している。
【0014】
よく知られているようにDタイプシングルラッチは10個のトランジスタで構成することが可能であり、ダイナミック型ゲートをトランスファゲート1個すなわちトランジスタ2個で実現するとすれば、図1に示す参考例においては、シフト動作を行わせるのに合計12個のトランジスタで済むことになり、従来シフト動作を行わせるDタイプフリップフロップ6を実現するのに18個のトランジスタが必要であった場合に比べて素子数を削減することができる。
【0015】
なお、ダイナミック型ゲート3はトランスファゲートなどのようにダイナミックにデータを保持できれば良く、実現方法はトランスファゲートに限定されるものではない。
【0016】
また、上記参考例においては、アップデート用のフリップフロップとしてDタイプシングルラッチを使用したがDタイプのマスタースレーブフリップフロップを使用しても良い。
【0017】
次に本発明によるテスト回路の検証方法の一実施例を図2乃至図8を参照して説明する。この実施例の具体的な処理手順を図2のフローチャートに示す。
【0018】
図2において、11aは複数の回路ブロック間の接続関係を示す回路接続情報であり、11bはその各々の回路ブロックの端子の属性(入力端子、出力端子、双方向端子)を示す端子属性情報、11cは各々の回路ブロックを分割してテストするために必要なテストモード設定情報である。ここで、端子属性情報11bとテストモード設定情報11cについて、詳しく説明する。端子属性情報11bの例を図3(a)に示し、テストモード設定情報11cの例を図3(b)に示す。そして各情報は回路ブロックがA,B,Cの3つある場合について示している。図3(a)においては、各々の回路ブロック(回路ブロックA,B,C)毎に、端子の属性が、入力端子、出力端子または双方向端子であるかを、それぞれINPUT、OUTPUT、IN/OUTで示しており、回路ブロックAの場合、入力端子はAI1,AI2、出力端子はAO1,AO2、更に双方向端子はAIO1,AIO2である。また図3(b)においては、回路ブロックA,B,Cのそれぞれについて、各々の回路ブロックをテストモードに設定するための情報を示している。例えば回路ブロックAをテストする場合、通常動作からテスト動作に切り換えるための信号値の情報(TEST=1)、テスト対象回路ブロックを選択するための信号値の情報(AIN=0,BIN=0)、回路ブロックの双方向端子の入出力を切り換えるためのコントロール信号値の情報(CIN=0,1)を設定することを示している。図3(b)においては、外部端子のみをテストモード設定に用いているが、内部端子をテストモード設定情報11cに用いても構わない。回路ブロックの双方向端子の入出力を切り換えるためのコントロール信号について、図4を用いて更に説明する。図4において、回路ブロック21のA端子が双方向端子であり、分割テスト時、双方向の外部端子Bで信号の入力制御と出力観測の両方を行うため、入力と出力を切り換える必要がある。その切り換えを行う外部端子がCINである。外部端子CINに設定する信号値によって回路ブロック21の双方向端子Aの入出力を切り換えることができる。外部端子CINに信号値“0”を設定した場合は(図4(a)参照)、回路ブロック21の双方向端子Aへ外部端子Bから信号を入力することが可能になり(外部端子Bから回路ブロック21の双方向端子Aへのパスが活性化される)、外部端子CINに信号値“1”を設定した場合は(図4(b)参照)、回路ブロック21の双方向端子Aから外部端子Bへ信号を出力することが可能になる(回路ブロック21の双方向端子Aから外部端子Bへのパスが活性化される)。この外部端子CINに設定する情報が、回路ブロックの双方向端子の入出力を切り換えるためのコントロール信号値の情報であり、図3(b)では、CIN=0,1で示している。なお、図4における25は入力バッファである。
【0019】
再び図2のフローチャートに戻る。設定情報の読み込み処理12で、以上説明した回路接続情報11a、端子属性情報11bとテストモード設定情報11cを読み込む。
【0020】
設定情報の読み込み処理12の後、テスト回路検証処理13を行っていくが、図5と図6の論理回路を対象にして、テスト回路検証処理で行う処理を詳細に説明していく。図5は、回路ブロック毎に分割してテストが行えるように、テスト回路が付加された論理回路図である。図5における論理回路は、マルチプレクサを用いた論理回路で、本実施例のテスト回路検証方法が対象とする論理回路の一例である。マルチプレクサを用いた分割テストは一般的であるので詳細の説明は省略するが、図5における回路ブロックAにおいて、マルチプレクサ36は、回路ブロックAの入力端子へ入力する信号を外部端子392 で制御するために、またマルチプレクサ32,34,37は、回路ブロックAの出力端子から出力する信号を外部端子401 ,402 で観測するために付加している。マルチプレクサ32は二つの入力信号をコントロール端子TSTBによって選択し、マルチプレクサ34,36はコントロール端子TSTAによって選択し、マルチプレクサ37はコントロール端子TSTCによって選択する。したがって分割テストを行うためには、このコントロール端子の論理値を決定する必要がある。決定されたコントロール端子の論理値は、分割テストにおいて、回路ブロック端子から外部端子までの経路(パス)を活性化させるための条件値となる。図6は、回路ブロックを選択するためのデコーダ回路であり、図5におけるマルチプレクサのコントロール端子(TSTA,TSTB,TSTC)の論理値を決定させるためのテスト回路であり、デコーダ回路45を用いている。図6において、TEST,AINとBINは、テストモード設定情報を設定するための外部端子であり、デコーダ回路45を通して複数のマルチプレクサのコントロール端子(TSTA,TSTB,TSTC)をコントロールしている。
【0021】
以下、テスト回路検証処理13について順に説明していく。テスト回路検証処理13には、まずテスト対象とする回路ブロックを選択し、その選択した回路ブロックのテストモード設定情報を、指定した外部端子または内部端子に設定する処理を実行する。この処理が図2におけるテストモード設定処理14である。テスト対象の回路ブロックの選択は、全ての回路ブロックを順に選択できればどのように行っても構わないが、本実施例においては、テストモード設定情報11cで記した順番に従い選択する。図3(b)がテストモード設定情報11cであるとすれば、テスト対象として最初に選択される回路ブロックは、図5における回路ブロックAであり、次が回路ブロックB、その次が回路ブロックCである。図6の外部端子TEST,AIN,BINに、図3(b)における回路ブロックAのテストモード設定情報を指定すると、外部端子TESTに1、AINに“0”、BINに“0”を、それぞれ設定することになる。また、テストモード設定情報11cには、回路ブロックの双方向端子に対して、入出力を切り換えるための信号値情報が含まれており、この信号値情報の設定も併せてテストモード設定処理14で実行する。ただし、入力に切り換えるための信号値の設定と、出力に切り換えるための信号値の設定があるため、テストモード設定処理14を、2回実行する。この2つの設定を、以下それぞれ入力モード設定、出力モード設定と呼ぶことにする。
【0022】
次に、テストモード設定処理14において外部端子または内部端子に設定したテストモード設定情報11cを、回路内部へ伝搬させていく論理値伝搬処理15を実行する。テストモード設定処理14で、回路ブロックAをテスト対象とする場合に、図6においてそれぞれTEST=1,AIN=0,BIN=0と設定した。論理値伝搬処理15では、外部端子TEST,AIN,BINに設定した論理値を順に伝搬させていく処理を行う。
【0023】
外部端子TESTに設定された論理値は入力バッファ431 を介してデコーダ回路45内のアンド回路481 ,482 ,483 に送られる。また外部端子AINに設定された論理値は入力バッファ432 を介してデコーダ回路45内のインバータ回路461 に送られ、更にアンド回路481 および483 に送られるとともにデコーダ回路45のインバータ回路471 を介してアンド回路482 に送られる。また外部端子BINに設定された論理値は入力バッファ433 を介してデコーダ回路45のインバータ回路462 に送られ、更にアンド回路481 および482 に送られるとともにデコーダ回路45のインバータ回路472 を介してアンド回路483 に送られる。そして、アンド回路481 の出力はコントロール端子TSTAに、アンド回路482 の出力はコントロール端子TSTBに、アンド回路483 の出力はコントロール端子TSTCに送られる。上述の設定された論理値を伝搬させると、回路ブロックAをテストする場合にはTSTA=1,TSTB=0,TSTC=0となる。
【0024】
論理値伝搬処理15を行った後、テスト対象の回路ブロックに対して、回路ブロックの入力端子から外部端子までのパス、回路ブロックの出力端子から外部端子までのパス、回路ブロックの双方向端子から外部端子までのパスの全てが活性化され、入力信号または出力信号を制御または観測できるかどうかをチェックする経路探索(パストレースともいう)処理16を行う。図5において、マルチプレクサのコントロール端子(TSTA,TSTB,TSTC)の論理値が全て正しく伝搬し、テスト対象の回路ブロックの端子から外部端子までのパスが全て活性化していれば、テスト回路は正常であると判断できる。マルチプレクサのコントロール端子に正しい論理値が伝搬し、回路ブロックの端子と外部端子間のパスが活性化しているかどうかを調べるために、テスト対象の回路ブロックにおける全端子を一端子づつパストレースしてチェックしていく。図5に示す論理回路において、回路ブロックAをテスト対象とする場合についてパストレース処理16の説明を行う。回路ブロックAにおいて、端子は全部で6端子であり、AI1,AI2が入力端子、AO1,AO2が出力端子、AIO1,AIO2が双方向端子である。パストレース処理16は、入力端子、出力端子、双方向端子の属性によって処理の方法が違うので、属性毎に処理方法を以下説明する。
【0025】
まず入力端子のパストレース処理について説明する。端子名AI1を例にパストレースする。AI1の端子に関する接続回路を抜きだした論理回路が図7である。図7(a)は、マルチプレクサのコントロール端子(TSTA)の論理値が“1”である場合の論理値伝搬状況を示したものである。Xの信号値は不定を表す。また図7(b)は、マルチプレクサのコントロール端子(TSTA)の論理値が“0”である場合の論理値伝搬状況を示したものである。まず図7(a)の場合でパストレース処理を説明する。回路ブロックAの端子AI1からのパスは、TSTA=1であるので、マルチプレクサ回路36のナンド回路36d→ナンド回路36a→外部端子392 のパスが活性化され、外部端子392 から回路ブロックへの入力信号を制御することが可能となる。しかし、図7(b)のようにマルチプレクサ回路36のコントロール端子の論理値が、図7(a)とは逆のTSTA=0であった場合、マルチプレクサ回路36のナンド回路36d→ナンド回路36c→回路ブロックCのパスとなり、外部端子からの制御が行えない。よってこの場合は、テスト回路のミスとなる。入力端子におけるパストレース処理は、回路ブロックの入力端子から信号の流れとは逆にパスを順に探索していき、図7(a)における回路ブロックAのAI1端子のように、パスが外部端子まで活性化するかどうかをチェックする処理であるので、バックワードのパストレース処理となる。なお、図7において50は入力バッファである。
【0026】
次に、回路ブロックの出力端子のパストレース処理について説明する。図5における回路ブロックAのAO1端子を例にパストレースする。AO1の端子に関する接続回路を抜きだした論理回路が図8である。図8(a)は、マルチプレクサのコントロール端子(TSTC)の論理値が“0”である場合の論理値伝搬状況を示したものであり、また図8(b)は、マルチプレクサのコントロール端子(TSTC)の論理値が“1”である場合の論理値伝搬状況を示したものである。まず図8(a)の場合でパストレース処理を説明する。回路ブロックAの端子AO1からのパスはTSTC=0であるので、マルチプレクサ回路37のナンド回路37c→ナンド回路37d→外部端子402 のパスが活性化され、外部端子402 で回路ブロックからの出力信号を観測することが可能となる。しかし、図8(b)のようにマルチプレクサのコントロール端子の論理値が、図8(a)とは逆のTSTC=1であった場合、マルチプレクサ回路37のナンド回路37cから先へ進めないため、パストレース処理はここでストップしてしまい外部端子での観測が行えない。よってこの場合は、テスト回路のミスとなる。出力端子におけるパストレース処理は、回路ブロックの出力端子から信号の流れに沿ってパスを順に探索していき、図8(a)における回路ブロックAのAO1端子のようにパスが外部端子まで活性化するかどうかをチェックする処理であるので、フォワードのパストレース処理となる。なお、図8において51は出力バッファである。
【0027】
最後に回路ブロックの双方向端子のパストレース処理について説明する。双方向端子は、入力端子で行うバックワードのパストレース処理と、出力端子で行うフォワードのパストレース処理の両方を行うことになる(双方向端子は、入力端子としての機能と、出力端子としての機能をもつ端子であるため)。ただし、バックワードのパストレース処理の前には入力モードの設定処理、フォワードのパストレース処理の前には出力モードの設定処理を予め行ってから実行する。バックワードのパストレース処理とフォワードのパストレース処理の方法は、前記説明の処理方法と同様である。
【0028】
以上、説明してきたパストレース処理16を回路ブロックの全端子について順に実行し、テスト回路にミスがないかを検証する。
【0029】
一つのテスト対象回路ブロックについてテスト回路検証処理が終了したら、次のテスト対象回路ブロックを選択し、全ての回路ブロックに対して、テスト回路検証処理を繰り返し実行する。
【0030】
全ての回路ブロックに対してテスト回路検証処理が終了したら、最後にテスト回路検証結果を情報として出力する結果出力処理18を実行する(図2参照)。結果出力処理18は、テスト回路のミスがどの回路ブロックのどの端子で起こっているか、またどこの場所で起こっているか等を示す検証結果情報19を出力する。
【0031】
以上図2における処理フローに従い処理を実行することで、回路ブロック毎に分割してテストが行えるようにテスト回路を付加した論理回路に対してのテスト回路検証が可能となる。
【0032】
【発明の効果】
また本発明のテスト回路の検証方法によれば、挿入されたテスト回路のミスを容易に検出することが可能となるため、設計期間の大幅な短縮を図かることができる。
【図面の簡単な説明】
【図1】バウンダリスキャンセルの一参考例の構成を示すブロック図。
【図2】本発明によるテスト回路の検証方法の具体的な手順を示すフローチャート。
【図3】本発明にかかる端子属性情報およびテストモード設定情報の具体例を説明する説明図。
【図4】コントロール信号によって回路ブロック双方向端子の入出力が切換えられることを説明する論理回路図。
【図5】本発明によってテストされる論理回路の一例を示すブロック図。
【図6】テスト対象の回路ブロックを選択するためのデコーダの回路図。
【図7】バックワードのパストレース処理を説明するための論理回路図。
【図8】フォワードのパストレース処理を説明するための論理回路図。
【図9】従来のバウンダリスキャンセルの構成を示すブロック図。
【図10】従来のスキャンデザイン回路の構成を示す模式図。
【符号の説明】
1 マルチプレクサ
2 Dタイプシングルラッチ
3 ダイナミックゲート
4 Dタイプシングルラッチ
8 マルチプレクサ
Claims (1)
- 回路ブロック毎に分割してテストが行えるように前記回路ブロックを選択するデコーダ回路を含むテスト回路が付加された論理回路におけるテスト回路の検証方法であって、
前記回路ブロックの接続情報、前記回路ブロックの端子属性情報、および前記回路ブロックのテストモード設定情報を読み込んだ後、通常の動作と分割テストを行う動作とを切換えるためのテスト信号値および前記回路ブロックを選択するための信号値を前記デコーダ回路の外部端子に設定する第1のステップと、
前記設定された信号値を前記テスト回路内で論理値伝搬させる第2のステップと、
選択されたテスト対象の回路ブロックの、入力端子についてはバックワード、出力端子についてはフォワード、双方向端子についてはフォワードおよびバックワードでパストレースすることによって、前記論理回路の外部端子から前記選択されたテスト対象の回路ブロックの入力端子に対して入力信号値を制御することが可能であるか、また前記選択されたテスト対象の回路ブロックの出力端子に対して出力信号値を観測することが可能であるかを検証する第3のステップと、
を備えていることを特徴とするテスト回路の検証方法。
Priority Applications (1)
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JP32022893A JP3695768B2 (ja) | 1993-12-20 | 1993-12-20 | テスト回路の検証方法 |
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