KR100214239B1

KR100214239B1 - 부분 스캔 패스 회로를 갖는 집적 논리 회로와 부분 스캔 패스 설계 방법

Info

Publication number: KR100214239B1
Application number: KR1019950034159A
Authority: KR
Inventors: 요시유끼 나까무라
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1994-10-05
Filing date: 1995-10-05
Publication date: 1999-08-02
Also published as: KR960015192A; JPH08105941A; US5627841A; JP2658903B2

Abstract

조합 논리 회로와 연결되고 복수개의 상이한 클락이 공급되는 복수개의 플립 플롭중에서, 다수의 플립 플롭이 선택되며, 이 선택된 플립 플롭의 각각은 상기 연관된 클락중의 하나가 공급되며, 하나이상의 선택된 플립 플롭에 연결된 출력을 가지고, 그 중의 하나 이상은 선택된 각 플립 플롭과 연관된 클락과는 상이한 클락중의 하나가 공급되고, 부분 패스 회로를 구성하기위하여 순차적으로 연결되어 스캔 플립 플롭으로서 설계된다.

Description

부분 스캔 패스 회로를 갖는 집적 논리 회로와 부분 스캔 패스 설계방법

제1도는 제2도에 도시된 목적 회로에 종래의 부분 스캔패스 설계 방법을 적용하여 설계된 부분 스캔 패스 회로를 포함하는 집적 논리 회로의 주요부를 나타낸 회로도.

제2도는 CAD데이터 세트의 형태로, 설계 목적으로 예시적으로도시된 목적 회로로서, 종래의 설계방법과 본 발명의 부분 스캔 패스 설계 방법에 공통적인 회로도.

제3도는 제2도에 도시된 목적 회로에 본 발명의 설계 방법을 적용하여 설계된 부분 스캔 패스 회로를 포함하는 본 발명 실시예의 집적 논리 회로의 주요부를 나타낸 회로도.

제4도는 본 발명에 의한 설계 방법 흐름도.

제5도는 제2도의 목적 회로의 회로도로서, 각각의 FF은 관련된 클록 소오스의 표시 숫자로 표시되어있는 회로도.

제6도는 하나의 FF이 스캔 FF으로된 제2도의 목적 회로 회로도.

제7도는 또다른 하나의 FF이 스캔 FF으로 추가된 제2도의 목적 회로 회로도.

제8도는 또다른 하나의 FF이 스캔 FF으로 추가된 제2도의 목적 회로 회로도.

제9도는 제4도의 설계 방법이 상세한 일예로서의 흐름도.

제10도는 스캔 테스트 배선을 제공하기전의 목적 회로로서, 제1도의 부분 회로에 본 발명의 부분 스캔 패스 설계 방법을 적용하여 설계된 부분 스캔 패스 회로를 포함하는 집적 논리 회로의 주요부를 나타내는 회로도.

제11도는 본 발명 실시예에 의한 집적 논리 회로의 부분 스캔 패스 회로내의 한쌍의 스캔 FF 주변의 상세한 회로도.

제12도와 13도는 제11도의 부분 스캔 패스 회로와 연관된 다양한 신호와 데이터의 예시적인 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4, 5, 6 : 플립 플롭 31a : OR게이트

31b : 인버터 31c : AND게이트

본 발명은 반도체 칩상의 집적 논리 회로와 그 설계 방법에 관한 것으로, 특히 소정의 조합 기능을 나타내기 위하여 다양한 논리회로 세트(이하, 조합 논리)와 이들과 결합되어 클록으로 구동되는 플립 플롭 세트(이하, FF)으로 이루어지는 기능 회로로서, 전체 FF 개수보다는 작도록 선택된 FF들이 서로 직렬 접속되어 집적 논리 회로의 테스트 모드에서 부분 스캔 패스 회로를 구성하는 집적 논리 회로로서 설계된 FF의 장치를 가지는 집적 논리 회로 설계시에 부분 스캔 패스 회로 설계용 부분 스캔 패스 설계 방법에 관한 것이다.

일반적으로, 순차 회로로 구성된 집적 논리 회로가 대규모로되면 그 제조 공정에서의 오류 검사 테스트는 매우 복잡하게된다.

이러한 문제점을 피하기 위하여, 오류 검사용 테스트 모드에 있어서, 전체적으로 연관된 FF이 모두 연결되어 샘플 데이터의 시퀀스를 시프트하는 시프트 레지스터를 이루는 풀(full) 스캔 패스 시스템이 제안되고 널리 적용되고 있다.

이 스캔 패스 시스템은 1968년 일본 전자 통신 협의회의 논문집 892호 962쪽의 컴퓨터 지향의 논리 회로를 위한 기능 논리 테스트에 대한 고바야시등에 의한 Adapted Flip-Flop Circuit for FLT의 논문에서 소개되었다.

이 스캔 패스 시스템에서, 집적 논리 회로내의 조합 논리 회로와 연관된 FF 각각은 한쌍의 클록(CLK-I, CLK-Ⅱ)과 동기되어 작동하게 되어 있으며, 따라서 한 편으로 집적 논리 회로는 인가된 하나의 클록 (CLK-Ⅰ)펄스로 기능할 수 있으며, 다른 한편으로 FF는 인가되는 다른 클록(CLK-Ⅱ)의 펄스로 시프트 레지스터로서 동작하도록 연결되며, FF의 오류 검사가 조합 논리의 오류 검사로부터 분리되도록 한다.

예를 들면, FF 에 직렬 테스트 데이트의 패턴을 설정하기 위한 클록(CLK-Ⅱ)의 추가적 사용후에 그리고 기준 데이터의 순차 패턴과 비교될 샘플된 데이터를 직렬로 판독하기 위한 클록(CLK-Ⅱ)의 또다른 추가적 사용전에, 클록(CLK-Ⅰ) 의 펄스를 인가하여 FF에 유지되고 FF에 의해 조합논리회로로부터 샘플된 다양한 병렬 기능 데이터를 가지도록 하는 사후 검사전에, 클록(CLK-Ⅱ)은 데이터를 단순히 시프트하여 FF 의 오류 유무가 체크되는 사전 검사를 수행하기 위하여 사용 된다.

스캔 패스 시스템은, 칩 면적의 증가 또는 스캔 패스용 회로의 부가적인 제공으로 인한 논리 회로의 집적도 감소의 단점을 가지나, 기능 논리 테스트의 어려움을 효과적으로 제거하였다.

이러한 단점을 해결하기 위하여, V.D. Agrawal의 미국 특허 제5,043,986호에는 부분 스캔 패스 설계 방법이 제공되었으며, 여기서 메모리 소자의 개수가 임계수이상인 경우, 조합 논리 패스를 겨유하여 피드백 루프를 구성하는 FF 또는 래치와 같은 소정수의 메모리 소자의 하나가 스캔 메모리 소자로서 선택되었으며, 나머지는 비스캔 메모리 소자로 남아있다.

제1도는 제2도에도시된 예시적인 목적 회로에 종래의 부분 스킨 패스 설계 방법을 적용하여 설계된 부분 스캔 패스 회로를 포함하는 집적 논리 회로의 주요부를 도시한다.

제2도에서, 목적회로는 6 개의 FF(1 내지 6)을 가지며, 3개의 FF(1 내지 3)과 하나의 FF(4)과 2 개의 FF(5내지 6)은 각각 피드백 루프를 구성한다.

임계수를 2라고 가정하면, 제2도의 FF(3, 5) 은 각각 제1도의 스캔 FF(23, 25)로 설계되도록 선택된다.

따라서 종래의 부분 스캔 패스 설계 방법은 칩 면적의 증가를 억제하면서 스캔 FF의 수를 줄인다.

최근에는 집적 논리 회로의 발전으로 인하여 다수의 상이한 클록을 사용하는 멀티 클록 시스템 및 클록 신호 처리용 게이트 또는 FF를 사용하는 게이트된 클록 시스템과 같이 개선된 클록 시스템이 일반적으로 사용되어, 동작 속도가 증가되고 칩 면적이 감소되었다.

그러나, 종래의 부분 스캔 패스 설계 방법은 멀티 클록 시스템 또는 게이트된 클록 시스템에 대한 고려를 하지 않았다.

따라서, FF(2)의 출력이 스캔 FF(23)에 대한 클록으로 사용되는 제1도의 예시 회로에서 보는 바와 같이, 스캔 FF(23)이 항상 소망의 시프트 동작을 수행하도록 동작되는지 의심스럽다.

FF(2)의 출력이 제공되어 스캔 FF(23)이 시프트 동작을 수행할지라도, FF(2)내의 샘플 데이터는 시프트 동작중에 파괴될 수 있으며, 따라서 테스트 패턴이 비효율적으로 되어 충분하지 못한 오류 검사를 초래한다.

본 발명은 이러한 점을 고려하였다.

따라서, 본 발명의 목적은 멀티 클록 시스템 또는 게이트된 클록 시스템과 상호적으로 기능할 수 있는 부분 스캔 패스 회로를 포함하는 집적 논리 회로를 제공하여 동작 속도를 증가시키고 칩 면적을 줄이는 것이다.

상기 목적을 이루기 위하여, 조합 논리 회로와, 상기 조합 논리 회로와 결합되고 복수개의 클록 신호가 공급되는 복수개의 플립 플롭 수단과, 부분 스캔 패스 회로를 구비하며, 상기부분 스캔 패스 회로는, 클록 신호중의 연관된 한 신호가 각각 공급되고, 하나 이상의 선택된 플립 플롭 수단에 연결된 출력을 갖는 복수개의 선택된 플립 플롭 수단으로서, 상기 하나이상의 선택된 플립 플롭 수단의 적어도 하나에는 상기 선택된 플립 플롭 수단과 각각 연관된 클록 신호와는 다른 클록 신호중의 하나가 공급되는, 복수개의 선택된 플립 플롭 수단과, 상기 선택된 플립 플롭 수단을 직렬 접속하는 직렬 접속 수단과, 상기 선택된 플립 를롭 수단에 스캔 클록을 공급하는 스캔 클록 공급 수단으로 이루어지는 집적 논리 회로가 제공되었다.

본 발명에 있어서, 상기 클록 신호를 제어하기 위하여 스캔 샘플 신호에 공통으로 연결되어서 제어되는 복수개의 게이트 수단을 더 구비하는 집적 논리 회로가 제공되었다.

본 발명에 있어서, 상기 선택된 플립 플롭 수단의 스캔 동작시에 사전에 설정된 레벨에 고정되는 제어 레벨을 갖도록 상기 게이트 수단을 스캔 샘플 신호로 제어하는 집적 논리 회로가 제공되었다.

본 발명의 다른 목적은 멀티 클록 시스템 또는 게이트된 클록 시스템과도 상호 기능할 수 있는 집적 논리 회로용 부분 스캔 패스 설계 방법을 제공하여, 동작 속도를 증가시키고 칩 면적을 줄이는 것이다.

상기 목적을 이루기 위하여, 조합 논리 회로와, 상기 조합 논리 회로와 결합되고 복수개의 클록 신호가 공급되는 복수개의 플립 플롭 수단을 포함하는 집적 논리 회로용 부분 스캔 패스 설계 방법에 있어서, 클록 신호중의 연관된 한 신호가 각각 공급되고, 하나 이상의 선택된 플립 플롭 수단에 연결된 출력을 갖는 복수개의 플립 플롭 수단을 선택하는 단계로서, 상기 하나이상의 선택된 플립 플롭 수단의 적어도 하나에는 상기 선택된 플립 플롭 수단과 각각 연관된 클록 신호와는 다른 클록 신호중의 하나가 공급되는, 복수개의 플립 플롭 수단 선택 단계와, 상기 선택된 플립 플롭 수단을 직렬 접속하는 단계와, 상기 선택된 플립 플롭 수단에 스캔 클록을 공급하는 단계로 이루어지는 부분 스캔 패스 설계 방법이 제공되었다.

본 발명에 있어서, 상기 클록 신호를 제어하기 위하여 스캔 샘플 신호에 공통으로 연결되어서 제어되는 복수개의 게이트 수단을 제공하는 단계를 더 구비하는 부분 스캔 패스 설계 방법이 제공되었다.

본 발명에 있어서, 조합 논리 회로와 연결되는 복수개의 비스캔플립 플롭중에서, 다수의 플립 플롭이 선택되며, 이 선택된 플립 플롭의 각각에는 복수개의 클록중의 연관된 하나가 공급되며, 하나이상의 선택된 플립 플롭에 연결된 출력을 가지고, 하나 이상의 선택된 플립 플롭중의 적어도 하나에는 선택된 각 플립 플롭과 연관된 클록 신호와는 상이한 클록 신호중의 하나가 공급되고, 선택된 플립 플롭간에 직렬 접속을 제공하고 스캔 클록을 공급함으로써 선택된 플립 플롭이 스캔 플립으로서 배열되어 부분 스캔 패스 회로를 구성한다.

스캔 테스트 배선을 완성하기 위하여, 스캔 FF에는 스캔-인 패스와 스캔-아웃 패스가 제공된다.

비스캔 및 스캔 FF에 클록 신호를 공급하는 신호선에는 클록 신호를 제어하는 게이트 회로가 제공된다. 게이트 회로는 스캔 샘플 신호에 의해 제어되며, 따라서 스캔 FF 의 스캔 동작시에 클록 신호를 유지하기 위하여 사전에 설정된 레벨에 고정되는 출력을 가진다.

따라서, 부분 스캔 패스 회로는 상이한 클록 신호가 공급되는 FF간의 데이터 전달로 인한 문제로부터 벗어나게 되며, 따라서, 멀티 클록 시스템 또는 게이트된 클록 시스템을 사용할 수 있으며, 풀 스캔 회로와 비교하여 칩 면적의 증가를 크게 감소시켰다.

본 발명의 실시예를 도면과 관련하여 기술하겠다. 설명의 편의를 위하여 동일 요소는 동일한 번호로 표시하였다.

제2 내지 3도와 제5 내지 8도에 표시된 각 회로도는 본 발명 실시예의 부분 스캔 패스 설계 방법을 사용하여 집적 논리 회로를 설계하기 위한 CAD시스템을 구성하는도시되지 않은 워크 스테이션의 터치 패널형 표시장치상에 표시된 영상을 나타내며, 상기 설계 방법은 제2도의 목적 회로에 적용되는 것으로 가정한다.

제2도에서, 목적 회로는 복수개의 기능 입력과 복수개의 기능 출력을 갖는 무도시된 조합 논리로 구성되며, 6 개의 FF (1-6)은 조합 논리와 결합되어있으며, 따라서 점선 화살표로 표시된 것처럼, 다양한 조합 논리 패스와 순차 데이터 패스가 형성되며, 실선 화살표처럼 클록 분배 시스템이 형성된다.

상기 클록 분배 시스템은, AND게이트(8)의 입력 단자에 연결된 제1 사용자 클록 분배 회로(50)와; FF(1)의 포지티브 논리 클록 입력단자와 FF(2)의 네거티브 논리 클록 입력 단자에 연결된 제2 사용자 클록 분배 회로(51)와; FF(2)의 출력을 FF(3)의 포지티브 논리 클록 입력 단자와, FF(40의 포지티브 논리 입력 단자에 연결된 인버터(7)의 입력 단자와, AND게이트(80의 다른 입력 단자

에 분배시키는 브랜치 회로(52)와; AND게이트(8)의 출력을 FF(5)의 네거티브 논리 입력단자와 FF(6)의 포지티브 논리 입력 단자에 배분시키는 게이트된 클록 분배 회로(53)로 이루어진다.

따라서, 목적 회로의 6 개 FF (1-6) 중에서, FF(1,2)에는 제2 사용자 클록 분배 회로(51)로부터 클록 (C1)이 공급되고, FF(3)에는 브랜치 회로(52)로부터 클록(C2)이 공급되고, FF(4)에는 클록 (C2)의 반전 클록이 공급되고, FF(5,6)에는 게이트된 클록 분배 회로(53)로부터 클록 (C3)이 공급된다.

클록(C1 내지 C3)은 서로 상이하다. 즉, 클록 (C1, C2, C3)은 각각 제1 클록 펄스, 제2 클록 펄스, 제3 클록 펄스의 시퀀스로 이루어지며, 이들은 위상 및/ 또는 두레이션, 또는 더욱 상세히는 중립 레벨의 양측에서 상승 에지와 하강 에지사이의 펄스 두레이션의 일시적 범위가 상이하도록 설계된다.

즉, 각각의 클록은 입력된 데이터를 유지하고 출력시키기 위해FF을 구동시키는데 사용되는 구동 신호 수단(펄스 에지 등) 의 정시쌍(punctual pairs)의 일시적인 시퀀스로써 정의된다. 따라서, 클록 소오스의 하기의 식별에 관한한, 클록 (C2)의 반전된 클록은 클록 (C2)과 동일하다고 가정된다.

이러한 클록은, 클록 공급 단자, 클록 분배 시스템내의 브랜치 노드 또는 클록 발생기로서 사용된 회로의 출력 단자일 수 있는 집합원(collective source)을 지정함으로써 식별가능하다.

본 실시예에서, 워크 스테이션의 표시 장치상에 포인팅함으로서, 분배 회로(51)의 브랜치 노드(51a )는 클록(C1)의 소오스로 선택된다. 브랜치 회로(52)의 브랜치 노드 (52a )는 클록 (C2)의 소오스로 선틱되고, 브랜치 회로(53)의 브랜치노드(53a )는 클록 (C3)의 소오스로 선택된다.

또한, 제5도에도시된 것처럼, 3개의 클록 소오스(51a , 52a , 53a )는 일련의 일대일 대응 연속 정수 1 , 2, 및 3에 의해 식별된다(이후 각각은 i , 전체적으로는 I 로 표시한다). 다음, 6 개의 FF (1-6)은 각각 식별 번호(I)중 관련된 하나(i)를 가지며, FF (1,2)의 식별번호는 '1'이고, FF(3,4)의 식별 번호는 '2'이고, FF (5,6)의 식별 번호는 '3'이다.

제2도에서, 6 개의 FF (1-6)은 데이터 출력 연결부(1a- 6a)를 가진다.

식별 번호가 '1'인 FF (1)의 출력 연결부 (1a)는 하나의 순차 데이터 패스를 통하여 식별 번호가 '1'인 ff (2)의 테이터 입력 단자와 연결된다. 따라서, FF (1)에 있어서, FF (1) 자신의 클록 소오스 식별 번호 'i'(이후, 자칭 클록 식별 번호)는 그 데이터 출력의 지정 FF (즉, FF (2)의 i (이후, 지정 클록 식별 번호)와 동일하다.

FF(2)의 출력 연결부(2a)는 하나의 순차 데이터 패스를 통하여 식별 번호 '2'인 FF(3)의 데이터 입력 단자와 연결된다. 따라서, FF(2)에 있어서, 자칭 클록 식별 번호 '1'은 그 지정 클록 식별 번호(즉, '2')와 상이하다.

FF(3)의 출력 연결부(3a)는 하나의 순차 데이터 패스를 통하여 식별 번호가 '2'인 FF(4)의 데이터 입력 단자와 연결되고, 하나의 조합 논리 패스를 통하여 식별 번호가 '1'인 FF(1)의 데이터 입력 단자와 연결된다. 따라서, FF(3)에 있어서, 자칭 클록 식별 번호'2'은 그 지정 클록 식별 번호중의 하나(즉, '1'과 '2')와 상이하다.

FF(4)의 출력 연결부(4a)는 하나의 순차 데이터 패스를 통하여 식별 번호가 '3'인 FF(5)의 데이터 입력 단자와 연결되고, 하나의 조합 논리 패스를 통하여 FF(4)의 데이터 입력 단자와 연결된다. 따라서, FF(4)에 있어서, 자칭 클록 식별 번호 '2'은 그 지정 클록 식별 번호중의 하나 (즉, '2'와 '3')와 상이하다.

FF(5)의 출력 연결부(5a)는 하나의 순차 데이터 패스를 통하여 식별 번호가 '3'인 FF(6)의 데이터 입력 단자와 연결된다. 따라서, FF(5)에 있어서, 자칭 클록 식별 번호'3'은 그 지정 클록 식별 번호(즉, '3')와 동일하다.

FF(6)의 출력 연결부(6a)는 하나의 조합 논리 패스를 통하여 식별 번호가 '3'인 FF(5)의 데이터 입력 단자와 연결된다. 따라서, FF(6)에 있어서, 자칭 클록 식별 번호 '3'은 그 지정 클록 식별 번호(즉, '3')와 동일하다.

따라서, 본 발명의 실시예에 있어서, 6개 FF(1-6)중에, FF(2, 3, 4)은 제3도에도시된 것처럼 각각 스캔 FF(22,23,24)으로 설계되도록 선택되고, 다른 FF(1,56)은 비스캔 FF으로 남는다.

제3도는 상기 요약된 설계 방법을 제2도의 목적 회로에 적용하여 설계된 부분 스캔 패스 회로를 포함하는 CAD시스템에 의하여 설계된 집적 논리 회로의 주요부를도시한다.

제3도의 부분 회로는 FF(2,3,4)을 제외한 제2도의 목적 회로, 및 각각의 스캔 FF(22-24)에 스캔 작용을 하기 위한 한쌍의 스캔클록(SCLK1, SCLK2)을 공급하는 스캔 클록 공급 회로(60)와, 각 FF의 동작 모드를 제어하기 위하여 각 클록 소오스('1'-'3')의 신호 상태를 제어하는 동작 모드 제어 회로(70)와, 스캔 FF 테스트 데이터와 기능 테스트 데이터의 시리얼 패턴과 기능 샘플 데이터 세트를 순차적으로 시프트하기 위하여 클록 소오스 신호상태와 스캔 클록 (SCLK1, SCLK2)에 응답하는 시프트 레지스터로서의 스캔 패스(80)로 이루어지는 스캔 테스트 회로를 구비한다.

스캔 클록 공급 회로(60)는 데이터를 홀딩 또는 샘플링하기 위하여 래치 작용을 하는 스캔 클록(SCLK1)의 공급회로(61)와, 데이터를 출력시키기 위하여 전달 작용을 하는 스캔 클록(SCLK2)의 공급 회로(62)로 이루어진다.

동작 모드 제어 회로(70)는 스캔 샘플 신호의 공급 회로(71)와, 각각의 클록 소오스('1'-'3')에서 세트된 클록 신호상태(예를 들어, '1')를 가지기 위하여 스캔 샘플 신호에 응답하는 복수개(이 경우에는 3개)의 클록 제어기 (이후, SCD) (11, 12, 13)로 이루어진다.

스캔 패스(80)는 스캔-인 패스(80c)와 스캔 - 아웃 패스(80d)사이에서 스캔 테스트 연결부(80a, 80b)에 의하여 캐드캐이드 되어있는 스캔 FF(22-24)으로 이루어진다.

본 발명의 각 FF의 입력측에서 식별 번호 비교 체크가 실행되는 부분 스캔 패스 설계 방법은 제2도, 제3도 및 제5도내지 8도와 관련되어 제4도의 흐름도를 따라서 기술될 것이다.

제4도는 상기 설계 방법의 흐름도이다. 제5도 내지 제8도는 제2도의 목적 회로도이며, 제5도의 모든 FF은 식별 번호로 표시 되어 있고, 제6도의 하나의 FF이 스캔 FF로 선택되며, 제7도에는 또다는 FF이 스캔 FF으로 선택되어있으며, 제8도에는 또다른 FF이 스캔 FF으로 선택되어있다.

제4도에는도시된 것처럼, 제1단계(S1)에서, 하나 이상의 스캔 FF을 포함할 수 있는 다수의 FF(즉, 비스캔FF (1-6)은 클록 소오스(즉, '1'-'3')에 의하여 그룹지어지며, 대응하는 클록 소오스 식별번호(1)로 표시되어있다.

소정의 FF에 있어서, 클록 소오스는 버퍼 또는 인버터를 통하여 연결된 전체적인 신호 라인 중에서 가장 근접한 신호 라인으로 정의된다. 따라서, 제2도에서, 클록 소오스는 노드(51a,52a,53a)로 표시되는 각 클록 (C1,C2,C3)의 신호 라인을 구비한다.

FF(1,2)은 클록 소오스('1')에 연결되어있으며, 따라서 제5도처럼 식별 번호 ('1')에 연결되어 있으며, 따라서 제5도처럼 식별 번호('1')로 표시된다. 비슷하게, FF(3,4)은 클록 소오스('2')에 연결되고 식별번호('2')로 표시되며, FF(5,6)은 클록 소오스('3')에 연결되고 식별 번호 ('3')로 표시된다.

제2단계(S2)에서, 식별 번호가 i 인 하나의 비스캔 또는 스캔 FF이 선택되고, 이 FF은 FF식별 번호n에 의하여 식별되어 번호 n이 설정된다.

다음 제3 단계(S3)에서, n으로 설정된 FF에 연결된 FF중에서, 식별 번호가 j 로 표시된 하나의 비스캔 또는 스캔 FF이 선택되며, 이 FF은 FF식별 번호 p에 의하여 식별되어 번호 p가 설정된다.

제4단계(S4)에서, n으로 설정된 FF과 p로 설정된 FF간에, 식별 번호 i와 j가 상이한가 그렇지 않은가를 판정한다.

단계(S4)에서 민약 i≠j이면, p로 설정된FF이 스캔FF으로 설계되도록 선택되고, 제6 단계(S6)로 가기전에 제5 단계(S5)로 가게된다.

단계(S4)에서 만약 i=j이면, 단계(S6)로 가게되고, 여기에서 n으로 설정된 FF에 연결된 모든 FF 이 I j인지를 판정한다.

만약 단계(S6)에서의 판정이 부정이면, 단계(S4)로 되돌아가서 n으로 설정된 FF에 연결된 FF들중의 다음의 FF에 대하여 i≠ j 대한 체크를 반복한다.

단계(S6)에서의 판정이 긍정이면, 제7 단계 (S7)로 간다.

제7단계(S7)에서, 모든 FF이 n을 나타내도록 선택되었는지를 판정한다.

만약 단계(S7)에서의 판정이 부정이면, 단계(S2)로 되돌아가서 단계(S2)에서 단계(S7)을 반복하게 된다.

단계(S7)에서의 판정이 긍정이면, 제8 단계(S8)로 가게되고, 스캔 FF으로 선택된 모든 FF에 대하여 스캔 테스트 배선이 제공된다.

부분 스캔 패스 설계 방법은 더 상세히 기술될 것이다.

제2도의 목적 회로에서, FF (1)이 선택되어 번호n이 설정된다.

다음에, FF (1)의 입력단자에 연결된 FF (3)이 선택되어 번호p가 설정된다.

식별 번호가 '1'인 FF (1)과 식별 번호가 '2'인 FF (3)간의 식별 번호를 비교하면, 식별 번호는 상이하며, 따라서 제6도에 도시된 것처럼, FF (3)은 스캔 FF (23)으로 대체된다.

다음에 FF (2)이 선택되어 n이 설정되고, FF(2)의 입력 단자에 연결된 FF(1)이 선택되어 p가 설정된다.

식별 번호가 '1'인 FF (2)과 식별 번호가 '1'인 FF(1)간의 식별 번호 비교 판정 결과, 이들 식별 번호는 상호 동일하며, 따라서 FF (1)은 스캔 으로 대체되지 않는다.

다음에 FF (3)이 선택되어 n이 설정되고, FF (3)의 입력 단자에 연결된 FF (2)이 선택되어 p가 설정된다.

식별 번호가 '2'인 FF (3)과 식별 번호가 '1'인 FF (2)간의 식별 번호 비교 판정 결과, 이들 식별 번호는 상이하며, 따라서 제7도처럼 FF (2)은 스캔 FF (22)으로 대체되도록 선택된다.

다음에 FF (4)이 선택되어 n이 설정되고, 출력이 다시 FF (4)의 입력단자와 연결된 단하나의 비스캔 FF 으로서의 FF (4)이 선택되어 p가 설정된다.

이 경우에, 식별 번호는 사실상 동일하며, 따라서 FF (4)은 비스캔 FF 으로 남게된다.

이때, FF (4)에 연결된 스캔 FF (23)은 비스캔 FF 이 아니며, 따라서 이들간에는 식별 번호의 비교가 필요없다.

다음에 FF (5)이 선택되어 n이 설정되고, FF (5)의 입력단자에 연결된 FF (4)이 선택되어 p가 설정된다.

식별 번호가 '3'인 FF (5)과 식별 번호가 '2'인 FF (4)간의 식별 번호 비교 판정 결과, 이들 식별 번호는 상이하며, 따라서, 제8도에서 처럼 FF (4)은 스캔 FF (24)으로 대체된다.

이때, FF (5)의 입력 단자와 연결된 FF (6)도 선택되어 p가 설정된다. 그러나, 이들 식별 번호는 상호 동일하며, 따라서 FF (6)은 비스캔 FF 으로 남는다.

다음에 FF (6)이 선택되어 n이 설정되고, FF (6)의 입력 단자에 연결된 FF (5)이 선택되어 p가 설정된다.

식별 번호가 '3'인 FF(6)과 식별 번호가 '3'인 FF(5)간의 식별 번호 비교 판정 결과, 이들 식별 번호는 상호 동일하며, 따라서 FF(5)은 스캔 FF으로 대체되지 않는다.

지금, 6 개의 FF(1-6) 모두는 n으로 선택되었다. 따라서, 제3도처럼, 스캔 클록 공급 호로(60)와 동작 모드 제어 회로(70)는 물론이고, 스캔-인 패스(80c)와 스캔-아웃 패스(80d)사이에 스캔 테스트 연결부(80a,80b)를 포함하는 스캔 테스트 배선이 제공되었다.

제2도의 목적 회로는 어떠한 스캔 FF도 포함하지 않지만, 본 발명에 의한 부분 스캔 패스 설계 방법은 하나 이상의 스캔 FF을 포함하는 목적 회로에 적용할 수 있다.

제9도는 제4도의 설계 방법의 상세한 일예의 흐름도이며, 이는 하나 이상의 스캔 FF을 포함하는 복수개의 목적 회로로 구성된 집적 논리 회로에 적용가능하다.

이 일예를 설명하겠다.

처음 단계 S10에서, 집적 논리 회로내의 목적 회로는 목적 회로 식별 번호 세트{m}로서 일련의 일대일 대응 연속 정수에 의해 식별된다.

다음 단계 S11에서, 목적 회로의 전체 수에 대응하는 번호로서 세트{m}의 최대 요소 M이 결정된다.

다음 단계 S12에서, 식별번호m의 초기 설정값이 1 노된다.

다음 단계 S13에서, 현재의 식별 번호가 m인 목적 회로에서, 각각의 클록 소오스는 클록 소오스 식별 번호{i}의 세트 I로서 일련의 일대일 대응 연속 정수에 의해 식별된다.

다음 단계 S14에서, 현재의 식별 번호가 m인 목적 회로에서, 각각의 (비스캔 및 스캔)FF은 FF식별 번호{n}의 세트로서 일련의 일대일 대응 연속 정수에 의해 식별된다.

다음 단계 S15에서, FF의 전체 수에 대응하는 번호로서 세트{n}의 최대 요소 N이 결정된다.

다음 단계 S16에서, 각각의 스캔 FF에 해하여 스캔 플래그f1은 1로 설정된다.

다음 단계 S17에서 각각의 FF은 연관된 클록 소오스 식별번호 I로 표시된다.

다음 단계 S18에서, 식별 번호n의 초기 설정값은 1이 된다.

다음 단계 S19에서, 현재의 식별 번호가 n인 FF에 대하여, 클록 소오스 식별 번호가 판독되고, 따라서 I(n)=i이다.

다음 단계 S20에서, 현재의 식별 번호가 n인 FF에 대하여, 출력단부에서 식별번호가 n인 FF과 연결된 각각의 FF은 반대의 FF식별번호{p}의 세트로서 일련의 일대일 대응 연속 정수에 의해 식별된다.

다음 단계 S21에서, 현재의 식별 번호n에 대하여, 연결된 FF의 전체 수에 대응하는 번호로서 세트{p}의 최대 요소P가 결정된다.

다음 단계 S22에서, 식별 번호 p의 초기 설정값은 1이 된다.

다음 단계 S23에서, 현재의 식별 번호 p는 대응하는 식별 번호 n으로 변환된다.

다음 단계 S24에서, 대응하는 식별 번호가 n인 FF에 대하여, 클록 소오스 식별 번호가 판독되며, 따라서 I(n)=j이다.

다음 단계 S25에서, 대응하는 식별 번호가 n인 FF의 스캔 플래그 f1의 값이 1인지를 판정한다.

f1=1이면, 단계 S29로 간다.

단계 S25에서 f1≠ 1이면, 다음 단계 S26으로 간다.

다음 단계 S26에서, 대응하는 식별 번호가 n인 FF의 스캔플래그 f2가 1인지를 판정한다.

f2=1이면, 단계 S29로 간다.

단계 S26에서 f2 ≠1이면, 다음단계 S27로 간다.

다음 단계 S27에서, 클록 소오스 식별 번호(i,j)가 서로 상이한지를 판정한다.

단계 S27에서, i=j이면 단계 S29로 간다.

단계 S27에서, i≠j이면 다음단계 S28로 간다.

다음 단계 S28에서, 대응하는 식별 번호가 n인 FF에 대하여 스캔 플래그 f2는 1로 설정되며, 이 FF은 스캔 FF으로 설계된다.

다음 단계 S29에서, 대응하는 식별 번호n는 현재의 식별 번호 p로 변환된다.

다음 단계 S30에서, 현재의 식별 번호 p가 최대 번호 P와 동일한지를 판정한다.

만약 p≠ P이면, 단계 S31로 가며, 현재의 식별 번호 p는 p=p+1로 증가되어 단계 S23으로 간다.

단계 S30에서 p=P이면, 다음 단계S32로 간다.

단계 S32에서, 현재의 식별 번호 n가 최대 번호 N와 동일한지를 판정한다.

만약 n≠ N이면, 단계 S33로 가며, 현재의 식별 번호 n는 n=n+1로 증가되어 단계 S19로 간다.

단계 S32에서 n=N이면, 다음 단계 S34로 간다.

단계 S34에서, 현재의 식별 번호가 n인 FF의 스캔 플래그(f1, f2)상의 데이터가 출력되어 메모리에 저장된다.

단계 S35에서 현재의 식별 번호 m가 최대 번호 M와 동일한지를 판정한다.

만약 m≠ M이면, 단계 S36로 가며, 현재의 식별 번호m는 m=m+1로 증가되어 단계 S13으로 간다.

단계 S35에서 m=M이면, 다음단계 S37로 간다.

단계 S37에서, 필요한 경우에 모드 제어 회로와 함께 스캔 클록 연결부가 제공된다.

다음단계 S38에서, 필요한 경우에 스캔 테스트 연결부가 제공된다.

제5도의 설계 방법은 스캔 FF(23,25)을 포함하는 목적 회로로서 제1도의 부분 회로에 예시적으로 적용되었으며, 따라서 제10도에 도시된 것처럼, 비스캔 FF(2,4)은 각각 스캔 FF(24,25)로 대체된다.

설명된 것처럼, 본 발명에 의하여 설계된 부분 스캔 패스 회로는 클록 소오스 식별 번호가 상이한 비스캔 FF간의 데이터 전달이 없으며, 따라서 멀티 클록 시스템 또는 게이트된 클록 시스템을 포함하는 회로의 스캔 테스트에 적용될 수 있다.

또한, 본 발명의 부분 스캔 패스 설계 방법은 클록 소오스 식별 번호가 상이한 스캔 FF간이나, 클록 소오스 식별 번호가 상이한 비스캔 및 스캔 FF사이의 데이터 전달을 처리하는 하드웨어 기술과 병합되어 증가된 효과를 성취할 수 있다.

제11도는 본 발명에 의한 집적 논리 회로의 부분 스캔 패스 회로내의 한쌍의 스캔 FF부근의 회로도이며, 제12도와 13도는 제11도의 회로와 관련된 다양한 신호와 데이터의 예시적인 타이밍도이다.

제11도에서, 번호 34와 36은 스캔 FF이고, 번호 33과 35는 비스캔FF이고 번호 31과 32는 각각 SCD(사용자 클록 제어기) 및 스캔 클록 인버터이다.

상기 스캔 FF(31)는 OR게이트(31a), 인버터(31b), 및 AND게이트(31c)로 이루어진다.

상기 스캔 FF(34)은 3개의 래치 회로(34a, 34b, 34d) 및 OR게이트(34c)의 조합으로 이루어진다.

상기 스캔 FF(36)은 3 개의 래치 회로 (36a, 36b, 36d) 및 AND게이트(36c)의 조합으로 이루어진다.

상기 스캔 FF(34, 36)은 관련 기술분야에서 기술되는 FLT의 플립 플롭 회로의 FF과 유사한 기능을 가지며, 각 FF의 앞단에서는 종래 회로의 스캔 플록 펄스의 프런트 에지에서 발생되는 래치작용을 하며, 각 FF의 뒷단에서는 종래 회로의 스캔 클록 펄스의 리어 에지에서 발생되는 클록 아웃 작용을 한다.

그러나, 클록 펄스의 리어 에지에 의하여 플록 아웃 작용이 어려운 종래의 CMOS 기술을 사용하는 제11도의 회로에서, 한쌍의 스캔 클록(SCLK1, SCLK2)을 사용하였으며, 따라서 스캔클록(SCLK1)펄스의 프런트 에지에 의하여 클록 아웃 작용이 발생되며, 또한 멀티 클록 및 게이트된 클록에도 적용가능하다.

스캔 FF(34)은 포지티브 논리 클록으로 동작하고, 스캔 FF(36)은 네거티브 논리 클록으로 동작하며, 반면에 비스캔 FF(33)은 포지티브 논리 클릭으로 동작하고, 비스캔 FF(35)은 네거티브 논리 클록으로 동작한다.

따라서, 비스캔 FF(33)과 스캔 FF(34)은 SCD(31)의 포지티브 논리 클록 단자에 연결된 클록 단자(CLK)를 가지고, 비스캔 FF(35)과 스캔 FF(36)은 SCD(31)의 네거티브 논리 클록 단자에 연결된 클록 단자(26P-그림1@)를 가진다.

스캔 FF(34, 36)은 무도시된 스캔 FF또는 무도시된 외부 단자의 무도시된 출력 단자와 연결된 스캔 입력 단자 (SIN, SIN2)를 가진다.

스캔 FF(34, 36)과 비스캔 FF(33, 35)은 제11도의 회로에 모두 필요한 것은 아니다. 스캔 FF(36)과 비스캔 FF(35)이 없는 경우에, SCD(31)는 인버터 (31b), AND게이트 (31c)와 네거티브 논리 클록 단자를 배제하는 것이 바람직하다. 스캔 FF(34)과 비스캔FF(33)이 없는 경우에, SCD(31)는 OR게이트(31a)와 포지티브 논리 클록 단자를 배제하는 것이 바람직하다.

제11도에서 단 한쌍의 스캔 FF(34, 36)과 단 한쌍의 FF(33, 35)에 연결된 SCD(31)는 복수개의 스캔 FF쌍과 복수개의 비스캔 FF쌍에 연결되는 것이 바람직하다.

제11도의 회로의 기능은 후술될 것이다.

처음에, 스캔 클록 (SCLK1, SCLK2)이 사용되어 스캔 FF을 시프트 레지스터로서 동작시키고, 따라서 테스트 패턴이 스캔 FF내에 설정된다.

스캔 FF(34)에 있어서, 스캔 샘플 신호는 소정 레벨 1로 설정되고, 스캔 클록(SCLK1)이 상승하여 래치 회로(34b)내에 스캔 입력 단자(SIN)로부터의 데이터를 설정시키고, 스캔 클록(SCLK2)이 상승하여 래치 회로(34d)에 데이터를 전달함으로써 출력 단자 (OUT)를 통하여 출력시킨다.

마찬가지로, 스캔 FF(36)에 있어서, 스캔 클록(SCLK1)이 상승하여 래치 회로(36d)내에 스캔 입력단자(SIN2)로부터의 데이터를 설정시키고, 스캔 클록(SCLK2)이 상승하여 래치 회로(36d)에 데이터를 전달함으로써 출력 단자 (OUT2)를 통하여 출력시킨다.

이러한 동작동안, 스캔 샘플 신호는 레벨 1에 고정되어, 사용자클록의 값이 파괴된다. 따라서, 사용자 클록은 멀티 클록 또는 게이트된 클록을 가질수 있도록 구성된다. 따라서, 이렇게 개선된 클록을 사용하여, 부분 스캔 패스 회로는 상기 기능에 이하여 보장된 소정의 시프트를 수행한다.

또한, 상기 동작동안, 비스캔 FF(33, 35)에 공급된 클록도 고정되며, 따라서 시프트되기 전에 효과적으로 데이터가 래치되며, 따라서 FF(33, 35)은 시프트로 인한 영향에서 벗어나서 관련된 테스트를 충실히 수행하게 된다.

상기 동작후에, 스캔 FF은 조합 논리의 동작과 비스캔 FF 의 동작의 결과로서 데이터 세트를 가지게 된다.

상기 동작에서, 사용자 클록이 0인 경우에, 스캔 클록 (SCLK1)은 레벨 1로 유지되고 스캔 샘플 신호가 상승하여 래치 회로(34a)내에 데이터(DATA1)값을 설정시키며, 스캔 클록(SCLK2) 가 상승하여 래치 회로(34d)내에 데이터 값을 설정시키며, 스캔 FF(36)은 비작동 상태이다.

반면에, 사용자 클록이 1인 경우에, 스캔 클록(SCLK1)은 레벨1로 유지되고 스캔 샘플 신호는 래치 회로(36a)내에 데이터(DATA2)값을 설정시키며, 스캔 클록(SCLK2)은 래치 회로(36d)내에 데이터 값을 설정시키며, 스캔 FF(34)은 비작동 상태이다.

따라서 이러한 경우에, 동작 결과는 사용자 클록의 상태에 종속되고, 사용자 클록의 오류를 동시에 검출할 수가 있다.

상기 동작후에, 스캔 FF에 래치된 데이터는 순차적으로 판독되어 기대되는 기준 패턴과 비교된다. 다음에, 집적 논리 회로를 데스트하는데 필요한 만큼 상기 단계들을 여러번 반복한다.

따라서, 본 발명에서, 제4도에도시된 일련의 단계는 클록 소오스 식별 번호가 상이한 비스캔 FF간의 데이터 전달을 제거하며, 제8도의 부분 스캔 패스 회로는 이러한 데이터 전달로 인한 결점이 없도록 설계된다.

따라서, 본 발명에 있어서, 집적 논리 회로는 멀티 클록 시스템 또는 게이트된 클록 시스템내의 부분 스캔에 적합하도록 되어있고, 따라서 칩 면적이 감소된다.

본 발명은 소정의 실시예로 기술되었지만, 청구항을 제외한 상기 실시예에 제한되지 않는다. 당업자는 본 발명의 범위와 사상에서 벗어남이 없이 실시예를 변화 또는 변형시킬 수 있을 것이다.

Claims

조합 논리 회로와, 상기 조합 논리 회로와 결합되고 복수개의 클록 신호가 공급되는 복수개의 플립 플롭 수단과, 부분 스캔 패스 회로를 구비하며, 상기 부분 스캔 패스 회로는, 클록 신호중의 연관된 한 신호가 각각 공급되고, 하나 이상의 선택된 플립 플롭 수단에 연결된 출력을 갖는 복수개의 선택된 플립 플롭 수단으로서, 상기 하나이상의 선택된 플립 플롭 수단의 적어도 하나에는 상기 선택된 플립플롭 수단과 각각 연관된 클록 신호와는 다른 클록 신호중의 하나가 공급되는, 복수개의 선택된 플립 플롭 수단과, 상기 선택된 플립 플롭 수단을 직렬 접속하는 직렬 접속 수단과, 상기 선택된 플립 플롭 수단에 스캔 클록을 공급하는 스캔 클록 공급 수단으로 이루어지는 집적 논리 회로.
제1항에 있어서, 상기 클록 신호를 제어하기 위하여 스캔 샘플 신호에 공통으로 연결되어서 제어되는 복수개의 게이트 수단을 더 구비함을 특징으로 하는 집적 논리 회로.
제2항에 있어서, 상기 선택된 플립플롭 수단의 스캔 동작시에 사전에 설정된 레벨에 고정되는 제어 레벨을 갖도록 상기 게이트 수단을 스캔 샘플 신호로 제어함을 특징으로 하는 집적 논리 회로.
조합 논리 회로와, 상기 조합 논리 회로와 결합되고 복수개의 클록 신호가 공급되는 복수개의 플립 플롭 수단을 포함하는 집적 논리 회로용 부분 스캔 패스 설계 방법에 있어서, 클록 신호중의 연관된 한 신호가 각각 공급되고, 하나 이상의 선택된 플립 플롭 수단에 연결된 출력을 갖는 복수개의 플립플롭 수단을 선택하는 단계로서, 상기 하나이상의 선택된 플립 플롭 수단의 적어도 하나에는 상기 선택된 플립 플롭 수단과 각각 연관된 클록 신호와는 다른 클록 신호중의 하나가 공급되는, 복수개의 플립 플롭 수단 선택 단계와, 상기 선택된 플립 플롭 수단을 직렬 접속하는 단계와, 상기 선택된 플립 플롭 수단에 스캔 클록을 공급하는 단계로 이루어지는 부분 스캔 패스 설계 방법.
제4항에 있어서, 상기 클록 신호를 제어하기 위하여 스캔 샘플 신호에 공통으로 연결되어서 제어되는 복수개의 게이트 수단을 제공하는 단계를 더 구비함을 특징으로 하는 부분 스캔 패스 설계 방법.