JP3403612B2 - スキャンパスネットの配線方法と半導体集積回路 - Google Patents
スキャンパスネットの配線方法と半導体集積回路Info
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- G01R31/3181—Functional testing
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Description
【０００１】
【発明の属する技術分野】ＬＳＩ（大規模集積回路）等
の半導体集積回路における動作確認を容易化するスキャ
ンパス手法では、半導体集積回路中のフリップフロップ
間を接続してスキャンパスネットを構築しておく。本発
明は、このスキャンパスネットの配線設計を合理的に行
うスキャンパスネットの配線方法に関するものである。
の半導体集積回路における動作確認を容易化するスキャ
ンパス手法では、半導体集積回路中のフリップフロップ
間を接続してスキャンパスネットを構築しておく。本発
明は、このスキャンパスネットの配線設計を合理的に行
うスキャンパスネットの配線方法に関するものである。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば、次のような文献に記載されるものがあった。 文献；情報処理学会第５２回全国大会予稿集６（平
８）、中村 小林 他著 “スキャンパスの線長最適化とホールドタイム補償の一
手法”P.27- 28テスト容易化設計のため、ＬＳＩ等の集
積回路では、回路中の遅延型のフリップフロップ（以
下、ＦＦという）を直列に接続してシフトレジスタを構
成し、スキャンパスネットを張る。スキャンパス手法で
は、このスキャンパスネットで構成されたシフトレジス
タにテストデータを保持させた上で集積回路を通常モー
ドで動作させ、スキャンアウトパッドから出力されるデ
ータをモニタしてＬＳＩの動作確認を行う。ところが、
このスキャンパスネットの配線のＬＳＩに占める面積
は、無視できるものではない。図２は、従来のスキャン
パスネットの配線方法を示すフローチャートであり、図
３は、従来のスキャンパスネットの構築例を示す図であ
る。上記文献には、スキャンパスネットの配線量を削減
するために、図２の手順ＳＴ１〜ＳＴ４で、その線長を
最小化するようにスキャンパスとなるスキャンパス用Ｆ
Ｆの接続順序を決定している。以下に、手順ＳＴ１〜Ｓ
Ｔ４の処理を説明する。
えば、次のような文献に記載されるものがあった。 文献；情報処理学会第５２回全国大会予稿集６（平
８）、中村 小林 他著 “スキャンパスの線長最適化とホールドタイム補償の一
手法”P.27- 28テスト容易化設計のため、ＬＳＩ等の集
積回路では、回路中の遅延型のフリップフロップ（以
下、ＦＦという）を直列に接続してシフトレジスタを構
成し、スキャンパスネットを張る。スキャンパス手法で
は、このスキャンパスネットで構成されたシフトレジス
タにテストデータを保持させた上で集積回路を通常モー
ドで動作させ、スキャンアウトパッドから出力されるデ
ータをモニタしてＬＳＩの動作確認を行う。ところが、
このスキャンパスネットの配線のＬＳＩに占める面積
は、無視できるものではない。図２は、従来のスキャン
パスネットの配線方法を示すフローチャートであり、図
３は、従来のスキャンパスネットの構築例を示す図であ
る。上記文献には、スキャンパスネットの配線量を削減
するために、図２の手順ＳＴ１〜ＳＴ４で、その線長を
最小化するようにスキャンパスとなるスキャンパス用Ｆ
Ｆの接続順序を決定している。以下に、手順ＳＴ１〜Ｓ
Ｔ４の処理を説明する。
【０００３】手順ＳＴ１において、集積回路中のスタン
ダードセルやその他のモジュールの配置設計を行う。こ
の配置設計により、例えば図３のように、２つの物理ブ
ロック１，２が分離されてレイアウトされる。各物理ブ
ロック１，２内の回路には、クロックパッドＰｃから入
力されたクロックＣＫがクロックバッファ３を介して与
えられる。物理ブロック１に、クロックバッファ３を介
してクロックＣＫを入力する例えば３個のクロックバッ
ファ４，５，６が配置され、物理ブロック２に、２個の
クロックバッファ７，８が配置される。クロックバッフ
ァ４の出力端子に、各クロック端子が接続されるように
５個のＦＦ１１〜１５が配置される。クロックバッファ
５の出力端子に各クロック端子が接続されるように、４
個のＦＦ２１〜２４が配置される。クロックバッファ６
の出力端子に各クロック端子が接続されるように、５個
のＦＦ３１〜３５が配置される。同様に、物理ブロック
２では、クロックバッファ７の出力端子にクロック端子
が接続されるように、４個のＦＦ４１〜４４が配置され
る。クロックバッファ８の出力端子にクロック端子が接
続されるように、５個のＦＦ５１〜５５が配置される。
スキャン用ＦＦをこれらのＦＦ１１〜５５とすると、手
順ＳＴ２では、次のような処理を行う。
ダードセルやその他のモジュールの配置設計を行う。こ
の配置設計により、例えば図３のように、２つの物理ブ
ロック１，２が分離されてレイアウトされる。各物理ブ
ロック１，２内の回路には、クロックパッドＰｃから入
力されたクロックＣＫがクロックバッファ３を介して与
えられる。物理ブロック１に、クロックバッファ３を介
してクロックＣＫを入力する例えば３個のクロックバッ
ファ４，５，６が配置され、物理ブロック２に、２個の
クロックバッファ７，８が配置される。クロックバッフ
ァ４の出力端子に、各クロック端子が接続されるように
５個のＦＦ１１〜１５が配置される。クロックバッファ
５の出力端子に各クロック端子が接続されるように、４
個のＦＦ２１〜２４が配置される。クロックバッファ６
の出力端子に各クロック端子が接続されるように、５個
のＦＦ３１〜３５が配置される。同様に、物理ブロック
２では、クロックバッファ７の出力端子にクロック端子
が接続されるように、４個のＦＦ４１〜４４が配置され
る。クロックバッファ８の出力端子にクロック端子が接
続されるように、５個のＦＦ５１〜５５が配置される。
スキャン用ＦＦをこれらのＦＦ１１〜５５とすると、手
順ＳＴ２では、次のような処理を行う。
【０００４】手順ＳＴ２において、各ＦＦ１１〜５５の
任意の２つのＦＦ間の相互距離Ｌmnを次の（１）式にて
算出する。 Ｌmn＝｜Ｘm −Ｘn ｜＋｜Ｙm −Ｙn ｜ ・・・（１） 但し、Ｘm ；ＦＦm の中心のＸ座標 Ｘn ；ＦＦn の中心のＸ座標 Ｙm ；ＦＦm の中心のＹ座標 Ｙn ；ＦＦn の中心のＹ座標 手順ＳＴ２の後の手順ＳＴ３において、次の（２）式を
用いて各ＦＦ間の距離Ｌmnの総和Ｆが最小になるスキャ
ンパスネットの経路を求める。
任意の２つのＦＦ間の相互距離Ｌmnを次の（１）式にて
算出する。 Ｌmn＝｜Ｘm −Ｘn ｜＋｜Ｙm −Ｙn ｜ ・・・（１） 但し、Ｘm ；ＦＦm の中心のＸ座標 Ｘn ；ＦＦn の中心のＸ座標 Ｙm ；ＦＦm の中心のＹ座標 Ｙn ；ＦＦn の中心のＹ座標 手順ＳＴ２の後の手順ＳＴ３において、次の（２）式を
用いて各ＦＦ間の距離Ｌmnの総和Ｆが最小になるスキャ
ンパスネットの経路を求める。
【数１】
ここで求めた経路を接続すると、各ＦＦ１１〜５５が図
３の矢印で示す順序で直列に接続れてシフトレジスタに
なる。シフトレジスタの初段になるＦＦ１１には、スキ
ャンインパッドＰｓｉからデータが入力され、最終段と
なるＦＦ５５からスキャンアウトパッドＰｓｏへデータ
が出力される構成になる。最後の手順４において、スタ
ンダードセルやその他のモジュールの配線を行いスキャ
ンパスネットを構築する。このような手順ＳＴ１〜ＳＴ
４を経て設計されたスキャンパスネットでは、経路が最
短になるが、ホールドタイムエラーが発生する可能性が
ある。ホールドタイムエラーが発生すると、ＦＦ１１〜
５５におけるクロックＣＫのエッジに同期したシフト動
作で、適切なデータの移送が行われない。一般に、ホー
ルドタイムエラーは、次の（３）の不等式がなり立つ時
に発生する。 Ｔ（path-delay）＜Ｔ（hold）＋Ｔ（clock-skew）・・・（３） 但し、Ｔ（path-delay）；スキャンパスを伝搬する信号
の遅延時間、 Ｔ（hold） ；ＦＦにおけるホールドタイム Ｔ（clock-skew）；ＦＦにおけるクロックＣＫのスキュ
ー 図４は、ホールドタイムエラーの説明図である。
３の矢印で示す順序で直列に接続れてシフトレジスタに
なる。シフトレジスタの初段になるＦＦ１１には、スキ
ャンインパッドＰｓｉからデータが入力され、最終段と
なるＦＦ５５からスキャンアウトパッドＰｓｏへデータ
が出力される構成になる。最後の手順４において、スタ
ンダードセルやその他のモジュールの配線を行いスキャ
ンパスネットを構築する。このような手順ＳＴ１〜ＳＴ
４を経て設計されたスキャンパスネットでは、経路が最
短になるが、ホールドタイムエラーが発生する可能性が
ある。ホールドタイムエラーが発生すると、ＦＦ１１〜
５５におけるクロックＣＫのエッジに同期したシフト動
作で、適切なデータの移送が行われない。一般に、ホー
ルドタイムエラーは、次の（３）の不等式がなり立つ時
に発生する。 Ｔ（path-delay）＜Ｔ（hold）＋Ｔ（clock-skew）・・・（３） 但し、Ｔ（path-delay）；スキャンパスを伝搬する信号
の遅延時間、 Ｔ（hold） ；ＦＦにおけるホールドタイム Ｔ（clock-skew）；ＦＦにおけるクロックＣＫのスキュ
ー 図４は、ホールドタイムエラーの説明図である。
【０００５】（３）式に示すように、パスの遅延時間Ｔ
（path-delay）が各ＦＦ１１〜５５におけるラッチに必
要な時間のホールドタイムＴ（hold）とスキューＴ（cl
ock-skew）との和よりも小さいときに、ホールドタイム
エラーが発生する。スキャンパスにおいては、図４のよ
うにＦＦ間にゲート等が挿入されていないため、テスト
モード時のパス遅延Ｔ（path-delay）が小さい。一方、
クロックＣＫは、正規の集積回路のクロックパスを伝搬
して前後のＦＦに与えられる。よって、クロックＣＫの
スキューＴ（clock-skew）により、ホールドタイムエラ
ーが発生しやすい。例えば、図３において、クロックバ
ッファ４からクロックＣＫを入力するＦＦ１１〜１５で
構成された群１０におけるクロックＣＫの遅延Ｔｉを
１．５０ｎｓ、クロックバッファ５からクロックＣＫを
入力するＦＦ２１〜２４で構成された群２０のクロック
ＣＫの遅延Ｔｉを１．３０ｎｓ、クロックバッファ６か
らクロックＣＫを入力するＦＦ３１〜３５で構成された
群３０のクロックＣＫの遅延Ｔｉを１．５０ｎｓ、クロ
ックバッファ７からクロックＣＫを入力するＦＦ４１〜
４４で構成された群４０のクロックＣＫの遅延Ｔｉを
０．８０．ｎｓ、及びクロックバッファ８からクロック
ＣＫを入力するＦＦ５１〜５５で構成された群５０のク
ロックＣＫの遅延Ｔｉを１．００ｎｓとする。この場
合、ＦＦ２１とＦＦ３１との間のスキャンパス、ＦＦ４
１とＦＦ５１との間のスキャンパスで、（３）式が成立
してホールドタイムエラーが発生する。図５は、ホール
ドタイムエラーの補償の説明図であり、図３中の要素と
共通する要素には共通の符号が付されている。前記文献
によれば、配線後にタイミング検証を行い、このタイミ
ング検証でホールドタイムエラーが検出された場合、図
５のように、発生箇所のスキャンパスにバッファ６１，
６２等を挿入し、遅延を発生させて補償する。
（path-delay）が各ＦＦ１１〜５５におけるラッチに必
要な時間のホールドタイムＴ（hold）とスキューＴ（cl
ock-skew）との和よりも小さいときに、ホールドタイム
エラーが発生する。スキャンパスにおいては、図４のよ
うにＦＦ間にゲート等が挿入されていないため、テスト
モード時のパス遅延Ｔ（path-delay）が小さい。一方、
クロックＣＫは、正規の集積回路のクロックパスを伝搬
して前後のＦＦに与えられる。よって、クロックＣＫの
スキューＴ（clock-skew）により、ホールドタイムエラ
ーが発生しやすい。例えば、図３において、クロックバ
ッファ４からクロックＣＫを入力するＦＦ１１〜１５で
構成された群１０におけるクロックＣＫの遅延Ｔｉを
１．５０ｎｓ、クロックバッファ５からクロックＣＫを
入力するＦＦ２１〜２４で構成された群２０のクロック
ＣＫの遅延Ｔｉを１．３０ｎｓ、クロックバッファ６か
らクロックＣＫを入力するＦＦ３１〜３５で構成された
群３０のクロックＣＫの遅延Ｔｉを１．５０ｎｓ、クロ
ックバッファ７からクロックＣＫを入力するＦＦ４１〜
４４で構成された群４０のクロックＣＫの遅延Ｔｉを
０．８０．ｎｓ、及びクロックバッファ８からクロック
ＣＫを入力するＦＦ５１〜５５で構成された群５０のク
ロックＣＫの遅延Ｔｉを１．００ｎｓとする。この場
合、ＦＦ２１とＦＦ３１との間のスキャンパス、ＦＦ４
１とＦＦ５１との間のスキャンパスで、（３）式が成立
してホールドタイムエラーが発生する。図５は、ホール
ドタイムエラーの補償の説明図であり、図３中の要素と
共通する要素には共通の符号が付されている。前記文献
によれば、配線後にタイミング検証を行い、このタイミ
ング検証でホールドタイムエラーが検出された場合、図
５のように、発生箇所のスキャンパスにバッファ６１，
６２等を挿入し、遅延を発生させて補償する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
スキャンパスネットの配線方法では、次のような課題が
あった。配線後にタイミング検証を行い、ホールドタイ
ムエラーが検出された場合にバッファ６１，６２等を挿
入してホールドタイムエラーを補償している。よって、
回路修正（バッファ挿入）と、再度の配置配線やタイミ
ング検証とを行う必要がある。つまり、回路修正と、再
度の配置配線およびタイミング検証とを行う分だけ、設
計期間が増加するという課題があった。
スキャンパスネットの配線方法では、次のような課題が
あった。配線後にタイミング検証を行い、ホールドタイ
ムエラーが検出された場合にバッファ６１，６２等を挿
入してホールドタイムエラーを補償している。よって、
回路修正（バッファ挿入）と、再度の配置配線やタイミ
ング検証とを行う必要がある。つまり、回路修正と、再
度の配置配線およびタイミング検証とを行う分だけ、設
計期間が増加するという課題があった。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、クロック入力端子からクロックパス
を介して入力されたクロックに同期してデータをそれぞ
れ保持する複数のＦＦを有しこれらのＦＦを利用して入
力信号の加工或いは処理を行う半導体集積回路に対して
その動作チェックを行うために、複数のＦＦのうちから
選択した複数のスキャン用ＦＦをテスト信号入力端子か
ら出力端子の間に直列に接続し、テストモードの時にク
ロックに同期してシフト動作するシフトレジスタを構築
するスキャンパスネットの配線方法において、次のよう
なレイアウト処理、クロック遅延計算処理、スキュー見
積り処理、距離計算処理及び経路選定処理を行って配線
処理を行うようにしている。即ち、レイアウト処理は、
半導体集積回路を構成する回路を配置する処理である。
クロック遅延計算処理は、レイアウト処理で配置された
各スキャン用ＦＦに至るクロックパスでのクロック伝搬
の遅延時間をそれぞれ見積る処理である。スキュー見積
り処理は、それらの遅延時間に基づき、各スキャン用Ｆ
Ｆの相互間におけるクロックのスキュー値をそれぞれ見
積る処理である。距離計算処理は、各スキャン用ＦＦの
相互間の距離をそれぞれ算出する処理である。経路選定
処理は、見積られたスキュー値と距離とを反映した計算
式を用い前記接続における各スキャン用ＦＦの接続順序
を求める処理である。そして、配線処理は、その接続順
序に従ってスキャン用ＦＦ間を配線してスキャンパスネ
ットを構築する処理である。
に、第１の発明は、クロック入力端子からクロックパス
を介して入力されたクロックに同期してデータをそれぞ
れ保持する複数のＦＦを有しこれらのＦＦを利用して入
力信号の加工或いは処理を行う半導体集積回路に対して
その動作チェックを行うために、複数のＦＦのうちから
選択した複数のスキャン用ＦＦをテスト信号入力端子か
ら出力端子の間に直列に接続し、テストモードの時にク
ロックに同期してシフト動作するシフトレジスタを構築
するスキャンパスネットの配線方法において、次のよう
なレイアウト処理、クロック遅延計算処理、スキュー見
積り処理、距離計算処理及び経路選定処理を行って配線
処理を行うようにしている。即ち、レイアウト処理は、
半導体集積回路を構成する回路を配置する処理である。
クロック遅延計算処理は、レイアウト処理で配置された
各スキャン用ＦＦに至るクロックパスでのクロック伝搬
の遅延時間をそれぞれ見積る処理である。スキュー見積
り処理は、それらの遅延時間に基づき、各スキャン用Ｆ
Ｆの相互間におけるクロックのスキュー値をそれぞれ見
積る処理である。距離計算処理は、各スキャン用ＦＦの
相互間の距離をそれぞれ算出する処理である。経路選定
処理は、見積られたスキュー値と距離とを反映した計算
式を用い前記接続における各スキャン用ＦＦの接続順序
を求める処理である。そして、配線処理は、その接続順
序に従ってスキャン用ＦＦ間を配線してスキャンパスネ
ットを構築する処理である。
【０００８】第２の発明は、第１の発明において、経路
選定処理で用いる計算式は、見積られたスキュー値と距
離とに対して外部から指定可能な重み付け係数が組み込
まれた計算式にしている。第３の発明は、スキャンパス
ネットの配線方法において、次のようなレイアウト処
理、クロック遅延計算処理、スキュー見積り処理、距離
計算処理、経路選定処理、及び挿入処理とを行って配線
処理を行うようにしている。レイアウト処理は、半導体
集積回路を構成する各回路を配置する処理である。クロ
ック遅延計算処理は、レイアウト処理で配置された各ス
キャン用ＦＦに至るクロックパスでのクロック伝搬の遅
延時間をそれぞれ見積る処理である。スキュー見積り処
理は、それらの各遅延時間に基づき、各スキャン用ＦＦ
の相互間におけるクロックのスキュー値をそれぞれ見積
る処理である。距離計算処理は、各スキャン用ＦＦの相
互間の距離をそれぞれ算出する処理である。経路選定処
理は、その距離に基づいた計算式を用いて前記接続にお
ける各スキャン用ＦＦの接続順序を求める処理である。
挿入処理は、見積られたスキュー値を参照し、接続順序
の設定されたスキャン用ＦＦの間に必要に応じて遅延手
段を挿入する処理である。配線処理は、遅延手段を挿入
した状態で接続順序に従ってスキャン用ＦＦ間を配線し
てスキャンパスを構築する処理である。
選定処理で用いる計算式は、見積られたスキュー値と距
離とに対して外部から指定可能な重み付け係数が組み込
まれた計算式にしている。第３の発明は、スキャンパス
ネットの配線方法において、次のようなレイアウト処
理、クロック遅延計算処理、スキュー見積り処理、距離
計算処理、経路選定処理、及び挿入処理とを行って配線
処理を行うようにしている。レイアウト処理は、半導体
集積回路を構成する各回路を配置する処理である。クロ
ック遅延計算処理は、レイアウト処理で配置された各ス
キャン用ＦＦに至るクロックパスでのクロック伝搬の遅
延時間をそれぞれ見積る処理である。スキュー見積り処
理は、それらの各遅延時間に基づき、各スキャン用ＦＦ
の相互間におけるクロックのスキュー値をそれぞれ見積
る処理である。距離計算処理は、各スキャン用ＦＦの相
互間の距離をそれぞれ算出する処理である。経路選定処
理は、その距離に基づいた計算式を用いて前記接続にお
ける各スキャン用ＦＦの接続順序を求める処理である。
挿入処理は、見積られたスキュー値を参照し、接続順序
の設定されたスキャン用ＦＦの間に必要に応じて遅延手
段を挿入する処理である。配線処理は、遅延手段を挿入
した状態で接続順序に従ってスキャン用ＦＦ間を配線し
てスキャンパスを構築する処理である。
【０００９】第４の発明は、第１または第２の発明のレ
イアウト処理、クロック遅延計算処理、スキュー見積り
処理、距離計算処理及び経路選定処理と、第３の発明の
挿入処理と配線処理を行うようにしている。第５の発明
は、複数のスキャン用ＦＦがクロックのポジティブエッ
ジで駆動される第１型のＦＦ群とネガティブエッジで駆
動される第２型のフリップフロップ群とで構成された場
合、スキュー見積り処理及び経路選定処理を該第１型の
フリップフロップ群と第２型フリップフロップ群とで分
けて行うようにしている。第６の発明は、第１から第５
の発明で構築されたスキャンパスネットを持つ半導体集
積回路にしている。第１の発明によれば、以上のように
スキャンパスネットの配線方法を構成したので、スキュ
ー見積り処理によってスキャン用ＦＦ相互間のスキュー
値が見積られ、経路選定処理では、物理的な距離ばかり
でなく、クロックスキューも考慮した接続順序が求めら
れる。そして、配線処理によって、接続順序に従った配
線が行われる。第３の発明では、スキュー見積り処理に
よってスキャン用ＦＦ相互間のスキュー値が見積られ、
スキャン用ＦＦ相互間の距離に基づいた接続順序が求め
られる。そして、挿入処理により、見積られたスキュー
値によってスキャン用ＦＦの間に、遅延手段が自動的に
挿入される。これにより、例えばホールドタイムエラー
が補償される。スキャンパス手法は、半導体集積回路の
開発段階あるいは随時行われる動作チェック等に行われ
るが、距離ばかりでなく、クロックスキューを考慮する
ことにより、ホールドタイムエラーの発生の原因となる
クロックスキューの問題が解消される。したがって、前
記課題を解決できのである。
イアウト処理、クロック遅延計算処理、スキュー見積り
処理、距離計算処理及び経路選定処理と、第３の発明の
挿入処理と配線処理を行うようにしている。第５の発明
は、複数のスキャン用ＦＦがクロックのポジティブエッ
ジで駆動される第１型のＦＦ群とネガティブエッジで駆
動される第２型のフリップフロップ群とで構成された場
合、スキュー見積り処理及び経路選定処理を該第１型の
フリップフロップ群と第２型フリップフロップ群とで分
けて行うようにしている。第６の発明は、第１から第５
の発明で構築されたスキャンパスネットを持つ半導体集
積回路にしている。第１の発明によれば、以上のように
スキャンパスネットの配線方法を構成したので、スキュ
ー見積り処理によってスキャン用ＦＦ相互間のスキュー
値が見積られ、経路選定処理では、物理的な距離ばかり
でなく、クロックスキューも考慮した接続順序が求めら
れる。そして、配線処理によって、接続順序に従った配
線が行われる。第３の発明では、スキュー見積り処理に
よってスキャン用ＦＦ相互間のスキュー値が見積られ、
スキャン用ＦＦ相互間の距離に基づいた接続順序が求め
られる。そして、挿入処理により、見積られたスキュー
値によってスキャン用ＦＦの間に、遅延手段が自動的に
挿入される。これにより、例えばホールドタイムエラー
が補償される。スキャンパス手法は、半導体集積回路の
開発段階あるいは随時行われる動作チェック等に行われ
るが、距離ばかりでなく、クロックスキューを考慮する
ことにより、ホールドタイムエラーの発生の原因となる
クロックスキューの問題が解消される。したがって、前
記課題を解決できのである。
【００１０】
【発明の実施の形態】第１の実施形態
図１は、本発明の第１の実施形態を示すスキャンパスネ
ットの配線方法のフロチャートである。図６は、図１で
構成されるスキャンパスネット例（その１）を示す図で
ある。この第１の実施形態のスキャンパスネットの配線
方法では、図１に示す手順ＳＴ１１〜ＳＴ１６によっ
て、ＬＳＩ中のＦＦを直列に接続してスキャンパスネッ
トを構築する。以下に、この手順ＳＴ１１〜ＳＴ１６を
説明する。手順ＳＴ１１はレイアウト処理であり、ＬＳ
Ｉの回路情報に基づき、スタンダードセルやその他のモ
ジュールの配置設計を行う。例えば、図３と同様のＬＳ
Ｉに、スキャンパス用ＦＦ１１〜５５を用いたスキャン
パスネットを考えると、この配置設計により、２つの物
理ブロック１，２が分離されてレイアウトされる。各物
理ブロック１，２内の回路には、クロック入力端子であ
るクロックパッドＰｃから入力されたクロックＣＫがク
ロックバッファ３を介して与えられる。物理ブロック１
に、クロックバッファ３を介してクロックＣＫを入力す
る例えば３個のクロックバッファ４，５，６を配置し、
物理ブロック２に、２個のクロックバッファ７，８を配
置する。
ットの配線方法のフロチャートである。図６は、図１で
構成されるスキャンパスネット例（その１）を示す図で
ある。この第１の実施形態のスキャンパスネットの配線
方法では、図１に示す手順ＳＴ１１〜ＳＴ１６によっ
て、ＬＳＩ中のＦＦを直列に接続してスキャンパスネッ
トを構築する。以下に、この手順ＳＴ１１〜ＳＴ１６を
説明する。手順ＳＴ１１はレイアウト処理であり、ＬＳ
Ｉの回路情報に基づき、スタンダードセルやその他のモ
ジュールの配置設計を行う。例えば、図３と同様のＬＳ
Ｉに、スキャンパス用ＦＦ１１〜５５を用いたスキャン
パスネットを考えると、この配置設計により、２つの物
理ブロック１，２が分離されてレイアウトされる。各物
理ブロック１，２内の回路には、クロック入力端子であ
るクロックパッドＰｃから入力されたクロックＣＫがク
ロックバッファ３を介して与えられる。物理ブロック１
に、クロックバッファ３を介してクロックＣＫを入力す
る例えば３個のクロックバッファ４，５，６を配置し、
物理ブロック２に、２個のクロックバッファ７，８を配
置する。
【００１１】クロックバッファ４の出力端子に対して各
クロック端子が接続されるように、５個のＦＦ１１〜１
５を配置する。クロックバッファ５の出力端子に対して
各クロック端子が接続されるように、４個のＦＦ２１〜
２４を配置する。クロックバッファ６の出力端子に対し
て各クロック端子が接続されるように、５個のＦＦ３１
〜３５を配置する。同様に、物理ブロック２では、クロ
ックバッファ７の出力端子に対して各クロック端子が接
続されるように、４個のＦＦ４１〜４４を配置する。ク
ロックバッファ８の出力端子に対して各クロック端子が
接続されるように、５個のＦＦ５１〜５５を配置する。
手順１１の後の手順ＳＴ１２は、クロック遅延計算処理
であり、クロックパッドＰｃから、各ＦＦ１１〜５５の
クロック端子に至るクロックパスの遅延時間Ｔｉをそれ
ぞれ見積る。つまり、クロックパッドＰｃから入力され
たクロックＣＫが、各ＦＦ１１〜５５に到達するまでの
時間をそれぞれ求める。手順ＳＴ１３は、スキュー見積
り処理であり、手順ＳＴ１２で求めた各遅延時間Ｔｉに
基づき、次の（４）式をすべてＦＦ１１〜５５に適用
し、該各ＦＦ１１〜５５相互間のクロックスキューＳmn
をそれぞれ算出する。 Ｓmn＝Ｔn −Ｔm ・・・（４） 但し、Ｔn ；ＦＦ１１〜５５のうちの対象となるＦＦn
のＴｉ Ｔｍ；ＦＦ１１〜５５のうちのＦＦn 以外のＦＦm のＴ
ｉ 一方、手順ＳＴ１２，ＳＴ１３と平行的に行われる手順
ＳＴ１４は、距離計算処理であり、各ＦＦ１１〜５５の
相互間の距離Ｌmnを、次の（５）式で算出する。
クロック端子が接続されるように、５個のＦＦ１１〜１
５を配置する。クロックバッファ５の出力端子に対して
各クロック端子が接続されるように、４個のＦＦ２１〜
２４を配置する。クロックバッファ６の出力端子に対し
て各クロック端子が接続されるように、５個のＦＦ３１
〜３５を配置する。同様に、物理ブロック２では、クロ
ックバッファ７の出力端子に対して各クロック端子が接
続されるように、４個のＦＦ４１〜４４を配置する。ク
ロックバッファ８の出力端子に対して各クロック端子が
接続されるように、５個のＦＦ５１〜５５を配置する。
手順１１の後の手順ＳＴ１２は、クロック遅延計算処理
であり、クロックパッドＰｃから、各ＦＦ１１〜５５の
クロック端子に至るクロックパスの遅延時間Ｔｉをそれ
ぞれ見積る。つまり、クロックパッドＰｃから入力され
たクロックＣＫが、各ＦＦ１１〜５５に到達するまでの
時間をそれぞれ求める。手順ＳＴ１３は、スキュー見積
り処理であり、手順ＳＴ１２で求めた各遅延時間Ｔｉに
基づき、次の（４）式をすべてＦＦ１１〜５５に適用
し、該各ＦＦ１１〜５５相互間のクロックスキューＳmn
をそれぞれ算出する。 Ｓmn＝Ｔn −Ｔm ・・・（４） 但し、Ｔn ；ＦＦ１１〜５５のうちの対象となるＦＦn
のＴｉ Ｔｍ；ＦＦ１１〜５５のうちのＦＦn 以外のＦＦm のＴ
ｉ 一方、手順ＳＴ１２，ＳＴ１３と平行的に行われる手順
ＳＴ１４は、距離計算処理であり、各ＦＦ１１〜５５の
相互間の距離Ｌmnを、次の（５）式で算出する。
【００１２】
Ｌmn＝｜Ｘm −Ｘn ｜＋｜Ｙm −Ｙn ｜ ・・・（５）
但し、Ｘm ；ＦＦm の中心のＸ座標
Ｘn ；ＦＦn の中心のＸ座標
Ｙm ；ＦＦm の中心のＹ座標
Ｙn ；ＦＦn の中心のＹ座標
手順ＳＴ１３，ＳＴ１４の結果が得られた後の手順ＳＴ
１５は、経路選定処理であり、ＦＦの相互間のクロック
スキューＳmnと距離Ｌmnの総和Ｆが最小のとなるスキャ
ンインパッドＰｓｉからスキャンアウトパッドＰｓｏま
での経路を、次の（６）式で求める。スキャンインパッ
ドＰｓｉは、テストデータ入力端子であり、スキャンア
ウトパッドＰｓｏは出力端子である。スキャンインパッ
ドＰｓｉとスキャンアウトパッドＰｓｏとの間に接続す
るＦＦ１１〜５５の接続順序が決定される。ここで、ス
キャンインパッドＰｓｉとスキャンアウトパッドＰｓｏ
とに接続されるＦＦとこれらのパッドＰｓｉ，Ｐｓｏと
の間のスキューは０とする。
１５は、経路選定処理であり、ＦＦの相互間のクロック
スキューＳmnと距離Ｌmnの総和Ｆが最小のとなるスキャ
ンインパッドＰｓｉからスキャンアウトパッドＰｓｏま
での経路を、次の（６）式で求める。スキャンインパッ
ドＰｓｉは、テストデータ入力端子であり、スキャンア
ウトパッドＰｓｏは出力端子である。スキャンインパッ
ドＰｓｉとスキャンアウトパッドＰｓｏとの間に接続す
るＦＦ１１〜５５の接続順序が決定される。ここで、ス
キャンインパッドＰｓｉとスキャンアウトパッドＰｓｏ
とに接続されるＦＦとこれらのパッドＰｓｉ，Ｐｓｏと
の間のスキューは０とする。
【００１３】
【数２】
手順ＳＴ１５の後の手順ＳＴ１６では配線処理を行い、
スタンダードセルや他のモジュールの配線を行う。手順
ＳＴ１１〜ＳＴ１６によって、各ＦＦ１１〜５５が図６
に示す順序で直列に接続れてシフトレジスタになる。シ
フトレジスタの初段になるＦＦ１１には、スキャンイン
パッドＰｓｉからデータが入力され、最終段となるＦＦ
５５からスキャンアウトパッドＰｓｏへデータが出力さ
れる構成になる。ここで、手順ＳＴ１５の（６）式で、
クロックスキューＳmnも考慮してスキャンパスの接続順
序を決定したので、接続されたＦＦの始点側のＦＦn の
遅延時間Ｔn と終点側のＦＦm の遅延時間Ｔm が次の
（７）式となるパスがなくなり、クロックの遅延時間Ｔ
i が大きいＦＦから小さいＦＦに順に接続される。
スタンダードセルや他のモジュールの配線を行う。手順
ＳＴ１１〜ＳＴ１６によって、各ＦＦ１１〜５５が図６
に示す順序で直列に接続れてシフトレジスタになる。シ
フトレジスタの初段になるＦＦ１１には、スキャンイン
パッドＰｓｉからデータが入力され、最終段となるＦＦ
５５からスキャンアウトパッドＰｓｏへデータが出力さ
れる構成になる。ここで、手順ＳＴ１５の（６）式で、
クロックスキューＳmnも考慮してスキャンパスの接続順
序を決定したので、接続されたＦＦの始点側のＦＦn の
遅延時間Ｔn と終点側のＦＦm の遅延時間Ｔm が次の
（７）式となるパスがなくなり、クロックの遅延時間Ｔ
i が大きいＦＦから小さいＦＦに順に接続される。
【００１４】
Ｔm ＜Ｔn ・・・（７）
図７は、図１で構築されるスキャンパスネット例（その
２）を示す図である。このスキャンパスネットは、クロ
ックＣＫを直接入力する４個のＦＦ７１〜７４と、ＡＮ
Ｄゲート７５でゲーテッドされたクロックＣＫが入力さ
れる４個のＦＦ７６〜７９を持つ集積回路に適用した例
である。（６）式における定数Ｋ1 〜Ｋ4 を指定を、配
線長を短くするよりもホールドタイムエラーの発生確率
を低く抑える方を優先させるように指定した場合、図７
のように、クロックパスの遅延がほぼ等しくなるＦＦ７
１〜７４の群がまず接続され、クロックパスの遅延がほ
ぼ等しくなるＦＦ７６〜７９の群が接続され、最終的に
両方が接続される。以上のように、この第１の実施形態
では、手順ＳＴ１５の（６）式で、距離Ｌmnばかりでな
く、クロックスキューＳmnも考慮してスキャンパスの接
続順序を決定するので、ホールドタイムエラーの発生確
率を低くできる。そのうえ、定数Ｋ1 〜Ｋ4 を指定する
ことにより、スキャンパスネットの配線量及びクロック
スキューの重み付けを変更できる。例えば、定数Ｋ1 ，
Ｋ2 を大きくし、定数Ｋ3 ，Ｋ4 を小さくすれば、配線
量の低減を優先にしたスキャンパスネットを構築でき
る。逆に、定数Ｋ1 ，Ｋ2 を小さくし、定数Ｋ3 ，Ｋ4
を大きくすると、ホールドタイムエラーの発生確率の低
減を優先したスキャンパスネットを構築できる。よっ
て、集積回路の開発期間を短縮できる。
２）を示す図である。このスキャンパスネットは、クロ
ックＣＫを直接入力する４個のＦＦ７１〜７４と、ＡＮ
Ｄゲート７５でゲーテッドされたクロックＣＫが入力さ
れる４個のＦＦ７６〜７９を持つ集積回路に適用した例
である。（６）式における定数Ｋ1 〜Ｋ4 を指定を、配
線長を短くするよりもホールドタイムエラーの発生確率
を低く抑える方を優先させるように指定した場合、図７
のように、クロックパスの遅延がほぼ等しくなるＦＦ７
１〜７４の群がまず接続され、クロックパスの遅延がほ
ぼ等しくなるＦＦ７６〜７９の群が接続され、最終的に
両方が接続される。以上のように、この第１の実施形態
では、手順ＳＴ１５の（６）式で、距離Ｌmnばかりでな
く、クロックスキューＳmnも考慮してスキャンパスの接
続順序を決定するので、ホールドタイムエラーの発生確
率を低くできる。そのうえ、定数Ｋ1 〜Ｋ4 を指定する
ことにより、スキャンパスネットの配線量及びクロック
スキューの重み付けを変更できる。例えば、定数Ｋ1 ，
Ｋ2 を大きくし、定数Ｋ3 ，Ｋ4 を小さくすれば、配線
量の低減を優先にしたスキャンパスネットを構築でき
る。逆に、定数Ｋ1 ，Ｋ2 を小さくし、定数Ｋ3 ，Ｋ4
を大きくすると、ホールドタイムエラーの発生確率の低
減を優先したスキャンパスネットを構築できる。よっ
て、集積回路の開発期間を短縮できる。
【００１５】第２の実施形態
図８は、本発明の第２の実施形態を示すスキャンパスネ
ットの配線方法のフローチャートである。この第２の実
施形態のスキャンパスネットの配線方法では、図８に示
す手順ＳＴ２１〜ＳＴ２７によって、ＬＳＩ中のＦＦを
直列に接続してスキャンパスネットを構築する。手順Ｓ
Ｔ２１〜ＳＴ２４は、第１の実施形態の手順ＳＴ１１〜
ＳＴ１４と同様であり、手順ＳＴ２１において、ＬＳＩ
の回路情報等に基づきスタンダードセルやその他のモジ
ュールの配置設計を行い、手順ＳＴ２２において、各Ｆ
Ｆのクロックパスの遅延時間Ｔｉをそれぞれ見積る。手
順ＳＴ２３において、（４）式を用い、例えば図１の各
ＦＦ１１〜５５の相互間のクロックスキューＳmnをそれ
ぞれ算出する。手順ＳＴ２４において、各ＦＦ１１〜５
５の相互間の距離Ｌmnを、（５）式で算出する。手順Ｓ
Ｔ２１〜ＳＴ２４が終了した後の手順ＳＴ２５は、第１
の実施形態とは異なる経路選定処理であり、次の（８）
式で示すＦＦ１１〜５５におけるＦＦ相互間の距離Ｌmn
の総和Ｆを最小とするスキャンパスネットの経路を求め
る。
ットの配線方法のフローチャートである。この第２の実
施形態のスキャンパスネットの配線方法では、図８に示
す手順ＳＴ２１〜ＳＴ２７によって、ＬＳＩ中のＦＦを
直列に接続してスキャンパスネットを構築する。手順Ｓ
Ｔ２１〜ＳＴ２４は、第１の実施形態の手順ＳＴ１１〜
ＳＴ１４と同様であり、手順ＳＴ２１において、ＬＳＩ
の回路情報等に基づきスタンダードセルやその他のモジ
ュールの配置設計を行い、手順ＳＴ２２において、各Ｆ
Ｆのクロックパスの遅延時間Ｔｉをそれぞれ見積る。手
順ＳＴ２３において、（４）式を用い、例えば図１の各
ＦＦ１１〜５５の相互間のクロックスキューＳmnをそれ
ぞれ算出する。手順ＳＴ２４において、各ＦＦ１１〜５
５の相互間の距離Ｌmnを、（５）式で算出する。手順Ｓ
Ｔ２１〜ＳＴ２４が終了した後の手順ＳＴ２５は、第１
の実施形態とは異なる経路選定処理であり、次の（８）
式で示すＦＦ１１〜５５におけるＦＦ相互間の距離Ｌmn
の総和Ｆを最小とするスキャンパスネットの経路を求め
る。
【００１６】
【数３】
続く、手順ＳＴ２６は挿入処理であり、手順ＳＴ２３で
求めたＦＦペア間の各スキューＳmnが、バッファ挿入基
準値以上か否かを判定し、基準値以上のＦＦ間に遅延手
段であるバッファを挿入する処理を行う。手順ＳＴ２１
〜ＳＴ２６が終了した後の手順ＳＴ２７において配線処
理を行い、スタンダードセルやその他のモジュールの配
線を行う。これにより、ＦＦ１１〜５５が直列に接続さ
れてシフトレジスタが構成されるととも、ホールドタイ
ムエラーの発生原因になるＦＦ間のスキャンパスには遅
延手段であるバッファが挿入される。よって、例えば図
５と同様のスキャンパスネットが構築される。
求めたＦＦペア間の各スキューＳmnが、バッファ挿入基
準値以上か否かを判定し、基準値以上のＦＦ間に遅延手
段であるバッファを挿入する処理を行う。手順ＳＴ２１
〜ＳＴ２６が終了した後の手順ＳＴ２７において配線処
理を行い、スタンダードセルやその他のモジュールの配
線を行う。これにより、ＦＦ１１〜５５が直列に接続さ
れてシフトレジスタが構成されるととも、ホールドタイ
ムエラーの発生原因になるＦＦ間のスキャンパスには遅
延手段であるバッファが挿入される。よって、例えば図
５と同様のスキャンパスネットが構築される。
【００１７】以上のように、この第２の実施形態によれ
ば、手順ＳＴ２６を行うようにしたので、スキューＳmn
がバッファ挿入基準値を越える場合には、自動的にバッ
ファを挿入するので、ホールドタイムエラーの発生確率
を低くできる。さらに、バッファ挿入基準値をユーザー
が指定することで、レイアウト面積の低減を優先するか
ホールドタイムエラーの発生確率の低減を優先するかを
容易に調整できる。例えば、バッファ挿入基準値を小さ
くすれば、挿入するバッファ数が減少してレイアウト面
積の低減を優先することになる。逆に、バッファ挿入基
準値を高くすれば、ホールドタイムエラーの発生確率の
低減を優先したスキャンパスネットを構築できる。よっ
て、集積回路の開発期間を短縮できる。
ば、手順ＳＴ２６を行うようにしたので、スキューＳmn
がバッファ挿入基準値を越える場合には、自動的にバッ
ファを挿入するので、ホールドタイムエラーの発生確率
を低くできる。さらに、バッファ挿入基準値をユーザー
が指定することで、レイアウト面積の低減を優先するか
ホールドタイムエラーの発生確率の低減を優先するかを
容易に調整できる。例えば、バッファ挿入基準値を小さ
くすれば、挿入するバッファ数が減少してレイアウト面
積の低減を優先することになる。逆に、バッファ挿入基
準値を高くすれば、ホールドタイムエラーの発生確率の
低減を優先したスキャンパスネットを構築できる。よっ
て、集積回路の開発期間を短縮できる。
【００１８】第３の実施形態
図９は、本発明の第３の実施形態を示すスキャンパスネ
ットの配線方法のフローチャートである。この第３の実
施形態のスキャンパスネットの配線方法では、図９に示
す手順ＳＴ３１〜ＳＴ３７によって、ＬＳＩ中のＦＦを
直列に接続してスキャンパスネットを構築する。手順Ｓ
Ｔ３１〜ＳＴ３５は、第１の実施形態の手順ＳＴ１１〜
ＳＴ１５と同様であり、手順ＳＴ３１においてはＬＳＩ
の回路情報等に基づき、スタンダードセルやその他のモ
ジュールのの配置設計を行う。手順ＳＴ３２において、
各ＦＦのクロックパスの遅延時間Ｔｉをそれぞれ見積
る。手順ＳＴ３３において、（４）式を用いて、例えば
図１の各ＦＦ１１〜５５相互間のクロックスキューＳmn
をそれぞれ算出する。手順ＳＴ３４において、各ＦＦ１
１〜５５の相互間の距離Ｌmnを、（５）式で算出する。
手順ＳＴ３５において、（６）式を用いて、スキャンイ
ンパッドＰｓｉとスキャンアウトパッドＰｓｏとの間に
接続するＦＦ１１〜５５の接続順序を決定する。
ットの配線方法のフローチャートである。この第３の実
施形態のスキャンパスネットの配線方法では、図９に示
す手順ＳＴ３１〜ＳＴ３７によって、ＬＳＩ中のＦＦを
直列に接続してスキャンパスネットを構築する。手順Ｓ
Ｔ３１〜ＳＴ３５は、第１の実施形態の手順ＳＴ１１〜
ＳＴ１５と同様であり、手順ＳＴ３１においてはＬＳＩ
の回路情報等に基づき、スタンダードセルやその他のモ
ジュールのの配置設計を行う。手順ＳＴ３２において、
各ＦＦのクロックパスの遅延時間Ｔｉをそれぞれ見積
る。手順ＳＴ３３において、（４）式を用いて、例えば
図１の各ＦＦ１１〜５５相互間のクロックスキューＳmn
をそれぞれ算出する。手順ＳＴ３４において、各ＦＦ１
１〜５５の相互間の距離Ｌmnを、（５）式で算出する。
手順ＳＴ３５において、（６）式を用いて、スキャンイ
ンパッドＰｓｉとスキャンアウトパッドＰｓｏとの間に
接続するＦＦ１１〜５５の接続順序を決定する。
【００１９】手順ＳＴ３１〜ＳＴ３５が終了した後の手
順ＳＴ３６は、第２の実施形態の手順ＳＴ２６の挿入処
理と同様の処理であり、手順ＳＴ３３で求めたＦＦ相互
間の各スキューＳmnが、バッファ挿入基準値以上か否か
を判定し、基準値以上のＦＦ間に遅延手段であるバッフ
ァを挿入する処理を行う。手順ＳＴ３１〜ＳＴ３６が終
了した後の手順ＳＴ３７において配線処理を行い、スタ
ンダードセルやその他のモジュールの配線を行う。これ
により、ＦＦ１１〜５５が直列に接続されてシフトレジ
スタが構成されるととも、ホールドタイムエラーの発生
原因になるＦＦ間のスキャンパスには遅延手段であるバ
ッファが挿入される。以上のように、この第３の実施形
態では、第１の実施形態の手順ＳＴ１５と同様の手順Ｓ
Ｔ３５を行うのでスキャンパスネットの配線量及びスキ
ューを同時に最小化するスキャンパスネットを構築でき
るとともに、さらに、第２の実施形態における手順ＳＴ
２６と同様の手順ＳＴ３６を行うので、スキュー値がバ
ッファ挿入基準値を越えるスキャンパスに自動的にバッ
ファが挿入され、より確実にホールドタイムエラーの発
生確率を低くできる。よって、集積回路の開発期間を短
縮できる。
順ＳＴ３６は、第２の実施形態の手順ＳＴ２６の挿入処
理と同様の処理であり、手順ＳＴ３３で求めたＦＦ相互
間の各スキューＳmnが、バッファ挿入基準値以上か否か
を判定し、基準値以上のＦＦ間に遅延手段であるバッフ
ァを挿入する処理を行う。手順ＳＴ３１〜ＳＴ３６が終
了した後の手順ＳＴ３７において配線処理を行い、スタ
ンダードセルやその他のモジュールの配線を行う。これ
により、ＦＦ１１〜５５が直列に接続されてシフトレジ
スタが構成されるととも、ホールドタイムエラーの発生
原因になるＦＦ間のスキャンパスには遅延手段であるバ
ッファが挿入される。以上のように、この第３の実施形
態では、第１の実施形態の手順ＳＴ１５と同様の手順Ｓ
Ｔ３５を行うのでスキャンパスネットの配線量及びスキ
ューを同時に最小化するスキャンパスネットを構築でき
るとともに、さらに、第２の実施形態における手順ＳＴ
２６と同様の手順ＳＴ３６を行うので、スキュー値がバ
ッファ挿入基準値を越えるスキャンパスに自動的にバッ
ファが挿入され、より確実にホールドタイムエラーの発
生確率を低くできる。よって、集積回路の開発期間を短
縮できる。
【００２０】第４の実施形態
図１０は、本発明の第４の実施形態を示すスキャンパス
ネットの配線方法のフローチャートであり、図１１は、
図１０で構築されるスキャンパスネット例を示す図であ
る。集積回路には、クロックＣＫの同期をとるのにネガ
テイブエッジを用いる第１型のＦＦと、ポジティブエッ
ジを用いる第２型のＦＦとの両方のＦＦを内蔵するもの
がある。この場合には、ネガティブエッジを用いるＦＦ
群と、ポジティブエッジを用いるＦＦとを分けてそれぞ
れスキャンパスネットを構築する。この第４の実施形態
では、図１０の手順ＳＴ４１〜ＳＴ４７により、ネガテ
ィブエッジを用いるＦＦ群からなるスキャンパスネット
と、ポジティブエッジを用いるＦＦ群からなるスキャン
パスネットとをそれぞれ構築する。
ネットの配線方法のフローチャートであり、図１１は、
図１０で構築されるスキャンパスネット例を示す図であ
る。集積回路には、クロックＣＫの同期をとるのにネガ
テイブエッジを用いる第１型のＦＦと、ポジティブエッ
ジを用いる第２型のＦＦとの両方のＦＦを内蔵するもの
がある。この場合には、ネガティブエッジを用いるＦＦ
群と、ポジティブエッジを用いるＦＦとを分けてそれぞ
れスキャンパスネットを構築する。この第４の実施形態
では、図１０の手順ＳＴ４１〜ＳＴ４７により、ネガテ
ィブエッジを用いるＦＦ群からなるスキャンパスネット
と、ポジティブエッジを用いるＦＦ群からなるスキャン
パスネットとをそれぞれ構築する。
【００２１】対象となる集積回路が、クロックＣＫのポ
ジティブエッジで駆動されてデータをラッチする４個の
スキャン用ＦＦ８１〜８４を備え、インバータ８５で反
転されたクロックＣＫを入力してネガティブエッジで駆
動されてデータをラッチする４個のスキャン用ＦＦ８６
〜８９を備えているものとする。これらＦＦ８１〜８
４，８６〜８９を用いたスキャンパスネットを構築する
場合、まず、図１０の手順４１と手順ＳＴ４２で、第１
の実施形態における手順ＳＴ１１，ＳＴ１２と同様の、
レイアウト処理とクロック遅延計算処理とを行う。手順
ＳＴ４２の後の手順４３において、回路情報から各ＦＦ
８１〜８４，８６〜８９の解析を行い、各ＦＦ８１〜８
４，８６〜８９がいずれのエッジでデータを取り込むか
をそれぞれ判定する。そして、手順４４において、ポジ
ティブエッジで駆動されるＦＦ８１〜８４のクロックの
スキュー値を算出し、ＦＦ８６〜８９のクロックのスキ
ュー値を算出する。これらのスキュー値の算出には、第
１の実施形態の（４）式が用いられるが、各ＦＦ８１〜
８４の群と、ＦＦ８６〜８９の群とを別に行う。手順Ｓ
Ｔ４２〜ＳＴ４４に平行的行われる手順ＳＴ４４は、第
１の実施形態の手順１４と同様の処理であり、各ＦＦ８
１〜８４，８６〜８９の相互間の距離Ｌmnを計算する。
ジティブエッジで駆動されてデータをラッチする４個の
スキャン用ＦＦ８１〜８４を備え、インバータ８５で反
転されたクロックＣＫを入力してネガティブエッジで駆
動されてデータをラッチする４個のスキャン用ＦＦ８６
〜８９を備えているものとする。これらＦＦ８１〜８
４，８６〜８９を用いたスキャンパスネットを構築する
場合、まず、図１０の手順４１と手順ＳＴ４２で、第１
の実施形態における手順ＳＴ１１，ＳＴ１２と同様の、
レイアウト処理とクロック遅延計算処理とを行う。手順
ＳＴ４２の後の手順４３において、回路情報から各ＦＦ
８１〜８４，８６〜８９の解析を行い、各ＦＦ８１〜８
４，８６〜８９がいずれのエッジでデータを取り込むか
をそれぞれ判定する。そして、手順４４において、ポジ
ティブエッジで駆動されるＦＦ８１〜８４のクロックの
スキュー値を算出し、ＦＦ８６〜８９のクロックのスキ
ュー値を算出する。これらのスキュー値の算出には、第
１の実施形態の（４）式が用いられるが、各ＦＦ８１〜
８４の群と、ＦＦ８６〜８９の群とを別に行う。手順Ｓ
Ｔ４２〜ＳＴ４４に平行的行われる手順ＳＴ４４は、第
１の実施形態の手順１４と同様の処理であり、各ＦＦ８
１〜８４，８６〜８９の相互間の距離Ｌmnを計算する。
【００２２】手順ＳＴ４６では、各ＦＦ８１〜８４の群
に対して（６）式を用いてスキャンパスの接続順序を求
める。また、これと分けて、各ＦＦ８６〜８９の群に対
して（６）式を用いてスキャンパスの接続順序を求め
る。手順ＳＴ４６の後の手順ＳＴ４７において、第２の
実施形態の手順ＳＴ２６と同様に、手順ＳＴ４４で求め
たＦＦ間の各スキューＳmnが、バッファ挿入基準値以上
か否かを判定し、基準値以上のＦＦ間に遅延手段である
バッファを挿入する処理を行う。最後の手順４８で配線
を行い、ＦＦ８１〜８４からなるスキャンパスを構築す
ると共に、ＦＦ８６〜８９からなるスキャンパスを構築
する。以上のように、この第４の実施形態では、手順Ｓ
Ｔ４３で各ＦＦがクロックのポジティブエッジで駆動さ
れて動作するか、ネガティブエッジで動作するかを判断
し、手順ＳＴ４４及び手順ＳＴ４６でＦＦ８１〜８４と
ＦＦ８６〜８９とを分けた処理を行うので、ポジティブ
エッジを使用するＦＦとネガティブエッジを使用するＦ
Ｆとが混在する半導体集積回路においても、第３の実施
形態と同様の利点を有するスキャンパスネットを構築で
きる。よって、集積回路の開発期間を短縮できる。
に対して（６）式を用いてスキャンパスの接続順序を求
める。また、これと分けて、各ＦＦ８６〜８９の群に対
して（６）式を用いてスキャンパスの接続順序を求め
る。手順ＳＴ４６の後の手順ＳＴ４７において、第２の
実施形態の手順ＳＴ２６と同様に、手順ＳＴ４４で求め
たＦＦ間の各スキューＳmnが、バッファ挿入基準値以上
か否かを判定し、基準値以上のＦＦ間に遅延手段である
バッファを挿入する処理を行う。最後の手順４８で配線
を行い、ＦＦ８１〜８４からなるスキャンパスを構築す
ると共に、ＦＦ８６〜８９からなるスキャンパスを構築
する。以上のように、この第４の実施形態では、手順Ｓ
Ｔ４３で各ＦＦがクロックのポジティブエッジで駆動さ
れて動作するか、ネガティブエッジで動作するかを判断
し、手順ＳＴ４４及び手順ＳＴ４６でＦＦ８１〜８４と
ＦＦ８６〜８９とを分けた処理を行うので、ポジティブ
エッジを使用するＦＦとネガティブエッジを使用するＦ
Ｆとが混在する半導体集積回路においても、第３の実施
形態と同様の利点を有するスキャンパスネットを構築で
きる。よって、集積回路の開発期間を短縮できる。
【００２３】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１〜第４の実施形態では、（５）式で求まる
マンハッタン距離Ｌmn使用しているが、スキャンパスネ
ットを適用するプログラムに応じてＦＦm とＦＦn の座
標値を用いる他の計算式で求めた距離を使用してもよ
い。 （２） 第１〜第３の実施形態では、ＦＦm とＦＦn の
座標をそれらの中心を示すＸm ，Ｘn ，Ｙm ，Ｙn で説
明したが、ＦＦm とＦＦn とが始点と終点の場合には、
ＦＦm をパッドＰｓｉ、ＦＦn をパッドＰｓｏの座標と
しても上記実施形態と同様の効果が得られる。 （３） 第１、第３及び第４の実施形態では、ＦＦ相互
間のスキュー値Ｓmnと距離Ｌmnとの総和Ｆを（６）式で
求めたが、該ＦＦ相互間のスキュー値Ｓmnと距離Ｌmnと
を反映するの他の計算式で求めることも可能である。 （４） 第２の実施形態では、ＦＦ相互間のスキュー値
がバッファ挿入基準値以上の場合にバッファを挿入する
ようにしているが、このバッファ挿入基準値は、固定値
でも、回路規模等の任意のパラメータを変数とする式と
しても同様の効果が得られる。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１〜第４の実施形態では、（５）式で求まる
マンハッタン距離Ｌmn使用しているが、スキャンパスネ
ットを適用するプログラムに応じてＦＦm とＦＦn の座
標値を用いる他の計算式で求めた距離を使用してもよ
い。 （２） 第１〜第３の実施形態では、ＦＦm とＦＦn の
座標をそれらの中心を示すＸm ，Ｘn ，Ｙm ，Ｙn で説
明したが、ＦＦm とＦＦn とが始点と終点の場合には、
ＦＦm をパッドＰｓｉ、ＦＦn をパッドＰｓｏの座標と
しても上記実施形態と同様の効果が得られる。 （３） 第１、第３及び第４の実施形態では、ＦＦ相互
間のスキュー値Ｓmnと距離Ｌmnとの総和Ｆを（６）式で
求めたが、該ＦＦ相互間のスキュー値Ｓmnと距離Ｌmnと
を反映するの他の計算式で求めることも可能である。 （４） 第２の実施形態では、ＦＦ相互間のスキュー値
がバッファ挿入基準値以上の場合にバッファを挿入する
ようにしているが、このバッファ挿入基準値は、固定値
でも、回路規模等の任意のパラメータを変数とする式と
しても同様の効果が得られる。
【００２４】（５） 第１〜第４の実施形態における距
離Ｌmnの算出は、例えば、手順ＳＴ１２，ＳＴ２２，Ｓ
Ｔ３２，ＳＴ４２の前に行ってもよい。 （６） 第４の実施形態における手順ＳＴ４３は、手順
ＳＴ４２の前に行ってもよい。 （７） 第２〜第４の実施形態では、バッファを遅延手
段として挿入したが、信号の極性を変えない他のゲート
や回路を遅延手段として挿入してもよい。 （８） 第１〜第３の実施形態では、チップに一つのス
キュンパスネットを構築する例を示したが、複数のスキ
ャンパスネットを構築する場合にも、同様の処理で構築
できる。 （９） 第１〜第４の実施形態では、すべて同一クロッ
クＣＫで駆動されるＦＦを用いてスキャンパスネットを
構築した例を説明したが、例えば、図７のＡＮＤゲート
７５の一方の入力端子に適宜な周波数信号を入力するこ
とで、クロックＣＫとは異なる周期のクロックができ
る。このように、異なったクロックで動作するＦＦでス
キャンパスネットを構成する場合も、上記実施形態と同
様の効果が得られる。
離Ｌmnの算出は、例えば、手順ＳＴ１２，ＳＴ２２，Ｓ
Ｔ３２，ＳＴ４２の前に行ってもよい。 （６） 第４の実施形態における手順ＳＴ４３は、手順
ＳＴ４２の前に行ってもよい。 （７） 第２〜第４の実施形態では、バッファを遅延手
段として挿入したが、信号の極性を変えない他のゲート
や回路を遅延手段として挿入してもよい。 （８） 第１〜第３の実施形態では、チップに一つのス
キュンパスネットを構築する例を示したが、複数のスキ
ャンパスネットを構築する場合にも、同様の処理で構築
できる。 （９） 第１〜第４の実施形態では、すべて同一クロッ
クＣＫで駆動されるＦＦを用いてスキャンパスネットを
構築した例を説明したが、例えば、図７のＡＮＤゲート
７５の一方の入力端子に適宜な周波数信号を入力するこ
とで、クロックＣＫとは異なる周期のクロックができ
る。このように、異なったクロックで動作するＦＦでス
キャンパスネットを構成する場合も、上記実施形態と同
様の効果が得られる。
【００２５】（１０） 第１〜第３の実施形態では、す
べてのＦＦが、クロックＣＫのネガティブエッジまたは
ポジティブエッジで駆動されるものとして説明している
が、第４の実施形態と同様に両者を分けることにより、
個別にスキャンパスネットを構成することができる。 （１１） 第１〜第４の実施形態では、チップを想定し
たが、メガセルの設計に同手法を適用しても、上記実施
形態と同様の効果が得られる。 （１２） 第１〜第４の実施形態では、スキャン用ＦＦ
のみでスキャンパスネットを構築したが、すでに設計の
完了したメガセルをスキャンパスネットに組み込む場合
でも同様であり、同様の効果が得られる。 （１３） 第１〜第４の実施形態では、通常の論理回路
内のＦＦを処理の対象としたが、バウンダリスキャン用
レジスタをその処理対象とする場合も同様の効果が得ら
れる。 （１４） 第１〜第４の実施形態では、通常の論理回路
内のＦＦを処理の対象としたが、シフトレジスタがＦＦ
からなるソフトマクロとしてインプリメントされる場
合、そのシフトレジスタを処理対象としても、同様の効
果が得られる。
べてのＦＦが、クロックＣＫのネガティブエッジまたは
ポジティブエッジで駆動されるものとして説明している
が、第４の実施形態と同様に両者を分けることにより、
個別にスキャンパスネットを構成することができる。 （１１） 第１〜第４の実施形態では、チップを想定し
たが、メガセルの設計に同手法を適用しても、上記実施
形態と同様の効果が得られる。 （１２） 第１〜第４の実施形態では、スキャン用ＦＦ
のみでスキャンパスネットを構築したが、すでに設計の
完了したメガセルをスキャンパスネットに組み込む場合
でも同様であり、同様の効果が得られる。 （１３） 第１〜第４の実施形態では、通常の論理回路
内のＦＦを処理の対象としたが、バウンダリスキャン用
レジスタをその処理対象とする場合も同様の効果が得ら
れる。 （１４） 第１〜第４の実施形態では、通常の論理回路
内のＦＦを処理の対象としたが、シフトレジスタがＦＦ
からなるソフトマクロとしてインプリメントされる場
合、そのシフトレジスタを処理対象としても、同様の効
果が得られる。
【００２６】
【発明の効果】以上詳細に説明したように、第１、第
２、及び第４の発明によれば、スキャン用ＦＦ相互間の
スキュー値を見積るスキュー見積り処理と、物理的な距
離ばかりでなく、クロックスキューも考慮した接続順序
を求める経路選定処理を行うので、ホールドタイムエラ
ーの発生の原因となるクロックスキューの問題を解消し
た上で最適化された配線が得られる。よって、集積回路
の開発期間を短縮できる。第３及び第４の発明によれ
ば、スキャン用ＦＦ相互間のスキュー値を見積るスキュ
ー見積り処理とスキャン用ＦＦ相互間の距離に基づいた
接続順序を求める経路選定処理と、挿入処理とを行うの
で、見積られたスキュー値によってスキャン用ＦＦの間
に、遅延手段が自動的に挿入され、ホールドタイムエラ
ーの発生の原因となるクロックスキューの問題を解消し
た上で最適化された配線が得られる。よって、集積回路
の開発期間を短縮できる。
２、及び第４の発明によれば、スキャン用ＦＦ相互間の
スキュー値を見積るスキュー見積り処理と、物理的な距
離ばかりでなく、クロックスキューも考慮した接続順序
を求める経路選定処理を行うので、ホールドタイムエラ
ーの発生の原因となるクロックスキューの問題を解消し
た上で最適化された配線が得られる。よって、集積回路
の開発期間を短縮できる。第３及び第４の発明によれ
ば、スキャン用ＦＦ相互間のスキュー値を見積るスキュ
ー見積り処理とスキャン用ＦＦ相互間の距離に基づいた
接続順序を求める経路選定処理と、挿入処理とを行うの
で、見積られたスキュー値によってスキャン用ＦＦの間
に、遅延手段が自動的に挿入され、ホールドタイムエラ
ーの発生の原因となるクロックスキューの問題を解消し
た上で最適化された配線が得られる。よって、集積回路
の開発期間を短縮できる。
【図１】本発明の第１の実施形態を示すスキャンパスネ
ットの配線方法のフローチャートである。
ットの配線方法のフローチャートである。
【図２】従来のスキャンパスネットの配線方法を示すフ
ローチャートである。
ローチャートである。
【図３】従来のスキャンパスネットの構築例を示す図で
ある。
ある。
【図４】ホールドタイムエラーの説明図である。
【図５】ホールドタイムエラーの補償の説明図である。
【図６】図１で構築されるスキャンパスネット例（その
１）を示す図である。
１）を示す図である。
【図７】図１で構築されるスキャンパスネット例（その
２）を示す図である。
２）を示す図である。
【図８】本発明の第２の実施形態を示すスキャンパスネ
ットの配線方法のフローチャートである。
ットの配線方法のフローチャートである。
【図９】本発明の第３の実施形態を示すスキャンパスネ
ットの配線方法のフローチャートである。
ットの配線方法のフローチャートである。
【図１０】本発明の第４の実施形態を示すスキャンパス
ネットの配線方法のフローチャートである。
ネットの配線方法のフローチャートである。
【図１１】図１０で構築されるスキャンパスネット例を
示す図である。
示す図である。
１１〜５５，７１〜７４，７６〜７９，８１〜８４，８
６〜８９ ＦＦ ６１，６２ バッファ（遅延手段） ＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１ 手順（レイアウト処理） ＳＴ１２，ＳＴ２２，ＳＴ３２，ＳＴ４２ 手順（クロック遅延計算処理） ＳＴ１３，ＳＴ２３，ＳＴ３３，ＳＴ４４ 手順（スキュー見積り処理） ＳＴ１４，ＳＴ２４，ＳＴ３４，ＳＴ４５ 手順（距離計算処理） ＳＴ１５，ＳＴ２５，ＳＴ３５，ＳＴ４６ 手順（経路選定処理） ＳＴ２６，ＳＴ３６，ＳＴ４７ 手順（挿入処理） ＳＴ１６，ＳＴ２７，ＳＴ３７，ＳＴ４８ 手順（配線処理）
６〜８９ ＦＦ ６１，６２ バッファ（遅延手段） ＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１ 手順（レイアウト処理） ＳＴ１２，ＳＴ２２，ＳＴ３２，ＳＴ４２ 手順（クロック遅延計算処理） ＳＴ１３，ＳＴ２３，ＳＴ３３，ＳＴ４４ 手順（スキュー見積り処理） ＳＴ１４，ＳＴ２４，ＳＴ３４，ＳＴ４５ 手順（距離計算処理） ＳＴ１５，ＳＴ２５，ＳＴ３５，ＳＴ４６ 手順（経路選定処理） ＳＴ２６，ＳＴ３６，ＳＴ４７ 手順（挿入処理） ＳＴ１６，ＳＴ２７，ＳＴ３７，ＳＴ４８ 手順（配線処理）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
G01R 31/28
H01L 21/822
H01L 27/04
G06F 17/50
Claims (6)
- 【請求項１】 クロック入力端子からクロックパスを介
して入力されたクロックに同期してデータをそれぞれ保
持する複数のフリップフロップを有し該フリップフロッ
プを利用して入力信号の加工或いは処理を行う半導体集
積回路に対してその動作チェックを行うために、前記複
数のフリップフロップのうちから選択した複数のスキャ
ン用フリップフロップをテスト信号入力端子から出力端
子の間に直列に接続し、テストモードの時に前記クロッ
クに同期してシフト動作するシフトレジスタを構築する
スキャンパスネットの配線方法において、 前記半導体集積回路を構成する各回路を配置するレイア
ウト処理と、 前記レイアウト処理で配置された前記各スキャン用フリ
ップフロップに至る前記クロックパスでのクロック伝搬
の遅延時間をそれぞれ見積るクロック遅延計算処理と、 前記各遅延時間に基づき、前記各スキャン用フリップフ
ロップの相互間における前記クロックのスキュー値をそ
れぞれ見積るスキュー見積り処理と、 前記各スキャン用フリップフロップの相互間の距離をそ
れぞれ算出する距離計算処理と、 前記見積られたスキュー値と前記距離とを反映した計算
式を用い前記接続における前記各スキャン用フリップフ
ロップの接続順序を求める経路選定処理とを行ってお
き、 前記接続順序に従って前記スキャン用フリップフロップ
間を配線して前記スキャンパスネットを構築する配線処
理を行うことを特徴とするスキャンパスネットの配線方
法。 - 【請求項２】 前記経路選定処理で用いる計算式は、前
記見積られたスキュー値と前記距離とに対して外部から
指定可能な重み付け係数が組み込まれた計算式としたこ
とを特徴とする請求項１記載のスキャンパスネットの配
線方法。 - 【請求項３】 クロック入力端子からクロックパスを介
して入力されたクロックに同期してデータをそれぞれ保
持する複数のフリップフロップを有し該フリップフロッ
プを利用して入力信号の加工或いは処理を行う半導体集
積回路に対してその動作チェックを行うために、前記複
数のフリップフロップのうちから選択した複数のスキャ
ン用フリップフロップをテスト信号入力端子から出力端
子の間に直列に接続し、テストモードの時に前記クロッ
クに同期してシフト動作するシフトレジスタを構築する
スキャンパスネットの配線方法において、 前記半導体集積回路を構成する各回路を配置するレイア
ウト処理と、 前記レイアウト処理で配置された前記各スキャン用フリ
ップフロップに至る前記クロックパスでのクロック伝搬
の遅延時間をそれぞれ見積るクロック遅延計算処理と、 前記各遅延時間に基づき、前記各スキャン用フリップフ
ロップの相互間における前記クロックのスキュー値をそ
れぞれ見積るスキュー見積り処理と、 前記各スキャン用フリップフロップの相互間の距離をそ
れぞれ算出する距離計算処理と、 前記距離に基づいた計算式を用いて前記接続における前
記各スキャン用フリップフロップの接続順序を求める経
路選定処理と、 前記見積られたスキュー値を参照し、前記接続順序の設
定されたスキャン用フリップフロップの間に必要に応じ
て遅延手段を挿入する挿入処理とを行っておき、 前記遅延手段を挿入した状態で前記接続順序に従って前
記スキャン用フリップフロップ間を配線して前記スキャ
ンパスを構築する配線処理を行うことを特徴するスキャ
ンパスネットの配線方法。 - 【請求項４】 請求項１または２記載のレイアウト処
理、クロック遅延計算処理、スキュー見積り処理、距離
計算処理及び経路選定処理と、 請求項３記載の挿入処理及び配線処理とを行うことを特
徴とするスキャンパスネットの配線方法。 - 【請求項５】 前記複数のスキャン用フリップフロップ
が前記クロックのポジティブエッジで駆動される第１型
のフリップフロップ群とネガティブエッジで駆動される
第２型のフリップフロップ群とで構成された場合、前記
スキュー見積り処理及び経路選定処理を該第１型のフリ
ップフロップ群と第２型フリップフロップ群とで分けて
行うことを特徴とする請求項１、２、３または４記載の
スキャンパスネットの配線方法。 - 【請求項６】 請求項１、２、３、４または５記載のス
キャンパスネットの配線方法で構築されたスキャンパス
ネットを持つことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797497A JP3403612B2 (ja) | 1997-06-05 | 1997-06-05 | スキャンパスネットの配線方法と半導体集積回路 |
| US09/090,170 US6199183B1 (en) | 1997-06-05 | 1998-06-04 | Method of forming a scan path network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797497A JP3403612B2 (ja) | 1997-06-05 | 1997-06-05 | スキャンパスネットの配線方法と半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335471A JPH10335471A (ja) | 1998-12-18 |
| JP3403612B2 true JP3403612B2 (ja) | 2003-05-06 |
Family
ID=15442318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14797497A Expired - Fee Related JP3403612B2 (ja) | 1997-06-05 | 1997-06-05 | スキャンパスネットの配線方法と半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6199183B1 (ja) |
| JP (1) | JP3403612B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP1020797B1 (en) * | 1999-01-11 | 2004-05-06 | Koken Co., Ltd. | Fault tolerant computer system |
| JP4428489B2 (ja) * | 1999-08-23 | 2010-03-10 | パナソニック株式会社 | 集積回路装置及びそのテスト方法 |
| US6502222B1 (en) * | 2000-09-28 | 2002-12-31 | Lsi Logic Corporation | Method of clock buffer partitioning to minimize clock skew for an integrated circuit design |
| US6691293B2 (en) * | 2000-11-01 | 2004-02-10 | Fujitsu Limited | Layout instrument for semiconductor integrated circuits, layout method for semiconductor integrated circuits and recording medium that stores a program for determining layout of semiconductor integrated circuits |
| WO2002071411A1 (en) * | 2001-03-06 | 2002-09-12 | Koninklijke Philips Electronics N.V. | Clock-skew resistant chain of sequential cells |
| US6757856B2 (en) * | 2001-06-29 | 2004-06-29 | International Business Machines Corporation | Apparatus and method for hardware-assisted diagnosis of broken logic-test shift-registers |
| JP2004185427A (ja) | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | スキャンパスタイミング最適化装置 |
| JP2005032102A (ja) * | 2003-07-09 | 2005-02-03 | Matsushita Electric Ind Co Ltd | スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器 |
| JP4473163B2 (ja) * | 2005-03-18 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | スキャンチェーンのホールドエラー解消方法 |
| CN102054078B (zh) * | 2009-10-30 | 2014-11-26 | 新思科技(上海)有限公司 | 物理设计中基于双向优先选择的扫描链重构方法与装置 |
| US10436841B2 (en) * | 2018-01-25 | 2019-10-08 | Mellanox Technologies, Ltd. | Use of wrapper cells to improve signal routing in integrated circuits |
| US11507721B2 (en) * | 2020-09-25 | 2022-11-22 | International Business Machines Corporation | Scan chain wirelength optimization using Q-learning based reinforcement learning |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746076B2 (ja) * | 1993-09-02 | 1998-04-28 | 日本電気株式会社 | 半導体集積回路、その設計方法およびそのテスト方法 |
| JP3210172B2 (ja) * | 1994-05-13 | 2001-09-17 | 富士通株式会社 | ディレイ・レーシング・エラーリスト出力装置 |
| JP2658903B2 (ja) * | 1994-10-05 | 1997-09-30 | 日本電気株式会社 | スキャンパス回路、その設計装置及びその設計方法 |
| JP3791859B2 (ja) * | 1996-10-30 | 2006-06-28 | 富士通株式会社 | ネットワークのスキャンパスを階層的に構成するスキャン装置および方法 |
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1997
- 1997-06-05 JP JP14797497A patent/JP3403612B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-04 US US09/090,170 patent/US6199183B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US6199183B1 (en) | 2001-03-06 |
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