JP2000046919A - 集積回路およびテスト方法 - Google Patents
集積回路およびテスト方法Info
- Publication number
- JP2000046919A JP2000046919A JP11170592A JP17059299A JP2000046919A JP 2000046919 A JP2000046919 A JP 2000046919A JP 11170592 A JP11170592 A JP 11170592A JP 17059299 A JP17059299 A JP 17059299A JP 2000046919 A JP2000046919 A JP 2000046919A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- integrated circuit
- test
- additional memory
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、集積回路および集積回路をテスト
する方法に関する。 【解決手段】 高い集積度を持つ集積回路（IC）、例え
ば、複雑なASIC（Application Specific Integrated Ci
rcuits：特定用途集積回路）あるいはSOC（Systems on
a Chip）に対して用いられる大規模あるいは超大規模集
積回路（VLSIあるいはULSI）は、多くの場合、機能およ
び／あるいは性能上の理由からマルチクロック設計スタ
イルを必要とする。マルチクロック設計は、集積回路の
テストが複雑になると共に、しばしば、非常に複雑化す
る。本発明は、複数のクロックシステムを持つ集積回路
をテストするための方法、およびテストが容易な集積回
路に関するが、この方法は、マルチプレクスド走査フリ
ップ−フロップを集積回路に挿入するステップを含む
む。この方法はさらに、集積回路を分析することで、ク
ロックシステム間の遷移を識別するステップ、および追
加のメモリ要素を集積回路内の前記クロックシステムの
遷移を持つ箇所に挿入するステップを含む。
する方法に関する。 【解決手段】 高い集積度を持つ集積回路（IC）、例え
ば、複雑なASIC（Application Specific Integrated Ci
rcuits：特定用途集積回路）あるいはSOC（Systems on
a Chip）に対して用いられる大規模あるいは超大規模集
積回路（VLSIあるいはULSI）は、多くの場合、機能およ
び／あるいは性能上の理由からマルチクロック設計スタ
イルを必要とする。マルチクロック設計は、集積回路の
テストが複雑になると共に、しばしば、非常に複雑化す
る。本発明は、複数のクロックシステムを持つ集積回路
をテストするための方法、およびテストが容易な集積回
路に関するが、この方法は、マルチプレクスド走査フリ
ップ−フロップを集積回路に挿入するステップを含む
む。この方法はさらに、集積回路を分析することで、ク
ロックシステム間の遷移を識別するステップ、および追
加のメモリ要素を集積回路内の前記クロックシステムの
遷移を持つ箇所に挿入するステップを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、集積
回路の分野、より詳細には、集積回路および集積回路を
テストするための方法に関する。
回路の分野、より詳細には、集積回路および集積回路を
テストするための方法に関する。
【０００２】
【従来の技術】高い集積度を持つ集積回路（IC）、例え
ば、複雑なASIC（Application Specific Integrated Ci
rcuits：特定用途集積回路）あるいはSOC（Systems on
a Chip）に対して用いられる大規模あるいは超大規模集
積回路（VLSIあるいはULSI）は、多くの場合、機能およ
び／あるいは性能上の理由からマルチクロック設計スタ
イルを必要とする。特に、電気通信用途においては、し
ばしば、多くのクロック構造が存在し、多くのクロック
領域の遷移が見られる。これは、機能および性能上の要
件のために、つまり、複数のデータチャネル、データ
路、マイクロコントローラインタフェースおよび電力管
理を扱うために必要となる。これら要件のために、現在
の技術によるスキャンテストに基づいて構造化されたテ
ストプログラムを生成する方法は、非常に複雑なものと
なる。このため、これらICをテストするために必要とさ
れるテストベクトルは非常に複雑なものとなり、パター
ンの生成やシミュレーションのためのテスタあるいはCP
U時間や、自動テスト設備でのテスト時間は非常に長く
なり、このため、スキューに強いテストプログラムを生
成し、これらプログラムを検証するためには、多大な努
力が必要となる。
ば、複雑なASIC（Application Specific Integrated Ci
rcuits：特定用途集積回路）あるいはSOC（Systems on
a Chip）に対して用いられる大規模あるいは超大規模集
積回路（VLSIあるいはULSI）は、多くの場合、機能およ
び／あるいは性能上の理由からマルチクロック設計スタ
イルを必要とする。特に、電気通信用途においては、し
ばしば、多くのクロック構造が存在し、多くのクロック
領域の遷移が見られる。これは、機能および性能上の要
件のために、つまり、複数のデータチャネル、データ
路、マイクロコントローラインタフェースおよび電力管
理を扱うために必要となる。これら要件のために、現在
の技術によるスキャンテストに基づいて構造化されたテ
ストプログラムを生成する方法は、非常に複雑なものと
なる。このため、これらICをテストするために必要とさ
れるテストベクトルは非常に複雑なものとなり、パター
ンの生成やシミュレーションのためのテスタあるいはCP
U時間や、自動テスト設備でのテスト時間は非常に長く
なり、このため、スキューに強いテストプログラムを生
成し、これらプログラムを検証するためには、多大な努
力が必要となる。
【０００３】図１は、クロック領域の遷移の基本的な問
題を示す。つまり、図１には、入力PIと出力POを持つ順
次論理回路Cx、Cyが示される。図示されるように、マル
チプレクスドフリップ−フロップSFx、SFyが用いられ、
ｘとｙクロック領域内には、出力Ｑを入力TIと結合する
ことでスキャン鎖が形成される。さらに、フリップ−フ
ロップSFxの出力Ｑからフリップ−フロップSFyの入力TI
への結合も存在する。走査フリップ−フロップSFx、SFy
は、論理回路Cx、Cyに結合される。論理回路Cx、Cyの結
果RESx、RESyは、走査フリップ−フロップSFx、SFyのデ
ータ入力Ｄに供給される。走査フリップ−フロップSF
x、SFyの出力Ｑは、論理回路Cx、Cyの刺激入力STIx、ST
Iyに供給される。論理回路CxとCyの間には図示されるよ
うな結合が存在する。スキャン鎖は、入力SIxと、出力S
Oyを持つ。このシステムは、異なるクロックCLx、CLyに
よってクロックされ、これらクロックは、マルチプレク
スドフリップ−フロップSFx、SFyのクロック入力に結合
される。点線は、スキャン鎖の入力SIxと出力SOyの間に
も結合が存在することを示す。走査フリップ−フロップ
SFx、SFyの入力TEは、スキャン鎖をシフトモードにセッ
トするために用いられる。
題を示す。つまり、図１には、入力PIと出力POを持つ順
次論理回路Cx、Cyが示される。図示されるように、マル
チプレクスドフリップ−フロップSFx、SFyが用いられ、
ｘとｙクロック領域内には、出力Ｑを入力TIと結合する
ことでスキャン鎖が形成される。さらに、フリップ−フ
ロップSFxの出力Ｑからフリップ−フロップSFyの入力TI
への結合も存在する。走査フリップ−フロップSFx、SFy
は、論理回路Cx、Cyに結合される。論理回路Cx、Cyの結
果RESx、RESyは、走査フリップ−フロップSFx、SFyのデ
ータ入力Ｄに供給される。走査フリップ−フロップSF
x、SFyの出力Ｑは、論理回路Cx、Cyの刺激入力STIx、ST
Iyに供給される。論理回路CxとCyの間には図示されるよ
うな結合が存在する。スキャン鎖は、入力SIxと、出力S
Oyを持つ。このシステムは、異なるクロックCLx、CLyに
よってクロックされ、これらクロックは、マルチプレク
スドフリップ−フロップSFx、SFyのクロック入力に結合
される。点線は、スキャン鎖の入力SIxと出力SOyの間に
も結合が存在することを示す。走査フリップ−フロップ
SFx、SFyの入力TEは、スキャン鎖をシフトモードにセッ
トするために用いられる。
【０００４】これらクロックCLxとCLyが等しく、従っ
て、スキューが存在しない限り、従来の技術によるATPG
（Automatic Test Pattern Generator：自動テストパタ
ーン発生器）は、正しく機能し、それぞれ、組合せ論理
Cx、Cyに対して、正しくテストパターンを生成すること
ができる。このテストパターンが（シフトモードTE＝１
において）スキャン鎖にシフトされ、結果（応答）が
（通常のモードTE＝０において）フリップ−フロップSF
x、SFy内に捕捉され、次に、（シフトモードTE＝１にお
いて）スキャン鎖からシフトアウトされる。ただし、ク
ロックCLx、CLyが異なる場合は、ｘからｙへのクロック
領域の遷移の際に、リップ−フロップSFx、SFyの２つの
異なる経路の所で問題が発生することがある。例えば、
スキャン鎖の遷移の際に、スキャン鎖SIx、SOy、SOxの
所で問題が発生したり、CxとCyの間の機能の遷移の際
に、応答経路RESx、RESyの所で問題が発生することがあ
る。
て、スキューが存在しない限り、従来の技術によるATPG
（Automatic Test Pattern Generator：自動テストパタ
ーン発生器）は、正しく機能し、それぞれ、組合せ論理
Cx、Cyに対して、正しくテストパターンを生成すること
ができる。このテストパターンが（シフトモードTE＝１
において）スキャン鎖にシフトされ、結果（応答）が
（通常のモードTE＝０において）フリップ−フロップSF
x、SFy内に捕捉され、次に、（シフトモードTE＝１にお
いて）スキャン鎖からシフトアウトされる。ただし、ク
ロックCLx、CLyが異なる場合は、ｘからｙへのクロック
領域の遷移の際に、リップ−フロップSFx、SFyの２つの
異なる経路の所で問題が発生することがある。例えば、
スキャン鎖の遷移の際に、スキャン鎖SIx、SOy、SOxの
所で問題が発生したり、CxとCyの間の機能の遷移の際
に、応答経路RESx、RESyの所で問題が発生することがあ
る。
【０００５】問題は、図１のフラッシュ（ギザギザの矢
印）によって示される位置の所で発生する。これら位置
においてデータ遷移の方向が同一の場合、例えば、ｘか
らｙの方向あるいはこの逆の方向である場合は、解決
は、比較的簡単であり、これは、スキューあるいはシフ
トレジスタ規則に従ってタイムセットを選択することで
解決される。データとクロックは、十分なタイムセット
がある限り、異なる方向に向うようにされる。データ遷
移の方向が、スキャン鎖内と機能領域内において、１方
向しか持たないのではなく、異なる方向を持つ場合は、
問題はさらに複雑となる。この場合は、スキャン鎖を並
べ替えることで問題が解決される。つまり、スキャン鎖
が領域遷移の方向が等しくなるように結合される。最も
複雑なケースは、ある領域内に、両方向の遷移が存在す
る場合である。この場合は、機能領域の遷移の一方の方
向は、あるテストにおいてタイムセットを切り替えるこ
とはできないために、全くテストできなくなる。
印）によって示される位置の所で発生する。これら位置
においてデータ遷移の方向が同一の場合、例えば、ｘか
らｙの方向あるいはこの逆の方向である場合は、解決
は、比較的簡単であり、これは、スキューあるいはシフ
トレジスタ規則に従ってタイムセットを選択することで
解決される。データとクロックは、十分なタイムセット
がある限り、異なる方向に向うようにされる。データ遷
移の方向が、スキャン鎖内と機能領域内において、１方
向しか持たないのではなく、異なる方向を持つ場合は、
問題はさらに複雑となる。この場合は、スキャン鎖を並
べ替えることで問題が解決される。つまり、スキャン鎖
が領域遷移の方向が等しくなるように結合される。最も
複雑なケースは、ある領域内に、両方向の遷移が存在す
る場合である。この場合は、機能領域の遷移の一方の方
向は、あるテストにおいてタイムセットを切り替えるこ
とはできないために、全くテストできなくなる。
【０００６】もう一つの問題として、テストの場合で
も、もし、テストクロックがテストクロックマルチプレ
クサによって同時にスイッチングされる場合は、スキュ
ーの問題が発生し得る。これは、クロックのバッファリ
ングと分配のためにタイミングをマッチングできないた
めに起こる。加えて、プロセス、温度、および電源の変
動や、テスタスキューによっても、別の問題が発生す
る。
も、もし、テストクロックがテストクロックマルチプレ
クサによって同時にスイッチングされる場合は、スキュ
ーの問題が発生し得る。これは、クロックのバッファリ
ングと分配のためにタイミングをマッチングできないた
めに起こる。加えて、プロセス、温度、および電源の変
動や、テスタスキューによっても、別の問題が発生す
る。
【０００７】２つの異なるクロック領域間に発生するス
キューとデータ遷移の問題を解決するために、ラッチド
スキャン設計と呼ばれる方法が開発されており、ドイツ
特許出願第DE 43 18 422 A1号において詳細に説明され
ている。この方法は、あらゆるタイプの遷移に対するあ
らゆる問題を解決することができ、この方法は、エッジ
センシティブフリップ−フロップとマルチプレクスドス
キャンとを組み合わせた設計スタイルにて実現される。
キューとデータ遷移の問題を解決するために、ラッチド
スキャン設計と呼ばれる方法が開発されており、ドイツ
特許出願第DE 43 18 422 A1号において詳細に説明され
ている。この方法は、あらゆるタイプの遷移に対するあ
らゆる問題を解決することができ、この方法は、エッジ
センシティブフリップ−フロップとマルチプレクスドス
キャンとを組み合わせた設計スタイルにて実現される。
【０００８】
【発明が解決しようとする課題】ただし、この方法で
は、短所として、IC内に用いられる全てのフリップ−フ
ロップに対して、データ路に、追加のラッチを加えるこ
とが必要になる。これは、二重の問題を招く。第一に、
全てのフリップ−フロップに追加のラッチを加える必要
があるために、面積オーバヘッドが著しく増加する。第
二に、これらラッチがデータ路内に挿入されるために、
追加の遅延が発生する。
は、短所として、IC内に用いられる全てのフリップ−フ
ロップに対して、データ路に、追加のラッチを加えるこ
とが必要になる。これは、二重の問題を招く。第一に、
全てのフリップ−フロップに追加のラッチを加える必要
があるために、面積オーバヘッドが著しく増加する。第
二に、これらラッチがデータ路内に挿入されるために、
追加の遅延が発生する。
【０００９】
【課題を解決するための手段】従って、本発明の一つの
目的は、テストの目的で集積回路に追加される面積オー
バヘッドが小さく、データ路に追加される遅延も小さ
な、集積回路をテストするための単純な方法を提供する
ことにある。
目的は、テストの目的で集積回路に追加される面積オー
バヘッドが小さく、データ路に追加される遅延も小さ
な、集積回路をテストするための単純な方法を提供する
ことにある。
【００１０】この目的が、複数のクロックシステムを持
つ集積回路のテスト能力（テスタビリティ）を改善する
ための本発明による方法によって達成される。この方法
は、マルチプレクスド走査フリップ−フロップを集積回
路に挿入するステップを含むむ。この方法はさらに、集
積回路を分析することで、クロックシステム間の遷移を
識別するステップ、および追加のメモリ要素を集積回路
内の前記クロックシステムの遷移を持つ箇所に挿入する
ステップを含む。
つ集積回路のテスト能力（テスタビリティ）を改善する
ための本発明による方法によって達成される。この方法
は、マルチプレクスド走査フリップ−フロップを集積回
路に挿入するステップを含むむ。この方法はさらに、集
積回路を分析することで、クロックシステム間の遷移を
識別するステップ、および追加のメモリ要素を集積回路
内の前記クロックシステムの遷移を持つ箇所に挿入する
ステップを含む。
【００１１】本発明のもう一つの目的は、テストの目的
で集積回路に追加される面積オーバヘッドが小さく、デ
ータ路に追加される遅延が小さく、しかも、使用される
外部ピンも少ない、集積回路を提供することにある。
で集積回路に追加される面積オーバヘッドが小さく、デ
ータ路に追加される遅延が小さく、しかも、使用される
外部ピンも少ない、集積回路を提供することにある。
【００１２】この目的が、テスト能力を改善するために
挿入された論理回路とスキャン鎖を備える複数のクロッ
クシステムを持つ集積回路によって達成される。特徴と
して、この回路においては、追加のメモリ要素は、前記
スキャン鎖内のクロックシステム間の遷移を持つ箇所に
配置される。
挿入された論理回路とスキャン鎖を備える複数のクロッ
クシステムを持つ集積回路によって達成される。特徴と
して、この回路においては、追加のメモリ要素は、前記
スキャン鎖内のクロックシステム間の遷移を持つ箇所に
配置される。
【００１３】長所として、本発明の方法によると、複数
のクロックシステムを持つ集積回路を容易にテストする
ことができる。もう一つの長所として、本発明の方法に
よると、テスト能力の改善するために必要とされるテス
ト回路に対する面積オーバヘッドを小さく押さえること
ができる。
のクロックシステムを持つ集積回路を容易にテストする
ことができる。もう一つの長所として、本発明の方法に
よると、テスト能力の改善するために必要とされるテス
ト回路に対する面積オーバヘッドを小さく押さえること
ができる。
【００１４】本発明および本発明の適用範囲を一層明ら
かにするために、以下に、本発明をより詳細に説明す
る。ただし、以下の説明は、もっぱら解説のためのもの
であり、当業者においては明らかなように、本発明の精
神および範囲から逸脱することなく、様々な変更および
修正が可能であることに注意する。
かにするために、以下に、本発明をより詳細に説明す
る。ただし、以下の説明は、もっぱら解説のためのもの
であり、当業者においては明らかなように、本発明の精
神および範囲から逸脱することなく、様々な変更および
修正が可能であることに注意する。
【００１５】
【発明の実施の形態】以下に図面を参照しながら本発明
についてより詳細に説明するが、図面中、同一の符号は
同一の要素を示す。
についてより詳細に説明するが、図面中、同一の符号は
同一の要素を示す。
【００１６】図２に示す順次回路は、組合せあるいは機
能層Ｃとメモリ層SFx、SFyを含み、これによって機能
（ファンクショナリティ）が形成される。テストのため
には、この回路に追加の層（テスト層）が加えられる。
追加のテスト層は、走査マルチプレクサMx、Myを含み、
これは、テストピンTEを介してテストイネーブル信号に
よって制御される。走査マルチプレクサMx、Myは、メモ
リ層SFx、SFyと一緒に実現され、これによって、図１に
示すような周知のマルチプレクスド走査フリップ−フロ
ップが形成される。
能層Ｃとメモリ層SFx、SFyを含み、これによって機能
（ファンクショナリティ）が形成される。テストのため
には、この回路に追加の層（テスト層）が加えられる。
追加のテスト層は、走査マルチプレクサMx、Myを含み、
これは、テストピンTEを介してテストイネーブル信号に
よって制御される。走査マルチプレクサMx、Myは、メモ
リ層SFx、SFyと一緒に実現され、これによって、図１に
示すような周知のマルチプレクスド走査フリップ−フロ
ップが形成される。
【００１７】最初に、この回路が、どこで領域の遷移が
発生するか分析される。スキャン鎖SFx、SFy、並びに、
機能層Ｃが、領域の遷移関して、例えば、回路のネット
リストを分析することで、分析される。
発生するか分析される。スキャン鎖SFx、SFy、並びに、
機能層Ｃが、領域の遷移関して、例えば、回路のネット
リストを分析することで、分析される。
【００１８】テスト層Mx、Myは、回路の分析において遷
移が発見された箇所のみを変更される。つまり、テスト
モードにおいて刺激あるいは応答をロックするための追
加のメモリ要素が、図３、図４、あるいは図５に示すよ
うに加えられる。追加のメモリ要素SSE、RSEは、追加の
テストピンTCLを介して、テストクロック信号によって
制御される。追加のメモリ要素SSE、RSEを加えること
で、シフトモードあるいは通常モードの走査動作の際
に、回路を、安定に、あるいは、テスト同期された状態
にすることができる。クロックCLx、CLyは、同時にアク
ティブとすることができ、キュー問題を伴うことはな
い。
移が発見された箇所のみを変更される。つまり、テスト
モードにおいて刺激あるいは応答をロックするための追
加のメモリ要素が、図３、図４、あるいは図５に示すよ
うに加えられる。追加のメモリ要素SSE、RSEは、追加の
テストピンTCLを介して、テストクロック信号によって
制御される。追加のメモリ要素SSE、RSEを加えること
で、シフトモードあるいは通常モードの走査動作の際
に、回路を、安定に、あるいは、テスト同期された状態
にすることができる。クロックCLx、CLyは、同時にアク
ティブとすることができ、キュー問題を伴うことはな
い。
【００１９】これら追加のメモリ要素SSE、RSEは、図３
に示すように、応答路内に応答メモリ要素RSEとして挿
入することも、図４に示すように、刺激路内に刺激メモ
リ要素SSEとして挿入することも、あるいは、図５に示
すように、追加の両方のメモリ要素SSE、RSEが混合して
挿入することもできる。追加のメモリ要素SSE、RSEをど
こに配置するかは、上述のように、回路の分析の結果に
依存するとともに、後に説明するように、最適化戦略に
も依存する。いずれにしても、領域の遷移を持つ２つの
フリップ−フロップの間に、テスト同期性とスキューの
ない振る舞いを確保するために、追加のメモリ要素SSE
あるいはRSEが加えられる。適当な追加のタイムセット
を用いることもできるが、これについては後に説明され
る。
に示すように、応答路内に応答メモリ要素RSEとして挿
入することも、図４に示すように、刺激路内に刺激メモ
リ要素SSEとして挿入することも、あるいは、図５に示
すように、追加の両方のメモリ要素SSE、RSEが混合して
挿入することもできる。追加のメモリ要素SSE、RSEをど
こに配置するかは、上述のように、回路の分析の結果に
依存するとともに、後に説明するように、最適化戦略に
も依存する。いずれにしても、領域の遷移を持つ２つの
フリップ−フロップの間に、テスト同期性とスキューの
ない振る舞いを確保するために、追加のメモリ要素SSE
あるいはRSEが加えられる。適当な追加のタイムセット
を用いることもできるが、これについては後に説明され
る。
【００２０】以下では、追加のメモリ要素RSE、SSEの実
施例について説明する。追加のメモリ要素RSE、SSEは、
機能モードにおいては透過的であり、テストモードにお
いてメモリデバイスとして振る舞う必要がある。追加の
メモリ要素は、図６ａに示すように、レベルセンシティ
ブラッチLDとして実現することも、あるいは、図６ｂに
示すように、マルチプレクサＭと結合されたエッジセン
シティブフリップ−フロップEDとして実現することもで
きる。レベルセンシティブラッチLDは、テストモード
に、テストピンTCLを介して、テストクロック信号によ
ってトリガされる。入力Ｄは、追加のメモリ要素RSE、S
SEの入力を形成し、出力Ｑは、追加のメモリ要素RSE、S
SEの出力を形成する。図６ｂのように、追加のメモリ要
素RSE、SSEがエッジセンシティブフリップ−フロップED
とマルチプレクサＭの組み合わせによって形成される場
合は、機能動作の際は、フリップ−フロップEDは、マル
チプレクサＭによってバイパスされる。そして、テスト
クロック信号TCLは、この構成では、フリップ−フロッ
プEDとマルチプレクサＭの両方をトリガする。
施例について説明する。追加のメモリ要素RSE、SSEは、
機能モードにおいては透過的であり、テストモードにお
いてメモリデバイスとして振る舞う必要がある。追加の
メモリ要素は、図６ａに示すように、レベルセンシティ
ブラッチLDとして実現することも、あるいは、図６ｂに
示すように、マルチプレクサＭと結合されたエッジセン
シティブフリップ−フロップEDとして実現することもで
きる。レベルセンシティブラッチLDは、テストモード
に、テストピンTCLを介して、テストクロック信号によ
ってトリガされる。入力Ｄは、追加のメモリ要素RSE、S
SEの入力を形成し、出力Ｑは、追加のメモリ要素RSE、S
SEの出力を形成する。図６ｂのように、追加のメモリ要
素RSE、SSEがエッジセンシティブフリップ−フロップED
とマルチプレクサＭの組み合わせによって形成される場
合は、機能動作の際は、フリップ−フロップEDは、マル
チプレクサＭによってバイパスされる。そして、テスト
クロック信号TCLは、この構成では、フリップ−フロッ
プEDとマルチプレクサＭの両方をトリガする。
【００２１】追加のメモリ要素RSE、SSEを、図３、４、
５に示すようにマルチプレクスド走査フリップ−フロッ
プSSFx、SSFyと一体化するためには、以下の２つのオプ
ションが考えられる。
５に示すようにマルチプレクスド走査フリップ−フロッ
プSSFx、SSFyと一体化するためには、以下の２つのオプ
ションが考えられる。
【００２２】図７ａに示す刺激を格納するためのラッチ
ベースの追加のメモリ要素SSE（以降、タイプ１ａと呼
ぶ）は、通常の走査フリップ−フロップ１１、およびこ
れに続くラッチ１２を含む。図７ａに示す応答を格納す
るためのラッチベースの追加のメモリ要素RSE（以降、
タイプ１ｂと呼ぶ）は、走査マルチプレクサ１３、ラッ
チ１４、およびこれに続くＤ−フリップ−フロップ１５
を含む。タイプ１ａとタイプ１ｂのこれらの実現は、フ
リップ−フロップとマルチプレクサの組み合わせに基づ
く追加のメモリ要素RSE、SSEと類似する。
ベースの追加のメモリ要素SSE（以降、タイプ１ａと呼
ぶ）は、通常の走査フリップ−フロップ１１、およびこ
れに続くラッチ１２を含む。図７ａに示す応答を格納す
るためのラッチベースの追加のメモリ要素RSE（以降、
タイプ１ｂと呼ぶ）は、走査マルチプレクサ１３、ラッ
チ１４、およびこれに続くＤ−フリップ−フロップ１５
を含む。タイプ１ａとタイプ１ｂのこれらの実現は、フ
リップ−フロップとマルチプレクサの組み合わせに基づ
く追加のメモリ要素RSE、SSEと類似する。
【００２３】図８ａに示す刺激を格納するためのフリッ
プ−フロップマルチプレクサベースの追加のメモリ要素
SSE（以降、タイプ２ａと呼ぶ）は、マルチプレクスド
査フリップ−フロップ２１と、これに続く、Ｄ−フリッ
プ−フロップ２２と、マルチプレクサ２３の組み合わせ
によって構成される。図８ｂに示す応答を格納するため
の追加のメモリ要素RSE（以降、タイプ２ｂと呼ぶ）
は、２つのマルチプレクスド走査フリップ−フロップ２
４、２５の組み合わせによって実現される。
プ−フロップマルチプレクサベースの追加のメモリ要素
SSE（以降、タイプ２ａと呼ぶ）は、マルチプレクスド
査フリップ−フロップ２１と、これに続く、Ｄ−フリッ
プ−フロップ２２と、マルチプレクサ２３の組み合わせ
によって構成される。図８ｂに示す応答を格納するため
の追加のメモリ要素RSE（以降、タイプ２ｂと呼ぶ）
は、２つのマルチプレクスド走査フリップ−フロップ２
４、２５の組み合わせによって実現される。
【００２４】上で説明のタイプ１、２として形成される
マルチプレクスド走査フリップ−フロップSSFx、SSFy
は、広く入手することができる従来の要素にて構築する
ことができる。ラッチベースの（タイプ１）のマルチプ
レクスド走査フリップ−フロップの主な長所は、面積オ
ーバヘッドが小なことである。ただし、一つの短所とし
て、機能路に追加の遅延が加わる問題がある。もう一つ
の短所として、幾つかのATPGツールは、レベルセンシテ
ィブ要素を扱うことができない。タイプ２のマルチプレ
クスド走査フリップ−フロップの場合は、追加の遅延
や、ATPGツールに関する問題はない。タイプ２ａのマル
チプレクサ２３はデータ路に追加され、タイプ２ｂのフ
リップ−フロップ２４は機能路に平行に接続され、この
ため、追加の遅延は発生しない。タイプ２のマルチプレ
クサも、短所として、マルチプレクサを横断しての機能
路がテストできない問題がある。ただし、この問題は、
回路内に追加のメモリ要素を持つマルチプレクスド走査
フリップ−フロップは比較的少数しか必要とされないた
めに、故障カバレッジに大きな影響を与えることはな
い。
マルチプレクスド走査フリップ−フロップSSFx、SSFy
は、広く入手することができる従来の要素にて構築する
ことができる。ラッチベースの（タイプ１）のマルチプ
レクスド走査フリップ−フロップの主な長所は、面積オ
ーバヘッドが小なことである。ただし、一つの短所とし
て、機能路に追加の遅延が加わる問題がある。もう一つ
の短所として、幾つかのATPGツールは、レベルセンシテ
ィブ要素を扱うことができない。タイプ２のマルチプレ
クスド走査フリップ−フロップの場合は、追加の遅延
や、ATPGツールに関する問題はない。タイプ２ａのマル
チプレクサ２３はデータ路に追加され、タイプ２ｂのフ
リップ−フロップ２４は機能路に平行に接続され、この
ため、追加の遅延は発生しない。タイプ２のマルチプレ
クサも、短所として、マルチプレクサを横断しての機能
路がテストできない問題がある。ただし、この問題は、
回路内に追加のメモリ要素を持つマルチプレクスド走査
フリップ−フロップは比較的少数しか必要とされないた
めに、故障カバレッジに大きな影響を与えることはな
い。
【００２５】図９は、追加のメモリ要素によって可能と
なるタイミングの簡素化について示す。機能モード（テ
ストクロック信号TCL＝０、テストイネーブル信号TE＝
０）においては、これら追加のメモリ要素SSE、RSEは、
透過的であり、マルチプレクスド走査フリップ−フロッ
プSSFx、SSFyは、従来のフリップ−フロップのように振
る舞う。走査シフトモード（テストイネーブル信号TE＝
１） においては、マルチプレクスド走査フリップ−フ
ロップSSFx、SSFyによって形成されるスキャン鎖は、テ
ストクロック信号TCLと、クロック信号CLx、CLyのスキ
ューのない２フェーズクロッキングによって制御され
る。これらクロック信号は、走査テストモード（テスト
イネーブル信号TE＝０） においても供給される。これ
ら追加のメモリ要素RSE、SSEのために、回路は、テスト
同期にされる。つまり、テスト刺激および／あるいは結
果がロックされる。この回路は、従って、クロック信号
CLx、CLyに対して、２−フェーズレベルセンシティブ回
路のように振る舞う。このため、タイムセットがテスト
クロック信号TCLに起因する変化がテスト下の回路の組
合せ論理Ｃに伝搬するのに十分に大きな場合は、どのよ
うなクロックスキューも扱うことが可能となる。クロッ
ク信号CLx、CLyは、その目的に対してテストクロックマ
ルチプレクサが用いられる場合は、従来の走査テスト設
計から知られているように、外部ピンから制御できるこ
とが必要となる。クロック信号CLx、CLyは、スキュー依
存なしに同時にアクティブになり得るために、クロック
信号CLx、CLyは、同一の信号源、例えば、システムクロ
ックを用いることもできる。この場合は、内部クロック
を持つ従来の走査設計の場合のように追加のテストクロ
ックピンは必要なくなる。
なるタイミングの簡素化について示す。機能モード（テ
ストクロック信号TCL＝０、テストイネーブル信号TE＝
０）においては、これら追加のメモリ要素SSE、RSEは、
透過的であり、マルチプレクスド走査フリップ−フロッ
プSSFx、SSFyは、従来のフリップ−フロップのように振
る舞う。走査シフトモード（テストイネーブル信号TE＝
１） においては、マルチプレクスド走査フリップ−フ
ロップSSFx、SSFyによって形成されるスキャン鎖は、テ
ストクロック信号TCLと、クロック信号CLx、CLyのスキ
ューのない２フェーズクロッキングによって制御され
る。これらクロック信号は、走査テストモード（テスト
イネーブル信号TE＝０） においても供給される。これ
ら追加のメモリ要素RSE、SSEのために、回路は、テスト
同期にされる。つまり、テスト刺激および／あるいは結
果がロックされる。この回路は、従って、クロック信号
CLx、CLyに対して、２−フェーズレベルセンシティブ回
路のように振る舞う。このため、タイムセットがテスト
クロック信号TCLに起因する変化がテスト下の回路の組
合せ論理Ｃに伝搬するのに十分に大きな場合は、どのよ
うなクロックスキューも扱うことが可能となる。クロッ
ク信号CLx、CLyは、その目的に対してテストクロックマ
ルチプレクサが用いられる場合は、従来の走査テスト設
計から知られているように、外部ピンから制御できるこ
とが必要となる。クロック信号CLx、CLyは、スキュー依
存なしに同時にアクティブになり得るために、クロック
信号CLx、CLyは、同一の信号源、例えば、システムクロ
ックを用いることもできる。この場合は、内部クロック
を持つ従来の走査設計の場合のように追加のテストクロ
ックピンは必要なくなる。
【００２６】以下では、追加のメモリ要素RSE、SSEの実
現、および最適化のための方法について説明する。第一
のステップにおいて、従来の走査テストと同様に、従来
の走査フリップ−フロップSFx、SFyを用いるスキャン鎖
を挿入する。次に、回路の全てのフリップ−フロップ
が、要求される場合、つまり、上述のようにクロック領
域の遷移が発生した場合、マルチプレクスド走査フリッ
プ−フロップSSFx、SSFyと置換される。上述のように、
マルチプレクスド走査フリップ−フロップSSFx、SSFyに
対しては、２つのテスト信号、つまり、走査マルチプレ
クサMx、Myを制御するためのテストイネーブル信号TE
と、走査データを更新および／あるいは捕捉するために
追加のメモリ要素RSE、SSEを制御するためのテストクロ
ック信号TCLが必要とされる。ATPGツールおよび集積回
路設計ツールのベンダからの独立のためには、以下の手
続きを用いると便利である。
現、および最適化のための方法について説明する。第一
のステップにおいて、従来の走査テストと同様に、従来
の走査フリップ−フロップSFx、SFyを用いるスキャン鎖
を挿入する。次に、回路の全てのフリップ−フロップ
が、要求される場合、つまり、上述のようにクロック領
域の遷移が発生した場合、マルチプレクスド走査フリッ
プ−フロップSSFx、SSFyと置換される。上述のように、
マルチプレクスド走査フリップ−フロップSSFx、SSFyに
対しては、２つのテスト信号、つまり、走査マルチプレ
クサMx、Myを制御するためのテストイネーブル信号TE
と、走査データを更新および／あるいは捕捉するために
追加のメモリ要素RSE、SSEを制御するためのテストクロ
ック信号TCLが必要とされる。ATPGツールおよび集積回
路設計ツールのベンダからの独立のためには、以下の手
続きを用いると便利である。
【００２７】最初に、必要な場合、つまり、スキャン鎖
を形成することを必要とされる場合は、従来の走査テス
トと同様に、テストされるべき回路内に、ジュアルフェ
ーズフリップ−フロップを挿入する。ジュアルフェーズ
フリップ−フロップは、ベンダおよび走査挿入ツールに
よって広くサポートされている。次に、スキャン鎖およ
び要求されるテスト制御ラインをルートする（設け
る）。
を形成することを必要とされる場合は、従来の走査テス
トと同様に、テストされるべき回路内に、ジュアルフェ
ーズフリップ−フロップを挿入する。ジュアルフェーズ
フリップ−フロップは、ベンダおよび走査挿入ツールに
よって広くサポートされている。次に、スキャン鎖およ
び要求されるテスト制御ラインをルートする（設け
る）。
【００２８】次に、クロック遷移の分析を行なう。つま
り、スキャン鎖内のどこでクロックが遷移するを、例え
ば、上述のようにネットリストを分析することで、分析
する。次に、ジュアルフェーズフリップ−フロップを、
従来のマルチプレクスド走査フリップ−フロップSFx、S
Fy、あるいは追加のメモリ要素を持つマルチプレクスド
走査フリップ−フロップSSFx、SSFyと交換する。どちら
のタイプのマルチプレクスド走査フリップ−フロップを
用いるか、つまり、SFかSSFのどちらを用いるかは、ク
ロック遷移の分析結果に基づいて決定される。以下で
は、クロック遷移の分析のステップをより詳細に説明す
ることで、追加の最適化の可能性について示す。
り、スキャン鎖内のどこでクロックが遷移するを、例え
ば、上述のようにネットリストを分析することで、分析
する。次に、ジュアルフェーズフリップ−フロップを、
従来のマルチプレクスド走査フリップ−フロップSFx、S
Fy、あるいは追加のメモリ要素を持つマルチプレクスド
走査フリップ−フロップSSFx、SSFyと交換する。どちら
のタイプのマルチプレクスド走査フリップ−フロップを
用いるか、つまり、SFかSSFのどちらを用いるかは、ク
ロック遷移の分析結果に基づいて決定される。以下で
は、クロック遷移の分析のステップをより詳細に説明す
ることで、追加の最適化の可能性について示す。
【００２９】第二のステップにおいて、テストパターン
を生成する。上述のように、追加のメモリ要素を挿入し
た場合、異なるテストクロック間のスキュー問題が排除
でき、テスト制御信号にタイムセットを適用した場合
は、回路は同期しているものとみなすことができるた
め、ATPGに対する非常に単純な回路モデルを実現するこ
とが可能となり、このため、同期あるいは組合せ回路に
対して適当な、非常に単純なATPGソフトウエアを用いる
ことが可能となる。
を生成する。上述のように、追加のメモリ要素を挿入し
た場合、異なるテストクロック間のスキュー問題が排除
でき、テスト制御信号にタイムセットを適用した場合
は、回路は同期しているものとみなすことができるた
め、ATPGに対する非常に単純な回路モデルを実現するこ
とが可能となり、このため、同期あるいは組合せ回路に
対して適当な、非常に単純なATPGソフトウエアを用いる
ことが可能となる。
【００３０】追加のメモリ要素の挿入をさらに改善およ
び最適化し、面積オーバヘッドが低減を図るために、ク
ロック領域の遷移に加えて、他の様々な局面を考慮する
必要があり、以下に、これらに局面について説明する。
び最適化し、面積オーバヘッドが低減を図るために、ク
ロック領域の遷移に加えて、他の様々な局面を考慮する
必要があり、以下に、これらに局面について説明する。
【００３１】第一の局面は、回路の構造に関する。図１
０に示す構造においては、一つのソースフリップ−フロ
ップSOが複数のシンクフリップ−フロップSIに供給す
る。この場合は、ソースフリップ−フロップSOに一つの
追加のメモリ要素SSEを設け、これによって、ソースフ
リップ−フロップSOから来る刺激を格納し、これを組合
せ論理Ｃに供給する方法の方が、各シンクフリップ−フ
ロップSIに追加のメモリ要素RSEを設け、これによっ
て、組合せ回路Ｃからの結果を格納する方法と比較して
明らかに有利である。
０に示す構造においては、一つのソースフリップ−フロ
ップSOが複数のシンクフリップ−フロップSIに供給す
る。この場合は、ソースフリップ−フロップSOに一つの
追加のメモリ要素SSEを設け、これによって、ソースフ
リップ−フロップSOから来る刺激を格納し、これを組合
せ論理Ｃに供給する方法の方が、各シンクフリップ−フ
ロップSIに追加のメモリ要素RSEを設け、これによっ
て、組合せ回路Ｃからの結果を格納する方法と比較して
明らかに有利である。
【００３２】図１１に示す構造においては、複数のソー
スフリップ−フロップSOが組合せ論理Ｃを介して一つの
シンクフリップ−フロップSIに供給する。この場合は、
シンクフリップ−フロップSIに追加のメモリ要素RSEを
設け、これによって結果を格納する方が有利である。た
だし、最も効果的な方法は、追加のメモリ要素RSEとSSE
を混合する方法、つまり、図１０に示す刺激メモリ要素
SSEを挿入するスキームと、図１１に示す応答メモリ素R
SE子挿入するスキームを混合して用いる方法である。
スフリップ−フロップSOが組合せ論理Ｃを介して一つの
シンクフリップ−フロップSIに供給する。この場合は、
シンクフリップ−フロップSIに追加のメモリ要素RSEを
設け、これによって結果を格納する方が有利である。た
だし、最も効果的な方法は、追加のメモリ要素RSEとSSE
を混合する方法、つまり、図１０に示す刺激メモリ要素
SSEを挿入するスキームと、図１１に示す応答メモリ素R
SE子挿入するスキームを混合して用いる方法である。
【００３３】第二の局面は、主として、ゲートの数（面
積オーバヘッド）と、回路のタイミングに関する。タイ
プ１の追加のメモリ要素は、ゲート数は、タイプ２より
少ない。ただし、タイプ１は、タイプ２と比較して、以
下の２つの短所を持つ。第一に、タイプ１は、データ路
内に挿入され、従って、このデータ路に回路伝搬遅延を
追加する。第二に、幾つかのツール、例えば、スタティ
ックタイミングアナライザやATPGプログラムでは、ラッ
チを正しく扱うことができないことがある。タイプ２
は、このような問題は持たないが、反対に、ゲートオー
バヘッドは、第一のタイプより大きい。加えて、タイプ
２を用いた場合は、上述のように、元のフリップ−フロ
ップへのあるいはこれからの書込みがテストされないた
めに、故障カバレッジが低減する。
積オーバヘッド）と、回路のタイミングに関する。タイ
プ１の追加のメモリ要素は、ゲート数は、タイプ２より
少ない。ただし、タイプ１は、タイプ２と比較して、以
下の２つの短所を持つ。第一に、タイプ１は、データ路
内に挿入され、従って、このデータ路に回路伝搬遅延を
追加する。第二に、幾つかのツール、例えば、スタティ
ックタイミングアナライザやATPGプログラムでは、ラッ
チを正しく扱うことができないことがある。タイプ２
は、このような問題は持たないが、反対に、ゲートオー
バヘッドは、第一のタイプより大きい。加えて、タイプ
２を用いた場合は、上述のように、元のフリップ−フロ
ップへのあるいはこれからの書込みがテストされないた
めに、故障カバレッジが低減する。
【００３４】第三の局面は、全てのテストクロックに対
して、一つ以上の複数のタイムセットによるのではな
く、単一のタイムセットを用いることに関する。クロッ
ク領域に関する詳細な情報が得られる場合は、追加のタ
イムセットをクロック領域の遷移によって応答捕捉問題
が生じないような仕方で適用することで、追加のメモリ
要素を節約し、これによって、面積オーバヘッドを節約
することが可能になる。一つのアプローチにおいては、
それぞれ、最も多くのクロック領域の遷移のシンクある
いはソースを持つクロックシステムを探索し、そのシス
テムが、テストサイクルの際に、それぞれ、最初あるい
は最後にクロックされる。より一般的なアプローチにお
いては、回路をクロック領域の遷移に関して分析し、分
析された回路のトポロジに最も適するテストクロックの
順序が定義される。残りのクロック領域の遷移は、上述
のように、追加のメモリ要素を挿入することで扱われ
る。この方法では、用いられる追加の各タイムセットに
対して、そのタイムセットに対する追加のテストピンを
用意する必要があることに注意する。
して、一つ以上の複数のタイムセットによるのではな
く、単一のタイムセットを用いることに関する。クロッ
ク領域に関する詳細な情報が得られる場合は、追加のタ
イムセットをクロック領域の遷移によって応答捕捉問題
が生じないような仕方で適用することで、追加のメモリ
要素を節約し、これによって、面積オーバヘッドを節約
することが可能になる。一つのアプローチにおいては、
それぞれ、最も多くのクロック領域の遷移のシンクある
いはソースを持つクロックシステムを探索し、そのシス
テムが、テストサイクルの際に、それぞれ、最初あるい
は最後にクロックされる。より一般的なアプローチにお
いては、回路をクロック領域の遷移に関して分析し、分
析された回路のトポロジに最も適するテストクロックの
順序が定義される。残りのクロック領域の遷移は、上述
のように、追加のメモリ要素を挿入することで扱われ
る。この方法では、用いられる追加の各タイムセットに
対して、そのタイムセットに対する追加のテストピンを
用意する必要があることに注意する。
【００３５】上述の全ての局面に対して、図１２に示す
最適化のためのアルゴリズムを適用することができる。
カウンティング変数Ｎは、用いられるタイムセットの数
を表す。上述のように追加のタイムセットが追加のメモ
リ要素を節約するために用いられる場合は、Ｎは１より
大きくなる。
最適化のためのアルゴリズムを適用することができる。
カウンティング変数Ｎは、用いられるタイムセットの数
を表す。上述のように追加のタイムセットが追加のメモ
リ要素を節約するために用いられる場合は、Ｎは１より
大きくなる。
【００３６】第一のステップ１において、テストされる
べき回路を、クロック領域の遷移に関して分析し、クロ
ック領域の遷移のリストを生成する。次に、第二のステ
ップ２において、クロック領域の遷移が発生するかチェ
ックする。クロック領域の遷移が発生しなかった場合
は、アルゴリズムは終了する。クロック領域の遷移が発
生した場合は、次のステップ３において、追加のタイム
セットを用いるべきであるか、つまり、Ｎが１より大き
いかチェックする。１より大きな場合は、ステップ４に
おいて、それへのあるいはそれからの最も多くの領域遷
移を持つクロックシステムを識別する。次に、ステップ
５において、ステップ４において識別されたクロック領
域の遷移に適当なタイムセットを加える。次に、ステッ
プ６において、ステップ５において処理されたクロック
領域の遷移をステップ１において生成されたクロック領
域の遷移のリストから削除する。次に、ステップ７にお
いて、カウンティング変数Ｎを１だけ減分する。次に、
このアルゴリズムは、ステップ２から、上述のように再
開される。他方、ステップ３において、最適化のために
追加のタイムセットが残っていないことが決定された場
合は、アルゴリズムは、ステップ８に進み、ステップ８
において、それへのあるいはそれからの最も多くのクロ
ック領域の遷移を持つマルチプレクスド走査フリップ−
フロップ（図２のSFx、SFy参照）を識別する。次に、ス
テップ９において、識別されたマルチプレクスド走査フ
リップ−フロップを一つあるいは２つの追加のメモリ要
素を持つマルチプレクスド走査フリップ−フロップ（図
３、４、５のRSEおよび／あるいはSSE）と置換する。次
に、ステップ１０において、ステップ８と９において処
理されたクロック領域の遷移をステップ１において生成
されたクロック領域の遷移のリストから削除する。その
後、アルゴリズムは、ステップ２から再開される。
べき回路を、クロック領域の遷移に関して分析し、クロ
ック領域の遷移のリストを生成する。次に、第二のステ
ップ２において、クロック領域の遷移が発生するかチェ
ックする。クロック領域の遷移が発生しなかった場合
は、アルゴリズムは終了する。クロック領域の遷移が発
生した場合は、次のステップ３において、追加のタイム
セットを用いるべきであるか、つまり、Ｎが１より大き
いかチェックする。１より大きな場合は、ステップ４に
おいて、それへのあるいはそれからの最も多くの領域遷
移を持つクロックシステムを識別する。次に、ステップ
５において、ステップ４において識別されたクロック領
域の遷移に適当なタイムセットを加える。次に、ステッ
プ６において、ステップ５において処理されたクロック
領域の遷移をステップ１において生成されたクロック領
域の遷移のリストから削除する。次に、ステップ７にお
いて、カウンティング変数Ｎを１だけ減分する。次に、
このアルゴリズムは、ステップ２から、上述のように再
開される。他方、ステップ３において、最適化のために
追加のタイムセットが残っていないことが決定された場
合は、アルゴリズムは、ステップ８に進み、ステップ８
において、それへのあるいはそれからの最も多くのクロ
ック領域の遷移を持つマルチプレクスド走査フリップ−
フロップ（図２のSFx、SFy参照）を識別する。次に、ス
テップ９において、識別されたマルチプレクスド走査フ
リップ−フロップを一つあるいは２つの追加のメモリ要
素を持つマルチプレクスド走査フリップ−フロップ（図
３、４、５のRSEおよび／あるいはSSE）と置換する。次
に、ステップ１０において、ステップ８と９において処
理されたクロック領域の遷移をステップ１において生成
されたクロック領域の遷移のリストから削除する。その
後、アルゴリズムは、ステップ２から再開される。
【図１】マルチプレクスド走査フリップ−フロップを持
つ従来の技術によるマルチプレクスド走査設計の略図で
ある。
つ従来の技術によるマルチプレクスド走査設計の略図で
ある。
【図２】別個のマルチプレクサと走査フリップ−フロッ
プを持つ従来の技術によるマルチプレクスド走査設計の
略図である。
プを持つ従来の技術によるマルチプレクスド走査設計の
略図である。
【図３】追加のメモリ要素を持つ本発明の集積回路の第
一の実施例の略図である。
一の実施例の略図である。
【図４】追加のメモリ要素を持つ本発明の集積回路の第
二の実施例の略図である。
二の実施例の略図である。
【図５】追加のメモリ要素を持つ本発明の集積回路の第
二の実施例の略図である。
二の実施例の略図である。
【図６ａ】図３〜５に示す追加のメモリ要素の２つの実
施例の略図である。
施例の略図である。
【図６ｂ】図３〜５に示す追加のメモリ要素の２つの実
施例の略図である。
施例の略図である。
【図７ａ】図６ａに示す追加のメモリ要素の第一の実現
の略図である。
の略図である。
【図７ｂ】図６ａに示す追加のメモリ要素の第一の実現
の略図である。
の略図である。
【図８ａ】図６ｂに示す追加のメモリ要素の第二の実現
の略図である。
の略図である。
【図８ｂ】図６ｂに示す追加のメモリ要素の第二の実現
の略図である。
の略図である。
【図９】本発明による集積回路に対する機能タイミング
図である。
図である。
【図１０】本発明による集積回路のトポロジーの第一の
例の略図である。
例の略図である。
【図１１】本発明による集積回路のトポロジーの第二の
例の略図である。
例の略図である。
【図１２】本発明の方法に対する最適化アルゴリズムの
流れ図である。
流れ図である。
Cx、Cy 順次論理回路 PI 順次論理回路の入力 PO 順次論理回路の出力 STIx、STIy 論理回路Cx、Cyの刺激入力 RESx、RESy 論理回路Cx、Cyの結果 SFx、SFy マルチプレクスド（走査）フリップ−フロッ
プ TI 走査フリップ−フロップの入力 Ｑ 走査フリップ−フロップの出力 Ｄ 走査フリップ−フロップのデータ入力 TE 走査フリップ−フロップの入力 SIx スキャン鎖の入力、 SOy スキャン鎖の出力 CLx、CLy クロック Ｃ 組合せあるいは機能層 SFx、SFy メモリ層 Mx、My 走査マルチプレクサ Mx、My テスト層 TE テストピン RSE 追加の応答メモリ要素 SSE 追加の刺激メモリ要素 ED エッジセンシティブフリップ−フロップ Ｍ マルチプレクサ TCL テストクロック信号 １１ 走査フリップ−フロップ １２ ラッチ １３ 走査マルチプレクサ １４ ラッチ １５ Ｄ−フリップ− フロップ ２１ マルチプレクスド査フリップ−フロップ ２２ Ｄ−フリップ−フロップ ２３ マルチプレクサ ２４、２５ マルチプレクスド走査フリップ−フロップ
プ TI 走査フリップ−フロップの入力 Ｑ 走査フリップ−フロップの出力 Ｄ 走査フリップ−フロップのデータ入力 TE 走査フリップ−フロップの入力 SIx スキャン鎖の入力、 SOy スキャン鎖の出力 CLx、CLy クロック Ｃ 組合せあるいは機能層 SFx、SFy メモリ層 Mx、My 走査マルチプレクサ Mx、My テスト層 TE テストピン RSE 追加の応答メモリ要素 SSE 追加の刺激メモリ要素 ED エッジセンシティブフリップ−フロップ Ｍ マルチプレクサ TCL テストクロック信号 １１ 走査フリップ−フロップ １２ ラッチ １３ 走査マルチプレクサ １４ ラッチ １５ Ｄ−フリップ− フロップ ２１ マルチプレクスド査フリップ−フロップ ２２ Ｄ−フリップ−フロップ ２３ マルチプレクサ ２４、２５ マルチプレクスド走査フリップ−フロップ
Claims (8)
- 【請求項１】 複数のクロックシステムを持つ集積回路
のテスト能力を改善するための方法であって、 テスト回路を前記集積回路に挿入するステップを含み、
この方法がさらに前記集積回路を分析することで、クロ
ックシステム間の遷移を識別するステップ、および追加
のメモリ要素を、前記集積回路内の前記クロックシステ
ムの遷移を持つ箇所に挿入するステップを含むことを特
徴とする方法。 - 【請求項２】 前記テスト回路がマルチプレクスド走査
フリップ−フロップから形成されることを特徴とする請
求項１の方法。 - 【請求項３】 前記追加のメモリ要素が前記テスト回路
の前に配置されることを特徴とする請求項１あるいは２
の方法。 - 【請求項４】 前記追加のメモリ要素が前記テスト回路
の後に配置されることを特徴とする請求項１あるいは２
の方法。 - 【請求項５】 前記追加のメモリ要素が前記テスト回路
の前後両方に配置されることを特徴とする請求項１ある
いは２の方法。 - 【請求項６】 前記追加のメモリ要素が前記集積回路内
のクロック領域の遷移が分岐する箇所に挿入されること
を特徴とする請求項１から５のいずれかに記載の方法。 - 【請求項７】 前記追加のメモリ要素が前記集積回路内
の複数のクロック領域の遷移が会合する箇所に挿入され
ることを特徴とする請求項１から６のいずれかに記載の
方法。 - 【請求項８】 テスト能力を改善するために挿入された
論理回路とスキャン鎖を備える複数のクロックシステム
を持つ集積回路であって、 追加のメモリ要素（RSE、SSE）が前記スキャン鎖内のク
ロックシステム（CLx、CLy）間の遷移を持つ箇所に挿入
されることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98304773A EP0965850A1 (en) | 1998-06-17 | 1998-06-17 | Scan test method for multiple clocks integrated circuit |
| EP98304773.9 | 1998-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000046919A true JP2000046919A (ja) | 2000-02-18 |
Family
ID=8234878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11170592A Pending JP2000046919A (ja) | 1998-06-17 | 1999-06-17 | 集積回路およびテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0965850A1 (ja) |
| JP (1) | JP2000046919A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530549A (ja) * | 2005-02-11 | 2008-08-07 | エヌエックスピー ビー ヴィ | 複数のクロック領域を有する集積回路のテスト方法 |
| US7576554B2 (en) | 2005-05-30 | 2009-08-18 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of testing the same |
| US7752586B2 (en) | 2007-11-20 | 2010-07-06 | International Business Machines Corporation | Design structure of an integration circuit and test method of the integrated circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448903B1 (ko) * | 2000-01-28 | 2004-09-16 | 삼성전자주식회사 | 스캔신호 변환회로를 구비한 반도체 집적회로 장치 |
| US6954887B2 (en) | 2001-03-22 | 2005-10-11 | Syntest Technologies, Inc. | Multiple-capture DFT system for scan-based integrated circuits |
| ATE309549T1 (de) * | 2002-01-28 | 2005-11-15 | Koninkl Philips Electronics Nv | Testen von schaltungen mit mehreren taktsignal- domänen |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879718A (en) * | 1987-11-30 | 1989-11-07 | Tandem Computers Incorporated | Scan data path coupling |
| US5390190A (en) * | 1992-05-29 | 1995-02-14 | Sun Microsystems, Inc. | Inter-domain latch for scan based design |
-
1998
- 1998-06-17 EP EP98304773A patent/EP0965850A1/en not_active Withdrawn
-
1999
- 1999-06-17 JP JP11170592A patent/JP2000046919A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530549A (ja) * | 2005-02-11 | 2008-08-07 | エヌエックスピー ビー ヴィ | 複数のクロック領域を有する集積回路のテスト方法 |
| US7576554B2 (en) | 2005-05-30 | 2009-08-18 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of testing the same |
| US7752586B2 (en) | 2007-11-20 | 2010-07-06 | International Business Machines Corporation | Design structure of an integration circuit and test method of the integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0965850A1 (en) | 1999-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Gupta et al. | The BALLAST methodology for structured partial scan design | |
| US5606567A (en) | Delay testing of high-performance digital components by a slow-speed tester | |
| KR100214239B1 (ko) | 부분 스캔 패스 회로를 갖는 집적 논리 회로와 부분 스캔 패스 설계 방법 | |
| US5719878A (en) | Scannable storage cell and method of operation | |
| JP2626920B2 (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
| EP0173945B1 (en) | Integrated circuit device | |
| US6389566B1 (en) | Edge-triggered scan flip-flop and one-pass scan synthesis methodology | |
| CA2219847C (en) | Method and apparatus for scan testing digital circuits | |
| US7299392B2 (en) | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device | |
| US7437634B2 (en) | Test scan cells | |
| EP1776596B1 (en) | Testing of a circuit that has an asynchronous timing circuit | |
| van Berkel et al. | Adding synchronous and LSSD modes to asynchronous circuits | |
| JP2000046919A (ja) | 集積回路およびテスト方法 | |
| JPH1074400A (ja) | シフト・レジスタ | |
| US20050015689A1 (en) | Electronic component and method for measuring its qualification | |
| JPH08201484A (ja) | 半導体集積回路装置 | |
| JP4772954B2 (ja) | Ｓｃａｎ信号変換回路を具備した半導体集積回路装置 | |
| US20090009210A1 (en) | Scan-Testable Logic Circuit | |
| Schmid et al. | Advanced synchronous scan test methodology for multi clock domain ASICs | |
| JP2989586B2 (ja) | 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体 | |
| JPH10339769A (ja) | 遅延テスト方法および該遅延テスト方法に使用するフリップフロップ | |
| US7543203B2 (en) | LSSD-compatible edge-triggered shift register latch | |
| Xiang et al. | Handling the pin overhead problem of DFTs for high-quality and at-speed tests | |
| JP2005505781A (ja) | 複雑な集積回路の自動的なスキャン・ベースのテスト | |
| JPH05341016A (ja) | 半導体集積回路装置およびテスト方法 |