JPH05341016A - 半導体集積回路装置およびテスト方法 - Google Patents
半導体集積回路装置およびテスト方法Info
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- JPH05341016A JPH05341016A JP4152380A JP15238092A JPH05341016A JP H05341016 A JPH05341016 A JP H05341016A JP 4152380 A JP4152380 A JP 4152380A JP 15238092 A JP15238092 A JP 15238092A JP H05341016 A JPH05341016 A JP H05341016A
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Abstract
(57)【要約】
【目的】非同期回路設計においても、オーバーヘッドを
できる限り小さくし、制御性と観測性を向上することが
できるスキャン動作可能な半導体集積回路装置を提供す
る。 【構成】非同期設計された半導体集積回路装置におい
て、論理回路の少なくとも１つの記憶素子を、外部から
の第１と第２の信号によって制御されるデータ選択手段
とクロック選択手段を有するスキャン記憶素子及びラッ
チ回路に置き換える。 【効果】非同期回路についてもオーバーヘッドの小さい
スキャン動作可能な本発明の半導体集積回路装置を実現
することができることから、テストパターン作成が容易
になりチップコストを増加することなく非同期回路にお
けるテストパターン作成コストが低減できる。
できる限り小さくし、制御性と観測性を向上することが
できるスキャン動作可能な半導体集積回路装置を提供す
る。 【構成】非同期設計された半導体集積回路装置におい
て、論理回路の少なくとも１つの記憶素子を、外部から
の第１と第２の信号によって制御されるデータ選択手段
とクロック選択手段を有するスキャン記憶素子及びラッ
チ回路に置き換える。 【効果】非同期回路についてもオーバーヘッドの小さい
スキャン動作可能な本発明の半導体集積回路装置を実現
することができることから、テストパターン作成が容易
になりチップコストを増加することなく非同期回路にお
けるテストパターン作成コストが低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の少なくとも
１つの記憶素子がスキャン動作可能な半導体集積回路装
置およびそのテスト方法に関するものである。
１つの記憶素子がスキャン動作可能な半導体集積回路装
置およびそのテスト方法に関するものである。
【０００２】
【従来の技術】従来のスキャン設計においては、論理回
路内の全ての記憶素子をテスト動作時にシフトイン・ア
ウト可能にするものであった。全記憶素子をスキャン動
作可能にすることにより、スキャン記憶素子の入出力と
外部端子から、組み合わせ回路の制御及び観測が行える
ことになり、論理回路の制御性と観測性を飛躍的に向上
することができた。さらに、組み合わせ回路のテストパ
ターンは、公知のアルゴリズムによって生成させること
ができるため、論理回路全体に対するテストパターンを
容易に作成することができた。組み合わせ回路のテスト
パターンを、自動的に生成するソフトウェアを以下コン
ビネーショナルＡＴＰＧ（Automatic TestPattern Gene
rator）と略す。
路内の全ての記憶素子をテスト動作時にシフトイン・ア
ウト可能にするものであった。全記憶素子をスキャン動
作可能にすることにより、スキャン記憶素子の入出力と
外部端子から、組み合わせ回路の制御及び観測が行える
ことになり、論理回路の制御性と観測性を飛躍的に向上
することができた。さらに、組み合わせ回路のテストパ
ターンは、公知のアルゴリズムによって生成させること
ができるため、論理回路全体に対するテストパターンを
容易に作成することができた。組み合わせ回路のテスト
パターンを、自動的に生成するソフトウェアを以下コン
ビネーショナルＡＴＰＧ（Automatic TestPattern Gene
rator）と略す。
【０００３】このような全記憶素子をスキャン動作させ
る従来のスキャン設計（以下フルスキャン設計と略す）
及びスキャンテスト方式の特許のとしては、特公昭57-3
107公報の論理装置のレベル感知形試験方法などがあ
る。
る従来のスキャン設計（以下フルスキャン設計と略す）
及びスキャンテスト方式の特許のとしては、特公昭57-3
107公報の論理装置のレベル感知形試験方法などがあ
る。
【０００４】フルスキャン設計におけるスキャン記憶素
子であるスキャンフリップフロップの機能は、通常動作
時のシステムデータとテスト動作時のスキャンシフトデ
ータとを選択する機能と、クロックに同期してデータを
保持，出力する機能から成る。そしてその構成は通常の
フリップフロップ回路に対して、素子数の増加（以下オ
ーバーヘッドと略す）をできる限り小さくしたものであ
り、前述した特公昭57-3107 公報におけるシフトレジス
タラッチの実施例を図１に示した。
子であるスキャンフリップフロップの機能は、通常動作
時のシステムデータとテスト動作時のスキャンシフトデ
ータとを選択する機能と、クロックに同期してデータを
保持，出力する機能から成る。そしてその構成は通常の
フリップフロップ回路に対して、素子数の増加（以下オ
ーバーヘッドと略す）をできる限り小さくしたものであ
り、前述した特公昭57-3107 公報におけるシフトレジス
タラッチの実施例を図１に示した。
【０００５】図１のシフトレジスタラッチにおいては、
１１１〜１２０はナンド回路、１３１と１３２はインバ
ーター回路、通常時は１０２と１０５との２相のシステ
ムクロックで１０１の通常データを保持，出力し、テス
ト時は、さらに１０４と１０５との２相シフトクロック
によって、１０３のスキャンデータをシフト動作する。
このため、図１のシフトレジスタラッチを用いた論理回
路は、完全同期設計されていた。
１１１〜１２０はナンド回路、１３１と１３２はインバ
ーター回路、通常時は１０２と１０５との２相のシステ
ムクロックで１０１の通常データを保持，出力し、テス
ト時は、さらに１０４と１０５との２相シフトクロック
によって、１０３のスキャンデータをシフト動作する。
このため、図１のシフトレジスタラッチを用いた論理回
路は、完全同期設計されていた。
【０００６】
【発明が解決しようとする課題】従来のフルスキャン設
計においては、制御性と観測性を飛躍的に向上すること
はできたが、オーバーヘッドをできる限り小さくするた
めに、同期設計しなければならないという論理設計上の
制約があった。
計においては、制御性と観測性を飛躍的に向上すること
はできたが、オーバーヘッドをできる限り小さくするた
めに、同期設計しなければならないという論理設計上の
制約があった。
【０００７】本発明は、非同期回路設計においても、オ
ーバーヘッドをできる限り小さくし、制御性と観測性を
向上することができるスキャン動作可能な半導体集積回
路装置を提供することを目的としている。
ーバーヘッドをできる限り小さくし、制御性と観測性を
向上することができるスキャン動作可能な半導体集積回
路装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】（１） 非同期設計され
た半導体集積回路装置において、論理回路の少なくとも
１つの記憶素子が、外部からの第１と第２の信号によっ
て制御されるデータ選択手段とクロック選択手段を有
し、前記データ選択手段の第１のデータ入力は前段回路
出力に第２のデータ入力はスキャンシフトデータに接続
され、また前記クロック選択手段の第１のクロック入力
は通常動作クロックに第２のクロック入力は外部スキャ
ンクロックに接続されたことを特徴する。
た半導体集積回路装置において、論理回路の少なくとも
１つの記憶素子が、外部からの第１と第２の信号によっ
て制御されるデータ選択手段とクロック選択手段を有
し、前記データ選択手段の第１のデータ入力は前段回路
出力に第２のデータ入力はスキャンシフトデータに接続
され、また前記クロック選択手段の第１のクロック入力
は通常動作クロックに第２のクロック入力は外部スキャ
ンクロックに接続されたことを特徴する。
【０００９】（２） 前記（１）に記載された少なくと
も一つのスキャン記憶素子の出力にラッチ回路を接続
し、前記ラッチ回路の出力は次段の入力信号に接続さ
れ、前記ラッチ回路のクロック入力は外部端子に接続さ
れ、前記ラッチ回路のクロック入力は外部端子に接続さ
れたことを特徴とする。
も一つのスキャン記憶素子の出力にラッチ回路を接続
し、前記ラッチ回路の出力は次段の入力信号に接続さ
れ、前記ラッチ回路のクロック入力は外部端子に接続さ
れ、前記ラッチ回路のクロック入力は外部端子に接続さ
れたことを特徴とする。
【００１０】（３） 前記（１）または前記（２）に記
載したスキャン記憶素子およびラッチ回路を持たない通
常の非同期論理回路において、回路解析手段によって制
御性および観測性を算出し、制御性または観測性の悪い
少なくとも一つの記憶素子のデータ入力および出力を外
部端子と仮定してテストパターンを作成し、前記制御性
または観測性の悪い少なくとも一つの記憶素子を、前記
（１）または前記（２）に記載したスキャン記憶素子お
よびラッチ回路に置き換えることによって、前記（１）
または前記（２）記載の半導体集積回路装置を構成し、
前記テストパターンをスキャンシフト動作によって実現
することを特徴とする。
載したスキャン記憶素子およびラッチ回路を持たない通
常の非同期論理回路において、回路解析手段によって制
御性および観測性を算出し、制御性または観測性の悪い
少なくとも一つの記憶素子のデータ入力および出力を外
部端子と仮定してテストパターンを作成し、前記制御性
または観測性の悪い少なくとも一つの記憶素子を、前記
（１）または前記（２）に記載したスキャン記憶素子お
よびラッチ回路に置き換えることによって、前記（１）
または前記（２）記載の半導体集積回路装置を構成し、
前記テストパターンをスキャンシフト動作によって実現
することを特徴とする。
【００１１】
【作用】上記のように構成された半導体集積回路装置に
おいて、通常動作時はスキャン記憶素子は通常データ入
力と通常クロックによって通常の記憶素子と同様に動作
し、テスト動作時は、スキャン記憶素子の通常データ入
力と通常出力を外部端子と仮定して作成したテストパタ
ーンを、スキャンシフト動作によって実現する。
おいて、通常動作時はスキャン記憶素子は通常データ入
力と通常クロックによって通常の記憶素子と同様に動作
し、テスト動作時は、スキャン記憶素子の通常データ入
力と通常出力を外部端子と仮定して作成したテストパタ
ーンを、スキャンシフト動作によって実現する。
【００１２】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。図２は、本発明の一実施例である半導体集積回路
装置の論理回路を示しており、論理回路の記憶素子のう
ちの制御性または観測性の悪い一つの記憶素子がスキャ
ン記憶素子２０１で構成され、制御性または観測性の悪
いもう一つの記憶素子がスキャン記憶素子２０２とラッ
チ回路２０３で構成され、２０１の通常クロック入力２
２３と２０１の通常データ入力２２２と２０２の通常ク
ロック入力２２５と２０２の通常データ入力２２４は、
前段２１０の論理回路から別々に制御され、通常動作時
は２０１と２０２は非同期に動作する。図２において、
２１０と２１１は組み合わせ回路または順序回路からな
る論理回路、２１２はフィードバックのない組み合わせ
回路からなる論理回路であり、外部入力端子群ＰＩ1〜
ＰＩnによって制御され外部出力端子群ＰＯ1〜ＰＯmに
よって観測される。２２１は外部からのスキャンデータ
入力、２２６はスキャン記憶素子２０１と２０２のデー
タ選択信号、２２７はスキャン記憶素子２０１と２０２
のスキャンクロック信号、２２８はスキャン記憶素子２
０１と２０２のクロック選択信号、２２９はラッチ回路
２０３のクロック入力信号、２３０は２１０の出力信号
で論理回路２１２とスキャン記憶素子２０２のスキャン
データ入力に接続され、２３１は２０２の出力信号でラ
ッチ回路のデータ入力と外部端子ＳＯに接続され、２３
２はラッチ回路２０３の出力信号で論理回路２１１に接
続される。
する。図２は、本発明の一実施例である半導体集積回路
装置の論理回路を示しており、論理回路の記憶素子のう
ちの制御性または観測性の悪い一つの記憶素子がスキャ
ン記憶素子２０１で構成され、制御性または観測性の悪
いもう一つの記憶素子がスキャン記憶素子２０２とラッ
チ回路２０３で構成され、２０１の通常クロック入力２
２３と２０１の通常データ入力２２２と２０２の通常ク
ロック入力２２５と２０２の通常データ入力２２４は、
前段２１０の論理回路から別々に制御され、通常動作時
は２０１と２０２は非同期に動作する。図２において、
２１０と２１１は組み合わせ回路または順序回路からな
る論理回路、２１２はフィードバックのない組み合わせ
回路からなる論理回路であり、外部入力端子群ＰＩ1〜
ＰＩnによって制御され外部出力端子群ＰＯ1〜ＰＯmに
よって観測される。２２１は外部からのスキャンデータ
入力、２２６はスキャン記憶素子２０１と２０２のデー
タ選択信号、２２７はスキャン記憶素子２０１と２０２
のスキャンクロック信号、２２８はスキャン記憶素子２
０１と２０２のクロック選択信号、２２９はラッチ回路
２０３のクロック入力信号、２３０は２１０の出力信号
で論理回路２１２とスキャン記憶素子２０２のスキャン
データ入力に接続され、２３１は２０２の出力信号でラ
ッチ回路のデータ入力と外部端子ＳＯに接続され、２３
２はラッチ回路２０３の出力信号で論理回路２１１に接
続される。
【００１３】図３にスキャン記憶素子の一実施例を示し
た。３０３はＤ型のフリップフロップでクロックの立ち
上がりエッジに同期してデータを保持，出力する、３０
１は３０３のデータ選択回路、３０２は３０３のクロッ
ク選択回路である。
た。３０３はＤ型のフリップフロップでクロックの立ち
上がりエッジに同期してデータを保持，出力する、３０
１は３０３のデータ選択回路、３０２は３０３のクロッ
ク選択回路である。
【００１４】図４に３０１と３０２の選択回路の一実施
例を示した。４０１と４０２はナンド回路、４０３はノ
ア回路、４０４はインバーター回路である。
例を示した。４０１と４０２はナンド回路、４０３はノ
ア回路、４０４はインバーター回路である。
【００１５】図５に図２（２０３）のラッチ回路の一実
施例を示した。５０１と５０２はトライステートインバ
ーター回路、５０３はインバーター回路で、端子ＴＣ
が”０”のとき、端子Ｄのデータを出力Ｑにそのまま伝
搬させ、端子ＴＣが”１”のときにデータを保持するラ
ッチ回路である。
施例を示した。５０１と５０２はトライステートインバ
ーター回路、５０３はインバーター回路で、端子ＴＣ
が”０”のとき、端子Ｄのデータを出力Ｑにそのまま伝
搬させ、端子ＴＣが”１”のときにデータを保持するラ
ッチ回路である。
【００１６】次に図２の論理回路においてスキャン記憶
素子２０１，２０２が図３と図４で示した回路で構成さ
れ、ラッチ回路２０３が図５で示した回路で構成された
場合の動作について説明する。動作には通常動作とテス
ト動作の２つのモードがあり、はじめに通常動作につい
て説明する。
素子２０１，２０２が図３と図４で示した回路で構成さ
れ、ラッチ回路２０３が図５で示した回路で構成された
場合の動作について説明する。動作には通常動作とテス
ト動作の２つのモードがあり、はじめに通常動作につい
て説明する。
【００１７】通常動作時は、ＳＥには”１”、ＴＥに
は”１”、ＴＣには”０”を印加する。このとき、２０
１のスキャン記憶素子のＤ型フリップフロップは、論理
回路２１０の出力信号２２２と２２３によって制御さ
れ、２０２のスキャン記憶素子のＤ型フリップフロップ
は、論理回路２１０の出力信号２２４と２２５によって
制御され、２０２の出力２３１は２０４のラッチ回路２
０３をスルーしてそのまま論理回路２１１に伝搬され
る。つまり図２の半導体集積回路装置は２０１と２０２
のＤ型フリップフロップを含めて外部端子群ＰＩ１1〜
ＰＩnによって制御され、外部端子群ＰＯ1〜ＰＯmで観
測されることになり、スキャン記憶素子が通常論理回路
の記憶素子として動作する。
は”１”、ＴＣには”０”を印加する。このとき、２０
１のスキャン記憶素子のＤ型フリップフロップは、論理
回路２１０の出力信号２２２と２２３によって制御さ
れ、２０２のスキャン記憶素子のＤ型フリップフロップ
は、論理回路２１０の出力信号２２４と２２５によって
制御され、２０２の出力２３１は２０４のラッチ回路２
０３をスルーしてそのまま論理回路２１１に伝搬され
る。つまり図２の半導体集積回路装置は２０１と２０２
のＤ型フリップフロップを含めて外部端子群ＰＩ１1〜
ＰＩnによって制御され、外部端子群ＰＯ1〜ＰＯmで観
測されることになり、スキャン記憶素子が通常論理回路
の記憶素子として動作する。
【００１８】次にテスト動作について、図８のタイミン
グ波形図に基づいて説明する。テスト動作には、スキャ
ン動作モードとデータ読み込みモードの２つのモードが
あり、はじめにスキャン動作モードについて説明する。
グ波形図に基づいて説明する。テスト動作には、スキャ
ン動作モードとデータ読み込みモードの２つのモードが
あり、はじめにスキャン動作モードについて説明する。
【００１９】スキャン動作モード時は、ＳＥには”
０”、ＴＥには”０”、ＴＣには”１”を印加する。こ
のとき、２０１と２０２のＤ型フリップフロップは外部
端子ＳＣに同期したシフト動作によって外部端子ＳＩか
らデータを与えられると同時に２０１と２０２のＤ型フ
リップフロップに保持されていたデータを外部端子ＳＯ
に出力する。また、このとき論理回路２１２への入力２
３０は、スキャン動作モード時はスキャンシフトデータ
と共に変化するが、論理回路２１１への入力２３２は、
ラッチ回路２０３に保持された前テストデータが与えら
れるため変化しない。
０”、ＴＥには”０”、ＴＣには”１”を印加する。こ
のとき、２０１と２０２のＤ型フリップフロップは外部
端子ＳＣに同期したシフト動作によって外部端子ＳＩか
らデータを与えられると同時に２０１と２０２のＤ型フ
リップフロップに保持されていたデータを外部端子ＳＯ
に出力する。また、このとき論理回路２１２への入力２
３０は、スキャン動作モード時はスキャンシフトデータ
と共に変化するが、論理回路２１１への入力２３２は、
ラッチ回路２０３に保持された前テストデータが与えら
れるため変化しない。
【００２０】一方データ読み込みモード時は、まず前記
スキャン動作によって与えられた２０２のＤ型フリップ
フロップのデータを、ＴＣを”０”に次に”１”にする
ことによって次段の２０３のラッチ回路に伝搬，保持さ
せ、次にＳＥを”１”にし、ＳＣからクロックパルスを
一つ印加することにより、２１０の回路出力信号２２２
を２０１のＤ型フリップフロップに伝搬，保持させ、２
１０の回路出力信号２２４を２０２のＤ型フリップフロ
ップに伝搬，保持させる。
スキャン動作によって与えられた２０２のＤ型フリップ
フロップのデータを、ＴＣを”０”に次に”１”にする
ことによって次段の２０３のラッチ回路に伝搬，保持さ
せ、次にＳＥを”１”にし、ＳＣからクロックパルスを
一つ印加することにより、２１０の回路出力信号２２２
を２０１のＤ型フリップフロップに伝搬，保持させ、２
１０の回路出力信号２２４を２０２のＤ型フリップフロ
ップに伝搬，保持させる。
【００２１】以上のことからテスト動作時は、外部端子
群ＰＩ1〜ＰＩnに図８に示すタイミングでデータを印加
し、前記スキャン動作モードとデータ読み込みモードを
繰り返すことによって、論理回路２１２への入力信号２
３０と論理回路２１１への入力信号２３２を容易に制御
でき、論理回路２１０の出力信号２２２と２２４を容易
に観測できる。さらに、前述したようにシフト動作時に
２３２は変化しないため、論理回路２１１が非同期の順
序回路やフィードバックのある組合せ回路の場合にも、
シフト動作を意識することなく、２１２の入力信号２３
０と２１１の入力信号２３２信号と２１０の出力信号２
２２と２２４を外部端子として作成したテストパターン
をスキャンシフト動作によって容易に実現することがで
きる。しかし、２０１のようなラッチ回路を持たないス
キャン記憶素子はスキャン動作時に次段への入力信号が
変化してしまうため、スキャン動作時の入力信号を考慮
せずにテストパターンを作成するためには、次段に接続
する論理回路はフィードバックのない組合せ回路で、そ
の出力の変化が他の順序回路の記憶素子のデータを変化
させないような構成でなければならない。
群ＰＩ1〜ＰＩnに図８に示すタイミングでデータを印加
し、前記スキャン動作モードとデータ読み込みモードを
繰り返すことによって、論理回路２１２への入力信号２
３０と論理回路２１１への入力信号２３２を容易に制御
でき、論理回路２１０の出力信号２２２と２２４を容易
に観測できる。さらに、前述したようにシフト動作時に
２３２は変化しないため、論理回路２１１が非同期の順
序回路やフィードバックのある組合せ回路の場合にも、
シフト動作を意識することなく、２１２の入力信号２３
０と２１１の入力信号２３２信号と２１０の出力信号２
２２と２２４を外部端子として作成したテストパターン
をスキャンシフト動作によって容易に実現することがで
きる。しかし、２０１のようなラッチ回路を持たないス
キャン記憶素子はスキャン動作時に次段への入力信号が
変化してしまうため、スキャン動作時の入力信号を考慮
せずにテストパターンを作成するためには、次段に接続
する論理回路はフィードバックのない組合せ回路で、そ
の出力の変化が他の順序回路の記憶素子のデータを変化
させないような構成でなければならない。
【００２２】また、Ｄ型フリップフロップにセットまた
はリセット信号を有する場合は、その一実施例として図
６に示したように、テスト動作時にセット，リセット信
号を無効にするオア回路６０１と６０２を設けることに
より、本発明は同様に適用できる。
はリセット信号を有する場合は、その一実施例として図
６に示したように、テスト動作時にセット，リセット信
号を無効にするオア回路６０１と６０２を設けることに
より、本発明は同様に適用できる。
【００２３】また、図７は、図４に示した選択回路を７
０１〜７０４のトランジスタスイッチ回路で構成したオ
ーバーヘッドの小さいスキャン記憶素子の一実施例であ
る。
０１〜７０４のトランジスタスイッチ回路で構成したオ
ーバーヘッドの小さいスキャン記憶素子の一実施例であ
る。
【００２４】さらに、スキャン動作時のシフト動作を保
証するため、スキャンデータ入力に遅延回路を挿入し、
セットアップタイムに余裕をもたることも本発明を実現
する上で重要な手段となる。図７においては、７０２の
トランジスタスイッチのオン抵抗を大きくすることによ
り容易に実現できる。
証するため、スキャンデータ入力に遅延回路を挿入し、
セットアップタイムに余裕をもたることも本発明を実現
する上で重要な手段となる。図７においては、７０２の
トランジスタスイッチのオン抵抗を大きくすることによ
り容易に実現できる。
【００２５】一実施例として論理回路の２つＤ型フリッ
プフロップをスキャンフリップフロップ及びラッチ回路
に置き換えたものを示したが、本発明は通常回路の一つ
以上のフリップフロップをスキャンフリップフロップ及
びラッチ回路に置き換えることによって容易に実現でき
る。そして、どのフリップフロップを置き換えたらオー
バーベッドが最小限になり効率的にテストパターンを作
成できるかを調べる方法として、公知の論理ネット解析
方法により制御性と観測性を算出し、制御性または観測
性の悪いフリップフロップを置き換える方法と、順序回
路についてもテストパターンを自動生成できるＡＴＰＧ
（以下シーケンシャルＡＴＰＧと略す）を利用した場
合、テスト生成の失敗の原因となったフリップフロップ
を置き換える方法などがある。
プフロップをスキャンフリップフロップ及びラッチ回路
に置き換えたものを示したが、本発明は通常回路の一つ
以上のフリップフロップをスキャンフリップフロップ及
びラッチ回路に置き換えることによって容易に実現でき
る。そして、どのフリップフロップを置き換えたらオー
バーベッドが最小限になり効率的にテストパターンを作
成できるかを調べる方法として、公知の論理ネット解析
方法により制御性と観測性を算出し、制御性または観測
性の悪いフリップフロップを置き換える方法と、順序回
路についてもテストパターンを自動生成できるＡＴＰＧ
（以下シーケンシャルＡＴＰＧと略す）を利用した場
合、テスト生成の失敗の原因となったフリップフロップ
を置き換える方法などがある。
【００２６】このように、非同期回路についても前記方
法によって、通常論理回路のフリップフロップのいくつ
かをスキャンフリップフロップ及びラッチ回路に置き換
えることによって、オーバーヘッドの小さいスキャン動
作可能な半導体集積回路装置を提供することができる。
法によって、通常論理回路のフリップフロップのいくつ
かをスキャンフリップフロップ及びラッチ回路に置き換
えることによって、オーバーヘッドの小さいスキャン動
作可能な半導体集積回路装置を提供することができる。
【００２７】
【発明の効果】以上説明したように本発明によって、論
理回路の記憶素子のいくつかをスキャン記憶素子及びラ
ッチ回路に置き換えることによって、非同期回路につい
てもオーバーヘッドの小さいスキャン動作可能な本発明
の半導体集積回路装置を実現することができ、さらにテ
ストパターン作成が容易になりチップコストを増加する
ことなく非同期回路におけるテストパターン作成コスト
が低減できる。
理回路の記憶素子のいくつかをスキャン記憶素子及びラ
ッチ回路に置き換えることによって、非同期回路につい
てもオーバーヘッドの小さいスキャン動作可能な本発明
の半導体集積回路装置を実現することができ、さらにテ
ストパターン作成が容易になりチップコストを増加する
ことなく非同期回路におけるテストパターン作成コスト
が低減できる。
【図１】 スキャン設計の従来技術であるレベル感知形
試験方法におけるシフトレジスタラッチの一実施例の回
路図。
試験方法におけるシフトレジスタラッチの一実施例の回
路図。
【図２】 本発明の一実施例を示す半導体集積回路装置
の論理回路図。
の論理回路図。
【図３】 本発明のスキャン記憶素子の一実施例を示す
回路図。
回路図。
【図４】 本発明のスキャン記憶素子の選択手段の一実
施例を示す回路図。
施例を示す回路図。
【図５】 本発明のスキャン記憶素子の出力に接続され
るラッチ回路の一実施例を示す回路図。
るラッチ回路の一実施例を示す回路図。
【図６】 通常回路におけるセット，リセット付きＤ型
フリップフロップを本発明のスキャン記憶素子に適用し
た一実施例を示す回路図。
フリップフロップを本発明のスキャン記憶素子に適用し
た一実施例を示す回路図。
【図７】 本発明のスキャン記憶素子の選択回路をトラ
ンジスタスイッチで構成した一実施例を示す回路図。
ンジスタスイッチで構成した一実施例を示す回路図。
【図８】 図２の論理回路におけるテスト動作時の入力
波形図。
波形図。
１０１ ・・・ 通常データ入力信号 １０２ ・・・ 第１のシステムクロック入力
信号 １０３ ・・・ スキャンデータ入力信号 １０４ ・・・ 第１のスキャンクロック入力
信号 １０５ ・・・ 第２のシステムクロック，第
２のスキャンクロック入力信号 １１１〜１２０ ・・・ ナンド回路 １３１，１３２ ・・・ インバーター回路 ２０１，２０２ ・・・ スキャン記憶素子 ２０３ ・・・ ラッチ回路 ２１０，２１１ ・・・ 組み合わせ回路または順序回
路からなる論理回路 ２１２ ・・・ フィードバックのない組み合
わせ回路からなる論理回路 ２２１ ・・・ 外部からのスキャンデータ入
力信号 ２２２ ・・・ スキャン記憶素子２０１の通
常データ入力信号 ２２３ ・・・ スキャン記憶素子２０１の通
常クロック入力信号 ２２４ ・・・ スキャン記憶素子２０２の通
常データ入力信号 ２２５ ・・・ スキャン記憶素子２０２の通
常クロック入力信号 ２２６ ・・・ データ選択信号 ２２７ ・・・ スキャンクロック信号 ２２８ ・・・ クロック選択信号 ２２９ ・・・ ラッチ回路２０３のクロック
信号 ２３０ ・・・ スキャン記憶素子２０１の出
力信号 ２３１ ・・・ スキャン記憶素子２０２の出
力信号 ２３２ ・・・ ラッチ回路２０２の出力信号 ３０１ ・・・ データ選択回路 ３０２ ・・・ クロック選択回路 ３０３ ・・・ Ｄ型フリップフロップ ４０１，４０２ ・・・ ナンド回路 ４０３ ・・・ ノア回路 ４０４ ・・・ インバーター回路 ５０１，５０２ ・・・ トライステートインバーター
回路 ５０３ ・・・ インバーター回路 ６０１，６０２ ・・・ オア回路 ７０１〜７０４ ・・・ トランジスタスイッチ回路
信号 １０３ ・・・ スキャンデータ入力信号 １０４ ・・・ 第１のスキャンクロック入力
信号 １０５ ・・・ 第２のシステムクロック，第
２のスキャンクロック入力信号 １１１〜１２０ ・・・ ナンド回路 １３１，１３２ ・・・ インバーター回路 ２０１，２０２ ・・・ スキャン記憶素子 ２０３ ・・・ ラッチ回路 ２１０，２１１ ・・・ 組み合わせ回路または順序回
路からなる論理回路 ２１２ ・・・ フィードバックのない組み合
わせ回路からなる論理回路 ２２１ ・・・ 外部からのスキャンデータ入
力信号 ２２２ ・・・ スキャン記憶素子２０１の通
常データ入力信号 ２２３ ・・・ スキャン記憶素子２０１の通
常クロック入力信号 ２２４ ・・・ スキャン記憶素子２０２の通
常データ入力信号 ２２５ ・・・ スキャン記憶素子２０２の通
常クロック入力信号 ２２６ ・・・ データ選択信号 ２２７ ・・・ スキャンクロック信号 ２２８ ・・・ クロック選択信号 ２２９ ・・・ ラッチ回路２０３のクロック
信号 ２３０ ・・・ スキャン記憶素子２０１の出
力信号 ２３１ ・・・ スキャン記憶素子２０２の出
力信号 ２３２ ・・・ ラッチ回路２０２の出力信号 ３０１ ・・・ データ選択回路 ３０２ ・・・ クロック選択回路 ３０３ ・・・ Ｄ型フリップフロップ ４０１，４０２ ・・・ ナンド回路 ４０３ ・・・ ノア回路 ４０４ ・・・ インバーター回路 ５０１，５０２ ・・・ トライステートインバーター
回路 ５０３ ・・・ インバーター回路 ６０１，６０２ ・・・ オア回路 ７０１〜７０４ ・・・ トランジスタスイッチ回路
Claims (3)
- 【請求項１】ａ）非同期設計された半導体集積回路装置
において、 ｂ）論理回路の少なくとも１つの記憶素子が、外部から
の第１の制御信号によって制御されるデータ選択手段と
外部からの第２の制御信号によって制御されるクロック
選択手段を有し、（以下前記データ選択手段と前記クロ
ック選択手段を具備した記憶素子をスキャン記憶素子と
略す） ｃ）前記データ選択手段の第１のデータ入力は前段回路
出力に接続され、前記データ選択手段の第２のデータ入
力は外部端子または他のスキャン記憶素子の出力に接続
され、第２のデータ入力信号によってスキャン記憶素子
は直列のチェーンを構成し、 ｄ）前記スキャン記憶素子のチェーンの最終段スキャン
記憶素子の出力は外部端子に接続され、 ｅ）前記クロック選択回路の第１のクロック入力は通常
動作クロックに接続され、前記クロック選択回路の第２
のクロック入力は外部端子に接続され、 ｆ）通常動作時は、前記第１の制御信号によって前記第
１のデータ入力をスキャン記憶素子の入力データに設定
する手段と、前記第２の制御信号によって前記第１のク
ロック入力をスキャン記憶素子のクロック入力に設定す
る手段と、 ｇ）テスト動作時は、前記第１の制御信号によって前記
第１のデータ入力と前記第２のデータ入力とを切り替え
てスキャン記憶素子の入力データに設定する手段と、前
記第２の制御信号によって前記第２のクロック入力をス
キャン記憶素子のクロック入力に設定する手段と、スキ
ャン記憶素子をシフトレジスタ動作させる手段を有する
ことを特徴とする半導体集積回路装置。 - 【請求項２】ａ）請求項１に記載された半導体集積回路
装置であって、 ｂ）少なくとも一つのスキャン記憶素子の出力がラッチ
回路のデータ入力に接続され、前記ラッチ回路の出力は
次段の入力信号に接続され、 ｃ）前記ラッチ回路のクロック入力は外部端子に接続さ
れ、 ｄ）通常動作時は、前記ラッチ回路をスルーし、スキャ
ン記憶素子の出力データをそのまま次段の回路に伝搬す
る手段と、 ｅ）テスト動作時は、前記ラッチ回路に前段のスキャン
記憶素子の出力データを保持させ、次段の回路へ伝搬さ
せる手段を有することを特徴とする半導体集積回路装
置。 - 【請求項３】ａ）請求項１または請求項２に記載したス
キャン記憶素子およびラッチ回路を持たない通常の非同
期論理回路において、回路解析手段によって制御性およ
び観測性を算出し、制御性または観測性の悪い少なくと
も一つの記憶素子のデータ入力および出力を外部端子と
仮定してテストパターンを作成し、 ｂ）前記制御性または観測性の悪い少なくとも一つの記
憶素子を、請求項１または請求項２に記載したスキャン
記憶素子およびラッチ回路に置き換えることによって、
請求項１または請求項２記載の半導体集積回路装置を構
成し、前記テストパターンをスキャンシフト動作によっ
て実現することを特徴としたテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152380A JPH05341016A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路装置およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152380A JPH05341016A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路装置およびテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341016A true JPH05341016A (ja) | 1993-12-24 |
Family
ID=15539266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152380A Pending JPH05341016A (ja) | 1992-06-11 | 1992-06-11 | 半導体集積回路装置およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341016A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540302A (ja) * | 2006-06-09 | 2009-11-19 | ライトスピード ロジック インコーポレイテッド | 透過的なテスト法及びスキャンフリップフロップ |
| US8176458B2 (en) | 2005-07-09 | 2012-05-08 | Otrsotech, Limited Liability Company | Increased effective flip-flop density in a structured ASIC |
| US8332793B2 (en) | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
-
1992
- 1992-06-11 JP JP4152380A patent/JPH05341016A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8176458B2 (en) | 2005-07-09 | 2012-05-08 | Otrsotech, Limited Liability Company | Increased effective flip-flop density in a structured ASIC |
| US8332793B2 (en) | 2006-05-18 | 2012-12-11 | Otrsotech, Llc | Methods and systems for placement and routing |
| JP2009540302A (ja) * | 2006-06-09 | 2009-11-19 | ライトスピード ロジック インコーポレイテッド | 透過的なテスト法及びスキャンフリップフロップ |
| US8122413B2 (en) | 2006-06-09 | 2012-02-21 | Otrsotech, Limited Liability Company | Transparent test method and scan flip-flop |
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