JPH1123661A

JPH1123661A - スキャン試験回路

Info

Publication number: JPH1123661A
Application number: JP9174746A
Authority: JP
Inventors: Tadahiko Ogawa; 忠彦小川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29
Anticipated expiration: 2017-06-30
Also published as: JP2976937B2

Abstract

(57)【要約】【課題】パストランジスタ論理構成の大規模論理回路
網に適用して、試験効率の更なる向上を図るとともに、
試験専用の追加回路を最小限に抑制する。【解決手段】パストランジスタ論理回路演算器２０２
の後段へ直列に接続された増幅器２０１にスキャン試験
用補完回路２０３を付加することにより、スキャン試験
回路であるシフトレジスタと同等の機能を有するシフト
レジスタラッチ２０４を構成する。シフトレジスタラッ
チ２０４は、外部から入力したスキャン入力シフト信号
を組み合わせ論理回路２Ｓの出力端子信号として出力
し、パストランジスタ論理回路演算器２０２の出力端子
信号をスキャン出力シフト信号として外部へ出力する試
験動作をスキャン制御信号により行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャン試験回路
に関し、特にパストランジスタ論理の構成による論理回
路網に適用して試験効率の更なる向上を図るに好適なス
キャン試験回路に関する。

【０００２】

【従来の技術】従来この種のスキャン試験回路は、たと
えば「１９８３年１月、プロシーディンクス・オブ・デ
ィ・アイ・イー・イー・イー、第７１巻、第１号、第９
８〜１１２ページ、ティー．ダブリュ．ウィリアムズ
及びケー．ピー．パーカー著、『デザインフォー
テスタビリティ − アサーベイ』（Ｔ．Ｗ．ＷＩＬ
ＬＩＡＭＳＡＮＤＫ．Ｐ．ＰＡＲＫＥＲ，“ＤＥＳ
ＩＧＮＦＯＲＴＥＳＴＡＢＩＬＩＴＹ − ＡＳ
ＵＲＶＥＹ，”ＰＲＯＣＥＥＤＩＮＧＳＯＦＴＨＥ
ＩＥＥＥ，ＶＯＬ．７１，ＮＯ．１，ｐｐ．９８−１１
２，ＪＡＮＵＡＲＹ１９８３）」（以下、「技術文献
１」と略記する。）に示されるように、大規模かつ任意
な組み合わせ回路と順序回路を含む原論理集積回路に対
して容易かつ効率的に試験する手法として導入されてい
る。

【０００３】このスキャン試験構成法では、原論理集積
回路の内部に本来ある順序回路を仮想の外部端子とみな
せるので、本原論理集積回路を実質的に組み合わせ回路
として、すなわち順序回路とは異なり入力信号に対して
出力信号が一義的に決定される回路として取り扱えるた
めに試験が容易になる。また、スキャン試験構成法にお
いては原論理集積回路の内部に本来ある順序回路の構造
を、外部から直接アクセスできるように改造すると共
に、これら改造された順序回路を外部から直接アクセス
するための経路を追加して達成される。

【０００４】図８は、原論理回路に対して従来のスキャ
ン試験回路を施した回路全体を示す回路構成図である。

【０００５】原論理回路１の全体は、大きく二種類の回
路から構成され、すなわち、単位の組み合わせ論理回路
２から構成される組み合わせ論理回路網１０１と、順序
回路網１０２とから構成される。順序回路網１０２は、
原論理回路１に本来ある順序回路に対して外部から直接
アクセスできるように改造されたスキャン試験回路付き
順序回路を直列に接続することによって実現されてい
る。通常動作モードでの順序回路網１０２は、スキャン
制御信号端子１１３により本来あるが如く、組み合わせ
論理回路網１０１からの入力信号１２４を入力しかつ出
力信号１２３を組み合わせ論理回路網１０１へ出力でき
る。試験動作モードでの順序回路網１０２は、スキャン
制御信号端子１１３によりスキャン入力信号端子１１１
及びスキャン出力信号１１２を有するシフトレジスタ１
０２ａとして機能させることができ、構成要素である各
々単位の順序回路の内部状態をスキャン入力信号１１１
を介して任意に設定、制御しかつスキャン出力信号端子
１１２を介して各々の順序回路の内部状態を読み出し、
観察することができる。

【０００６】上記のスキャン試験回路の構成において、
スキャン試験は次の三段階を経て実行される。．原入
力信号１２１に試験パターンを設定しかつスキャン入力
信号１１１を介してシフトレジスタ１０２ａに試験パタ
ーンを設定するスキャンインの段階。．シフトレジス
タ１０２ａに格納された試験パタンが組み合わせ回路へ
の入力信号１２３として、原入力信号１２１と共に組み
合わせ論理回路網１０１に入力され、一義的に決定され
た出力信号１２４を試験結果パタンとしてシフトレジス
タ１０２ａに取り込む捕獲の段階。．シフトレジスタ
１０２ａに格納された試験結果パタンをスキャン出力信
号端子１１２を介して読み出すスキャンアウトの段階。

【０００７】他方、従来この種のパストランジスタ論埋
は、たとえば特開平７−１６８８７４号公報（以下、
「特許公報１」と略記する。）や「１９９６年６月、ア
イ・イー・イー・イー．ジャーナル・オブ・ソリッド・
ステート・サーキッツ、第３１巻、第６号、第７９２〜
８０３ページ、カズオ．ヤノ、ヤズヒコ．ササキ、クニ
ヒト．リキノ及びコウイチ．セキ著、『トップ・ダ
ウン・パストランジスタ・ロジック・デザイン』（ＫＡ
ＺＵＯ．ＹＡＮＯ，ＹＡＳＵＨＩＫＯ．ＳＡＳＡＫＩ，
ＫＵＮＩＨＩＴＯ．ＲＩＫＩＮＯ，ＫＯＩＣＨＩ．ＳＥ
ＫＩ，“ＴＯＰ−ＤＯＷＮＰＡＳＳ−ＴＲＡＮＳＩＳ
ＴＯＲＬＯＧＩＣＤＥＳＩＧＮ，”ＩＥＥＥＪＯ
ＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣ
ＵＩＴＳ，ＶＯＬ．３１，ＮＯ．６，ｐｐ．７９２−８
０３，ＪＵＮＥ１９９６）」（以下、「技術文献２」
と略記する。）に示されるように高速で低消費電力な回
路であることが知られ、かつ大規模な任意の論理機能に
対してパストランジスタを効率的に用いた回路構成法が
示されている。

【０００８】図９は、図８における組み合わせ論理回路
網１０１を構成する単位の組み合わせ論理回路２を示す
ブロック図である。

【０００９】パストランジスタ論理演算器２０２はパス
トランジスタ構成の回路網によって入力信号２２１に対
して種々の論理演算を行なって結果の出力信号２２３を
出力する。この出力信号２２３を入力された増幅器２０
１は、次段のパストランジスタ論理演算器２０２のため
の入力信号２２１を生成し、出力信号２２２として出力
する。

【００１０】パストランジスタ論理用の増幅器２０１
は、次の五つの機能を有している。．パストランジス
タ論理演算器２０２が原理的に信号の双方向性を有して
おり、信号の逆戻りを回避するためのアイソレーション
機能。．Ｎ型又はＰ型の単一種類のＭＯＳトランジス
タにより構成されるパストランジスタが電源電圧のフル
スイング信号を伝播できず、トランジスタのしきい値電
圧だけ縮小した信号振幅を持ち、さらに基板バイアス効
果により電圧降下した信号振幅を電源電圧のフルスイン
グ信号に拡張するエクスパンド機能。．パストランジ
スタ論理演算器２０２がパストランジスタを直列に多段
に接続した場合にも十分に信号を駆動するドライビング
機能。．所望の信号伝描の遅延時間を達成するために
多段に直列接続されたパストランジスタを適当な段数で
増幅器の挿入を行い信号波形を整形させるリピータ機
能。．第五にパストランジスタの論埋演算に必要な差
動信号を生成する差動信号生成機能。

【００１１】図１０は、従来のパストランジスタ論理構
成の組み合わせ論理回路を示す具体的な回路図である
（技術文献２）。

【００１２】図１０において、二点鎖線により囲まれた
回路ブロック及び回路ブロックの入出力信号は図９に示
した単位の組み合わせ論理回路２と同一構成要素から成
り立っており、図１０内の構成要素に記された符号は図
９の構成要素に記した符号の末尾に文字Ｍを付加した符
号としている。パストランジスタ論理演算器２０２Ｍ
は、Ｎ型ＭＯＳトランジスタＴ１Ｍ〜Ｔ６Ｍにより構成
され入力データ信号Ａ，Ｂ，Ｃ及び反転入力データ信号
＊Ａ，＊Ｂ，＊Ｃを入力とする全加算器の和演算回路を
構成し、演算結果である出力データ信号ＮＳは増幅器２
０１Ｍを介して出力データ信号Ｓ及び反転出力データ信
号＊Ｓを出力する。ちなみに、上記の全加算器の和演算
は、｛ＮＳ｝＝｛Ａ｝・｛＊Ｂ｝・｛＊Ｃ｝＋｛＊Ａ｝
・｛Ｂ｝・｛＊Ｃ｝＋｛＊Ａ｝・｛＊Ｂ｝・｛Ｃ｝＋
｛Ａ｝・｛Ｂ｝・｛Ｃ｝、｛Ｓ｝＝｛ＮＳ｝、及び｛＊
Ｓ｝＝〜｛ＮＳ｝となる（ここで、記号“〜”は否定演
算を表す）。

【００１３】パストランジスタ論理演算器２０２ＭはＮ
型ＭＯＳトランジスタで構成されるためにパストランジ
スタ論埋回路網からのシングル・エンド型出力信号２２
３Ｍに伝播した“１”信号は、高電位電源ＶＤＤの電位
までは充電されずＮ型ＭＯＳトランジスタのしきい値だ
け降下する。そこで、インバータＶ１Ｍ及びＰ型ＭＯＳ
トランジスタＰ１Ｍを介したフィードバック回路により
出力信号２２３Ｍの振幅をフルスイング化し、上記した
如く増幅器２０１Ｍの第二の機能を実現する。同様に、
増幅器２０１Ｍの第一及び第三〜第五の機能はインバー
タＶ１Ｍ及びＶ２Ｍにより達成される。

【００１４】図１１は、他の従来のパストランジスタ論
埋構成の組み合わせ論理回路を示す具体的な回路図であ
り、「１９８９年、シー．アイ・シー・シー、第１０．
４．１〜１０．４．４ページ、カズオ．ヤノ著、『ア
３．８ｎｓシーモス１６×１６マルチプライアー
・ユージング・コンプリメンタリー・パストランジスタ
・ロジック』（ＫＡＺＵＯ．ＹＡＮＯ，ｅｔａｌ，
“Ａ３．８ｎｓＣＭＯＳＭＵＬＴＩＰＬＩＥＲ
ＵＳＩＮＧＣＯＭＰＬＥＭＥＮＴＡＲＹＰＡＳＳ−
ＴＲＡＮＳＩＳＴＯＲＬＯＧＩＣ，”ＣＩＣＣ，ｐ
ｐ．１０．４．１〜１０．４．４，１９８９）」（以
下、「技術文献３」と略記する。）に示されている。

【００１５】図１１において、二点鎖線により囲まれた
回路ブロック及び回路ブロックの入出力信号は図９に示
した単位の組み合わせ論理回路２と同一構成要素から成
り立っており、図１１内の構成要素に記された符号は図
９の構成要素に記した符号の末尾に文字Ｄを付加した符
号としている。

【００１６】パストランジスタ論理演算器２０２Ｄは、
Ｎ型ＭＯＳトランジスタＴ１Ｄ〜Ｔ４Ｄにより構成され
入力データ信号Ｘ，Ｙ及び反転入力データ信号＊Ｘ，＊
Ｙを入力とする論理積演算回路を構成し、演算結果であ
る出力データ信号ＮＺ及び反転出力データ信号＊ＮＺは
増幅器回路２０１Ｄを介して反転出力データ信号＊Ｚ及
び出力データ信号Ｚの各々を出力する。ちなみに、上記
の論理積は、｛ＮＺ｝＝｛Ｘ｝・｛Ｙ｝＋、｛＊ＮＺ｝
＝〜［｛Ｘ｝・｛Ｙ｝］＋、｛Ｚ｝＝｛ＮＺ｝＝〜｛＊
ＮＺ｝、及び｛＊Ｚ｝＝｛＊ＮＺ｝＝〜｛ＮＺ｝となる
（ここで、記号“〜”は否定演算を表す）。

【００１７】ここで、パストランジスタ論理演算器２０
２ＤはＮ型ＭＯＳトランジスタで構成されるために、パ
ストランジスタ論理回路網からのディファレンシャル・
エンド型出力信号２２３Ｄに伝播した“１”信号は、高
電位電源ＶＤＤの電位までは充電されずＮ型ＭＯＳトラ
ンジスタのしきい値だけ降下する。そこで、Ｐ型ＭＯＳ
トランジスタＰ１Ｄ，Ｐ２Ｄを介したフィードバック回
路により出力信号２２３Ｄの振幅をフルスイング化し、
上記した如く増幅器２０１Ｄの第二の機能を実現する。
同様に増幅器２０１Ｄの第一及び第三〜第五の機能はイ
ンバータＶ１Ｄ，Ｖ２Ｄにより達成される。

【００１８】

【発明が解決しようとする課題】従来のスキャン試験構
成法においては、原論理集積回路の内部に本来ある順序
回路を外部から直接アクセスできるように改造すると共
にこれらスキャン試験回路付き順序回路を外部から直接
アクセスするための経路を追加することにより、本来あ
る順序回路を仮想の外部端子とみなすことができる。そ
のために、原論理集積回路内部において試験のために制
御及び観測できる試験節点は、これら本来ある順序回路
の入出力節点に限られる。したがって、スキャン試験構
成法において原論理集積論理回路を構成する組み合わせ
論理回路網だけを独立し、かつ組み合わせ論理であるが
ゆえに一義的に容易に試験できる。しかしながら、論理
集積回路の論理素子数がますます巨大化かつ複雑化して
いる現在では、仮想の外部端子とみなせる順序回路の素
子数だけでは、外部から直接的に制御及び観測できる接
点数としては不十分であるという問題点があった。

【００１９】他方、これらスキャン試験回路は、セミカ
スタム分野の論理集積回路にとって好適な試験方法とし
て知られている。セミカスタム論理集積回路は、第一と
してランダム論理が中心であり、第二として見本用サン
プルよりは製造量が多いがフルカスタム論理集積回路ほ
どの生産量には至らないため特に設計期間の短縮が要求
され、第三として同様の理由からコスト低減も要求され
る。したがって、セミカスタム論理集積回路に望まれる
試験回路としては、上記第一の理由から汎用性が高く、
同第二の理由から試験パタンの生成を省力化でき、同第
三の理由から試験専用回路の追加を最小限に抑制できる
ことが要求され、これら観点からスキャン試験手法は合
致する試験方法として広く認識されている（技術文献
１）。さらに、近年では高速で低消費電力なパストラン
ジスタ論理回路をフルカスタム論理集積回路だけではな
く、大規模なセミカスタム論理集積回路にも適用する試
みがなされている（技術文献２及び特許公報１）。

【００２０】しかしながら、パストランジスタ論理の構
成になる大規模なセミカスタム論理集積回路に利用し
て、より好適なスキャン試験手法についてはこれまでは
特になく、高々例えば特開平４−１２７０７４号公報
（以下、「特許公報２」と略記する。）に示されるよう
にマイクロプロセッサやマイクロコントローラなどのフ
ルカスタム論理集積回路に適用し、冗長に構成されたパ
ストランジスタ論理を試験する、スキャン試験方法以外
の方法が知られる程度である。

【００２１】

【発明の目的】したがって、本発明の第一の目的は、パ
ストランジスタ論理の構成による大規模な論理回路網に
好適なスキャン試験回路を提供することにある。また本
発明の第二の目的は、パストランジスタ論理構成の大規
模論理回路網に適用して試験効率の更なる向上を図れる
スキャン試験回路を提供することである。さらに本発明
の第三の目的は、パストランジスタ論理構成の大規模論
理回路網に適用して試験専用の追加回路を最小限に抑制
できるスキャン試験回路を提供することである。

【００２２】

【課題を解決するための手段】第一の発明は、複数のパ
ストランジスタ論理回路を構成要素の一部とする任意の
論理集積回路（図１の１Ｓ）をスキャン試験手法により
試験動作を行なう論理回路において、任意のパストラン
ジスタ論理の単位回路（図１及び図２の２Ｓ）の構成要
素であるパストランジスタ論理回路演算器（図２の２０
２）の後段へ直列に接続された他の構成要素である増幅
器（図２の２０１）にスキャン試験用補完回路（図２の
２０３）を付加し、スキャン試験回路であるシフトレジ
スタ（図２の１０２）の構成回路と同等の機能を有する
シフトレジスクラッチ（図２の２０４）を構成し、該ス
キャン試験回路のシフトレジスタ（図２の１０２）の一
部としてスキャンシフト経路（図１の１３０）ヘ直列に
追加接続し、外部から入力したスキャン入力シフト信号
（図２の２１１）を該パストランジスタ論理回路（図１
及び図２の２Ｓ）の出力端子信号（図２の２２２）へ出
力し、また該パストランジスタ論理回路（図２の２Ｓ）
の構成要素であるパストランジスタ論理回路演算器（図
２の２０２）の出力端子信号（図２の２２３）をスキャ
ン出力シフト信号（図２の２１２）として外部へ出力す
る試験動作をスキャン制御信号（図２の２１３）により
行なうスキャン試験用のシフトレジスクラッチ（図２の
２０４）を構成することを特徴とするパストランジスタ
論理回路に好適なスキャン試験回路である。

【００２３】第一の発明では、複数のパストランジスタ
論埋による組み合わせ論理回路網の構成要素である任意
のパストランジスタ論理の単位回路を構成する増幅器を
スキャン試験回路の一部として共有化し、スキャン試験
用補完回路と共にシフトレジスクラッチを構成すること
により、試験専用の追加回路を最小限に抑制できる。

【００２４】また、任意のパストランジスタ論理の単位
回路をスキャン試験回路用シフトレジスクラッチに改造
でき、すなわち組み合わせ論理回路網の内部の任意かつ
複数の接点をスキャン試験のために制御及び観測できる
試験節点として外部からアクセスできる。

【００２５】第二の発明は、外部から入力するスキャン
入力シフト信号（図６の第一の２１１Ｍ）を取り込む上
記の第一の発明による第一のシフトレジスクラッチ（図
６の第一の２０４Ｍ）と、該第一のシフトレジスクラッ
チ（図６の第一の２０４Ｍ）から出力するスキャン出力
シフト信号（図６の第一の２１２Ｍ）をスキャンシフト
経路（図６の第一の１３０）を介してスキャン入力シフ
ト信号（図６の第二の２１１Ｍ）として取り込み、また
外部ヘスキャン出力シフト信号として出力する上記の第
一の発明による第二のシフトレジスクラッチ（図６の第
二の２０４Ｍ）とから構成し、上記第一のシフトレジス
クラッチ（図６の第一の２０４Ｍ）及び第二のシフトレ
ジスクラッチ（図６の第二の２０４Ｍ）の各々のラッチ
機能を制御するスキャン制御信号（図６のＳＣＫＸ及び
ＳＣＫＹ）において、第一及び第二のシフトレジスクラ
ッチの各々のスルー状態が重複せずにシフト動作するタ
イミングを有する該二個のスキャン制御信号によりスキ
ャン試験を行なうことを特徴とするスキャン試験回路で
ある。

【００２６】第二の発明では、スキャン試験モードにお
いて第一及び第二のシフトレジスクラッチとがスルー状
態が重複せずにシフト動作するタイミングを有する二個
のスキャン制御信号である、二個のスキャンクロック信
号により動作させるためにスキャン入力シフト信号の入
力端子からスキャン出力シフト信号の出力端子までの経
路をスキャンシフト信号がすり抜ける、いわゆるメタス
テーブル状態を回避かつ防止することができる。

【００２７】

【発明の実施の形態】図１は、本発明に係るスキャン試
験回路を施した全体回路を示す回路構成図である。図２
は、図１中に示されるスキャン試験回路を具備したパス
トランジスタ論理構成の組み合わせ論理回路の一部（図
１の２Ｓ）を更に詳細に示した回路構成図である。

【００２８】図１において、原論理回路１Ｓの全体は大
きく二種類、すなわち組み合わせ論理回路網１０１Ｓと
順序回路網１０２とから構成される。ここで組み合わせ
論理回路網１０１Ｓは、本来ある単位の組み合わせ論理
回路２と、新規な単位の組み合わせ論理回路２Ｓとから
構成される。組み合わせ論理回路２Ｓは、図２に示され
るように、本来ある任意な単位のパストランジスタ論理
の組み合わせ論理回路２に対してその構成要素である増
幅器２０１をスキャン試験回路の一部として共有化し、
スキャン入力シフト信号２１１の入力端子やスキャン出
力シフト信号２１２、及び通常動作モードとスキャン試
験動作モードとを切り替え制御し、またスキャンシフト
動作を制御するスキャン制御信号２１３の入力端子を有
する、スキャン試験用補完回路２０３を付加することに
よりシフトレジスタラッチ２０４の機能を併せて具備す
る。

【００２９】順序回路網１０２は、従来技術でも説明し
たように原論理回路１Ｓに本来ある順序回路に対して外
部から直接アクセスできるように改造されたスキャン試
験回路付き順序回路を直列に接続することによって実現
され、さらに上述の組み合わせ論埋回路２Ｓの構成要素
であるスキャン試験用のシフトレジスタラッチ２０４を
もスキャンシフト経路１３０上の任意の節点に直列に挿
入する構成を採る。

【００３０】そこで、スキャン制御信号端子１１３へ入
力する信号を制御することにより通常動作モードにおい
て、本来ある順序回路により構成されるシフトレジスタ
１０２ａは組み合わせ論理回路網１０１Ｓからの入力信
号１２４を入力しかつ出力信号１２３を組み合わせ論理
回路網１０１Ｓへ出力する通常の本来ある順序回路とし
て機能し、他方複数の組み合わせ論理回路２Ｓの構成要
素であるシフトレジスタラッチ２０４はパストランジス
タ論理演算器２０２からの出力信号２２３を従来技術で
述べた如き機能を有する増幅器２０１を介して出力信号
２２２を出力する本来ある組み合わせ回路として機能す
る。

【００３１】さらに、スキャン制御信号端子１１３によ
り試験動作モードに設定した場合には、スキャン入力信
号端子１１１及びスキャン出力信号１１２を有するスキ
ャン試験用のシフトレジスタとしてスキャン制御信号端
子１１３により、シフトレジスタ１０２ａ及び複数のシ
フトレジスタラッチ２０４に対してシフト動作の機能を
図ることができるために、構成要素である各々単位回路
の内部状態をスキャン入力信号１１１を介して任意に設
定、制御しかつスキャン出力信号端子１１２を介して各
々の単位回路の内部状態を読み出し、観察することがで
きる。

【００３２】なお、図１のシフトレジスタラッチ２０４
は、スキャンシフト経路１３０上の最後尾に直列に接続
されているが、シフトレジスタ１０２ａを構成する個別
の順序回路の間に直列に挿入しても本スキャン試験の目
的を達成できる。

【００３３】図１及び図２の回路における一連のスキャ
ン試験の動作及び方法を以下に述べる。

【００３４】以下の三段階になる一連のスキャン試験動
作は、スキャン制御信号端子１１３を介してシフトレジ
スタ１０２ａ及び複数のシフトレジスタラッチ２０４の
各々に印加されるスキャン制御信号によって実行され
る。．原入力信号１２１に試験パターンを設定し、か
つスキャン入力信号１１１を介してシフトレジスタ１０
２ａ及びシフトレジスタラッチ２０４に試験パターンを
設定するスキャンインの段階。．原入力信号１２１と
共に、シフトレジスタ１０２ａに格納された試験パタン
が組み合わせ回路への入力信号１２３として組み合わせ
論埋回路網１０１Ｓに印加され、同様に複数のシフトレ
ジスタラッチ２０４に格納された試験パタンが組み合わ
せ論理回路２Ｓの出力信号２２２として、また組み合わ
せ回路への入力信号として、組み合わせ論埋回路網１０
１Ｓに印加される。この結果、組み合わせ論埋回路網１
０１Ｓにより一義的に決定された出力信号１２４を試験
結果パタンとしてシフトレジスタ１０２ａに取り込み、
同様に組み合わせ論埋回路網１０１Ｓにより一義的に決
定された出力信号である組み合わせ論理回路２Ｓの入力
信号２２１がパストランジスタ論埋演算器２０２を介し
て出力する信号２２３を試験結果パタンとして復数のシ
フトレジスタラッチ２０４に取り込む捕獲の段階。．
シフトレジスタ１０２ａ及び複数のシフトレジスタラッ
チ２０４に格納された試験結果パタンを、スキャン出力
信号端子１１２を介して読み出すスキャンアウトの段
階。

【００３５】

【第１実施例】図３は、本発明に係るパストランジスタ
論理構成の組み合わせ論理回路に好適なスキャン試験回
路の第１実施例を示す具体的な回路図である。

【００３６】図３は、図１０に示した従来のパストラン
ジスタ論理構成の組み合わせ論理回路（技術文献２）に
おいて、本発明になる好適なスキャン試験回路を具備す
るパストランジスタ論理回路の具体的な回路図である。
したがって図３のスキャン試験回路付きの単位の組み合
わせ論理回路２ＳＭ内の二点鎖線により囲まれた回路ブ
ロック及びこの回路ブロックの入出力信号において、図
１０に示した単位の組み合わせ論理回路２Ｍと同一構成
要素に対しては同一の符号としている。そこで、図１０
に対してスキャン試験回路のために付加された回路を中
心に構成を説明する。

【００３７】パストランジスタ論理演算器２０２Ｍの演
算結果であり、シングル・エンド型出力信号２２３Ｍで
もある出力データ信号ＮＳを、スキャンモード信号ＳＭ
Ｄによりゲート制御されるＮ型トランジスタＮ１Ｍを介
して増幅器２０１Ｍの入力にバス線として接続し、さら
にスキャン入力シフト信号ＳＩＮを、一方スキャンクロ
ック信号ＳＣＫＡによりゲート制御されるＮ型トランジ
スタＮ２Ｍを介して同様に増幅器２０１Ｍの入力バス線
に接続し、また増幅器２０１Ｍの出力信号Ｓを直にスキ
ャン出力シフト信号ＳＯＵＴとすると共に、他方スキャ
ンクロック信号ＳＣＫＢによりゲート制御されるＮ型ト
ランジスタＮ３Ｍを介して同様に増幅器２０１Ｍの入力
バス線に接続する構成である。

【００３８】図４は、図３に示された第１実施例のスキ
ャン試験回路の動作を説明する真理値表である。

【００３９】この真理値表の第一の論理状態、すなわち
両スキャンクロック信号ＳＣＫＡ＝ＳＣＫＢ＝“０”、
スキャンモード信号ＳＭＤ＝“１”において、Ｎ型トラ
ンジスタＮ２Ｍ，Ｎ３Ｍはオフ状態にありスキャン入力
シフト信号ＳＩＮが組み合わせ論理回路２ＳＭに対して
影響を及ぼすことはなく、他方Ｎ型トランジスタＮ１Ｍ
はオン状態にあるためにパストランジスタ論理演算器２
０２Ｍの出力データ信号ＮＳはパストランジスタ論理増
幅器２０１Ｍを介して出力データ信号Ｓ及び反転出力デ
ータ信号＊Ｓを出力するために設計者が当初原論理集積
回路１Ｓとして設計を行なった本来ある論理機能、すな
わち通常モードの状態にある。

【００４０】この真理値表の第二及び第三の論理状態で
は、スキャンモード信号ＳＭＤ＝“０”でありＮ型トラ
ンジスタＮ１Ｍはオフ状態にあるために、上記の第一の
論理状態とは反対にパストランジスタ論理演算器２０２
Ｍの出力データ信号ＮＳが増幅器２０１Ｍに対して影響
を及ぼすことのないスキャン試験モードの状態にある。
特に第二の論理状態ではＮ型トランジスタＮ２Ｍがオフ
状態がつＮ型トランジスタＮ３Ｍがオン状態にあり、イ
ンバータＶ１Ｍ，Ｖ２Ｍとでオン状態のＮ型トランジス
タＮ３Ｍを介して双安定回路を構成し、いわゆるラッチ
回路におけるラッチ状態であってスキャン出力シフト信
号ＳＯＵＴとしてはこの双安定回路に記憶保持された情
報が出力される。

【００４１】他方、第三の論埋状態ではＮ型トランジス
タＮ３Ｍがオフ状態かつＮ型トランジスタＮ２Ｍがオン
状態にあり、スキャン入力シフト信号ＳＩＮがオン状態
のＮ型トランジスタＮ２ＭとインバータＶ１Ｍ，Ｖ２Ｍ
を通過しスキャン出力シフト信号ＳＯＵＴへ直接に出力
される、いわゆるラッチ回路におけるスルー状態であ
る。

【００４２】そこで、上記第一の論理状態から第二の論
理状態に遷移させると、直前のパストランジスタ論理演
算器２０２Ｍの出力データ信号ＮＳがこの双安定回路に
記憶保持されてスキャン出力シフト信号ＳＯＵＴとして
出力され、次段のシフトレジスタラッチに送出され、ま
た第三の論理状態から第二の論理状態に遷移させると、
直前のスキャン入力シフト信号ＳＩＮが該双安定回路に
記憶保持されてスキャン出力シフト信号ＳＯＵＴとして
出力され、次段のシフトレジスタラッチに送出され、前
述の従来技術にも示した一連のスキャン試験を実行する
ことができる。

【００４３】

【第２実施例】図５は、本発明に係るパストランジスタ
論理構成の組み合わせ論理回路に好適なスキャン試験回
路の第２実施例を示す具体的な回路図である。

【００４４】図５は、図１１に示した従来のパストラン
ジスタ論理構成の組み合わせ論理回路（技術文献３）に
おいて、本発明になる好適なスキャン試験回路を具備す
るパストランジスタ論理回路の具体的な回路図である。
したがって図５のスキャン試験回路付きの単位の組み合
わせ論理回路２ＳＤ内の二点鎖線により囲まれた回路ブ
ロック及びこの回路ブロックの入出力信号において、図
１１に示した単位の組み合わせ論理回路２Ｄと同一構成
要素に対しては同一の符号としている。

【００４５】そこで図１１に対してスキャン試験回路の
ために付加された回路を中心に構成を説明する。パスト
ランジスタ論理演算器２０２Ｄの演算結果であり、ディ
ファレンシャル・エンド型出力信号２２３Ｄでもある出
力データ信号ＮＺ及び反転出力データ信号＊ＮＺを、ス
キャンモード信号ＳＭＤによりゲート制御されるＮ型ト
ランジスタＮ２Ｄ，Ｎ１Ｄ各々を介してパストランジス
タ論埋増幅器２０１Ｄの入力にバス線として接続し、さ
らにスキャン入力シフト信号ＳＩＮを一方スキャンクロ
ック信号ＳＣＫＡによりゲート制御されるＮ型トランジ
スタＮ３Ｄを介して同様にＮ型トランジスタＮ２Ｄのソ
ース電極に接続し、またパストランジスタ論理増幅器２
０１Ｄの出力データ信号Ｚを直にスキャン出力シフト信
号ＳＯＵＴとすると共に、他方スキャンクロック信号Ｓ
ＣＫＢによりゲート制御されるＮ型トランジスタＮ４Ｄ
を介して同様にＮ型トランジスタＮ２Ｄのソース電極に
接続し、さらにパストランジスタ論理増幅器２０１Ｄの
反転出力データ信号＊Ｚをスキャンモード信号ＳＭＤに
よりゲート制御されるＰ型トランジスタＰ３Ｄを介して
Ｎ型トランジスタＮ１Ｄのソース電極に接続する構成で
ある。

【００４６】図４は、図５に示された第２実施例のスキ
ャン試験回路の動作を説明する真理表である。

【００４７】この真理値表の第一の論理状態、すなわち
両スキャンクロック信号ＳＣＫＡ＝ＳＣＫＢ＝“０”、
スキャンモード信号ＳＭＤ＝“１”において、Ｎ型トラ
ンジスタＮ３Ｄ，Ｎ４ＤとＰ型トランジスタＰ３Ｄはオ
フ状態にありスキャン入力シフト信号ＳＩＮが組み合わ
せ論理回路２ＳＤに対して影響を及ぼすことはなく、ま
た反転出力データ信号＊ＺがＰ型トランジスタＰ３Ｄを
介して出力反転データ信号＊ＮＺの節点と非接続状態に
あって信号の逆戻り経路を切断できる。他方、Ｎ型トラ
ンジスタＮ１Ｄ，Ｎ２Ｄはオン状態にあるためにパスト
ランジスタ論理演算器２０２Ｄの出力データ信号ＮＺ及
び反転出力データ信号＊ＮＺはパストランジスタ論理増
幅器２０１Ｄを介して反転出力データ信号＊Ｚ及び出力
データ信号Ｚを出力するために設計者が当初原論理集積
回路１Ｓとして設計を行なった本来ある論理機能、すな
わち通常モードの状態にある。

【００４８】この真理値表の第二及び第三の論理状態で
は、スキャンモード信号ＳＭＤ＝“０”でありＮ型トラ
ンジスタＮ１Ｄ，Ｎ２Ｄはオフ状態にあるために、上記
の第一の論理状態とは反対にパストランジスタ論理演算
器２０２Ｄの出力データ信号Ｚ及び反転出力データ信号
＊ＮＺがパストランジスタ論埋増幅器２０１Ｄに対して
影響を及ぼすことのないスキャン試験モードの状態にあ
る。

【００４９】特に第二の論理状態ではＮ型トランジスタ
Ｎ３Ｄがオフ状態かつＮ型トランジスタＮ３Ｍがオン状
態、もちろんＰ型トランジスタＰ３Ｄもオン状態にあ
り、インバータＶ１Ｄ，Ｖ２Ｄでオン状態のＮ型トラン
ジスタＮ３ＭとＰ型トランジスタＰ３Ｄを介して双安定
回路を構成し、いわゆるラッチ回路におけるラッチ状態
であってスキャン出力シフト信号ＳＯＵＴとしては該双
安定回路に記憶保持された情報が出力される。

【００５０】他方、第三の論理状態ではＮ型トランジス
タＮ４Ｄがオフ状態かつＮ型トランジスタＮ３Ｄがオン
状態にあり、スキャン入力シフト信号ＳＩＮがオン状態
のＮ型トランジスタＮ３Ｄ、インバータＶ２Ｄ、オン状
態のＰ型トランジスタＰ３Ｄ、及びインバータＶ１Ｄを
通過しスキャン出力シフト信号ＳＯＵＴへ直接に出力さ
れる、いわゆるラッチ回路におけるスルー状態である。

【００５１】そこで上記第一の論理状態から第二の論理
状態に遷移させると、直前のパストランジスタ論理演算
器２０２Ｄの出力データ信号ＮＺ及び反転出力データ信
号＊ＮＺがこの双安定回路に記憶保持されてスキャン出
力シフト信号ＳＯＵＴとして出力され、次段のシフトレ
ジスタラッチに送出され、また上記第三の論理状態から
第二の論理状態に遷移させると、直前のスキャン入力シ
フト信号ＳＩＮが該双安定回路に記憶保持されてスキャ
ン出力シフト信号ＳＯＵＴとして出力され、次段のシフ
トレジスタラッチに送出され、前述の従来技術にも示し
た一連のスキャン試験を実行することができる。

【００５２】

【第３実施例】図６は、本発明に係るスキャン試験回路
により具体的に構成したスキャンシフトのためのシフト
レジスタの第３実施例を示す回路図である。

【００５３】図６は、図３に示した本発明に係るパスト
ランジスタ論理構成の組み合わせ論理回路に好適なスキ
ャン試験回路の第１実施例になるスキャン試験回路を具
備するパストランジスタ論理回路構成の第一の組み合わ
せ論埋回路２ＳＤ及び第一の組み合わせ論理回路２ＳＭ
から構成され、構成要素である回路ブロック及びこの回
路ブロックの入出力信号において、図３に示した組み合
わせ論理回路２ＳＭの構成要素に記した符号の頭文字に
各々「第一の」及び「第二の」を付加した符号としてい
る。

【００５４】そこで第一のスキャンクロック信号ＳＣＫ
Ａとしてスキャンクロック信号ＳＣＫＸを割り当て、同
様に第二のスキャンクロック信号ＳＣＫＡとしてスキャ
ンクロック信号ＳＣＫＹを割り当て、他方第一のスキャ
ンクロック信号ＳＣＫＢは第一のスキャンモード信号Ｓ
ＭＤとスキャンクロック信号ＳＣＫＸとを論理和回路Ｎ
ＯＲ１によって得られた出力信号とし、同様に第二のス
キャンクロック信号ＳＣＫＢは第二のスキャンモード信
号ＳＭＤとスキャンクロック信号ＳＣＫＹとを論理和回
路ＮＯＲ２によって得られた出力信号とする。また第一
のスキャン出力シフト信号２１２Ｍは、スキャンシフト
経路１３０を介して第二のスキャン入力シフト信号２１
１Ｍとして印加させる。すなわち図６は第一及び第二の
シフトレジスタラッチ２０４Ｍを組み合わせたマスター
スレーブ型Ｄタイプ・フリップフロップの順序回路構成
を実現しており、また図６においてはこのマスタースレ
ーブ型Ｄタイプ・フリップフロップの単位のみを示して
いるが、もちろんこのマスタースレーブ型Ｄタイプ・フ
リップフロップの複数個をスキャンシフト経路１３０の
線上において直列に接続してシフトレジスタを構成する
こともできる。

【００５５】図７は、図６に示したスキャン試験回路の
試験動作を示すタイミングチャートである。なお、ここ
では第一及び第二のスキャンモード信号ＳＭＤは同一の
信号を印加させる。

【００５６】まず初期状態として第一及び第二のスキャ
ンモード信号ＳＭＤが“０”でありスキャン試験モード
に回路状態があるとし、またスキャンクロックＳＣＫＸ
及びＳＣＫＹも“０”に設定して置き、回路全体として
は未確定の状態にあると仮定する。そこで前述した従来
技術のスキャン試験方法と同様に、第一段階として第一
及び第二のスキャンモード信号ＳＭＤ及びスキャンクロ
ックＳＣＫＹが“０”状態のままでスキャンクロックＳ
ＣＫＸとして一個の凸型パルスを印加して、試験パタン
信号としての第一のスキャン入力シフト信号２１１Ｍを
第一のシフトレジスタラッチ２０４Ｍに取り込み、続け
てスキャンクロックＳＣＫＹとして一個の凸型パルスを
印加することにより第一のシフトレジスタラッチ２０４
Ｍに取り込まれた情報、すなわち第一のスキャン出力シ
フト信号２１２Ｍをスキャンシフト経路１３０を介して
第二のスキャン入力シフト信号２１１Ｍとして第二のシ
フトレジスタラッチ２０４Ｍに取り込むことによって、
試験パタンが第一及び第二のシフトレジスタラッチ２０
４Ｍに記憶保持され、かつこの試験パタンが第一及び第
二の出力データ信号２２２Ｍとして各々が次段にある被
試験対象である組み合わせ論理回路群へ送出されるスキ
ャンインの段階、第二段階として、第一及び第二のシフ
トレジスタラッチ２０４Ｍに記憶保持された試験パタン
が第一及び第二の出力データ信号２２２Ｍとして、各々
が次段にある被試験対象である組み合わせ論理回路群へ
伝播し、その結果として該被試験対象である組み合わせ
論理回路群により一義的に決定された試験結果が第一及
び第二の入力データ信号２２１Ｍとして各々が第一及び
第二の２０２Ｍに印加され、さらに各々がパストランジ
スタ論理演算器での演算結果、すなわち試験結果である
第一及び第二の出力データ信号２２３Ｍを得た後に、第
一及び第二のスキャンモード信号ＳＭＤに対して一個の
凸型パルスを印加しすることによって第一及び第二のシ
フトレジスタラッチ２０４Ｍに取り込みかつ記憶保持さ
れる捕獲の段階、第三段階として、第一及び第二のシフ
トレジスタラッチ２０４Ｍに取り込みかつ記憶保持され
た試験結果パタンはスキャン出力シフト信号として各々
が第一及び第二の２１２Ｍに伝播されており、まずここ
では第二のスキャン出力シフト信号２１２Ｍが試験結果
パタンとして読み出せている。

【００５７】他方の試験結果パタンである第一のスキャ
ン出力シフト信号２１２Ｍを読み出すためにスキャンク
ロック信号ＳＣＫＹに一個の凸型パルスを印加させて第
二のシフトレジスタラッチ２０４Ｍに試験結果パタンで
ある第一のスキャン出力シフト信号２１２Ｍをラッチさ
せることによって、第二のスキャン出力シフト信号２１
２Ｍとして該試験結果パタンを読み出すスキャンアウト
の段階、以上の合計三段階を経てスキャン試験が実行さ
れる。

【００５８】上記の試験動作において特にスキャン試験
モード中の一連のシフトレジスタ動作を実行する際に、
スキャンクロックＳＣＫＸ及びＳＣＫＹへの印加信号と
して交互にかつ各シフトレジスタラッチ２０４Ｍのスル
ー状態（スキャンクロックＳＣＫＸ及びＳＣＫＹが共に
“１”となる状態）が時間軸上で重複しないような凸型
パルスを供給することによって、スキャン試験用のシフ
トレジスタを構成するシフトレジスタラッチの全てがス
ルー状態となってスキャン試験パタンがすり抜ける誤動
作を防止し、正常なシフトレジスタ動作を確実に実行す
ることができる。

【００５９】また図６の構成の説明においても述べたよ
うに、第一及び第二のシフトレジスタラッチ２０４Ｍを
組み合わせたマスタースレーブ型Ｄタイプ・フリップフ
ロップの順序回路構成を実現しており、また図６におい
てはこのマスタースレーブ型Ｄタイプ・フリップフロッ
プの単位のみを示しているが、もちろんこのマスタース
レーブ型Ｄタイプ・フリップフロップの複数個をスキャ
ンシフト経路１３０の線上において直列に接続してシフ
トレジスタを構成することもでき、この場合におけるス
キャン試験方法も上述に従う。

【００６０】

【発明の効果】以上説明したように本発明によれば、複
数のパストランジスタ論理による組み合わせ論理回路網
の構成要素である任意のパストランジスタ論理の単位回
路を構成する増幅器をスキャン試験回路の一部として共
有化し、スキャン試験用補完回路と共にシフトレジスタ
ラッチを構成するために、試験専用の追加回路を最小限
に抑制でき、すなわちスキャン試験回路によるチップ面
積の増加を最小限に抑制することができる。

【００６１】また、任意のパストランジスタ論理の単位
回路をスキャン試験回路用シフトレジスタラッチに改造
でき、すなわち組み合わせ論埋回路網の内部の任意かつ
複数の接点をスキャン試験のために制卸及び観測できる
試験節点として外部から直接的にアクセスできるため
に、少ない試験パタンで高い故障検出率が得られ試験効
率の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係るスキャン試験回路を施した全体回
路を示す回路構成図である。

【図２】図１中に示されるスキャン試験回路を具備した
パストランジスタ論埋構成の組み合わせ論理回路の一部
を更に詳細を示した回路構成図である。

【図３】本発明に係るパストランジスタ論理構成の組み
合わせ論理回路に好適なスキャン試験回路の第１実施例
を示す具体的な回路図である。

【図４】図３及び図５に示された第１実施例及び第２実
施例のスキャン試験回路の動作を説明するための真理値
表を示す図表である。

【図５】本発明に係るパストランジスタ論理構成の組み
合わせ論理回路に好適なスキャン試験回路の第２実施例
を示す具体的な回路図である。

【図６】本発明に係るスキャン試験回路により具体的に
構成したスキャンシフトのためのシフトレジスタの第３
実施例を示す回路図である。

【図７】図４に示したスキャン試験回路の試験動作を示
すタイミングチャートであり、図７（Ａ）は第一及び第
二のスキャンモード信号ＳＭＤ、図７（Ｂ）はスキャン
クロック信号ＳＣＫＸ、図７（Ｃ）はスキャンクロック
信号ＳＣＫＹである。

【図８】従来の一般的なスキャン試験回路を施した全体
回路を示す回路構成図である。

【図９】図８中に示されるパストランジスタ論理構成の
組み合わせ論理回路の一部を更に詳細を示した回路構成
図である。

【図１０】従来のパストランジスタ論理構成の組み合わ
せ論理回路を示す具体的な回路図である。

【図１１】従来の他のパストランジスタ論理構成の組み
合わせ論埋回路を示す具体的な回路図である。

【符号の説明】

１スキャン試験回路を施した全体回路（原論理回路）１Ｓパストランジスタ論理に好適なスキャン試験回路
を施した全体回路（原論理回路）２パストランジスタ論理構成による組み合わせ回路の
単位回路（組み合わせ論理回路）２Ｓスキャン試験回路を具備したパストランジスタ論
理構成による組み合わせ回路の単位回路（組み合わせ論
理回路）１０１試験単位となるパストランジスタ論埋構成の組
み合わせ回路網（組み合わせ論理回路網）１０１Ｓスキャン試験回路を具備したパストランジス
タ論理回路を含む試験単位となるパストランジスタ論理
構成の組み合わせ回路網（組み合わせ論理回路網）１０２順序回路網１０２ａスキャン試験回路を具備した一般のラッチ回
路により構成されるスキャン試験用のシフトレジスタ回
路（シフトレジスタ）１１１スキャン試験用データ信号入力端子１１２スキャン試験用データ信号出力端子１１３スキャン試験用制御信号入力端子１２１一般回路網への原入力信号１２２一般回路網への原出力信号１２３スキャン試験回路を具備したラッチ回路から通
常動作時に出力される信号１２４スキャン試験回路を具備したラッチ回路へ通常
動作時に入力される信号１３０スキャンシフト経路２０１パストランジスタ論理用増幅器２０２パストランジスタ論理演算器２０３スキャン試験用補完回路２０４スキャン試験用シフトレジスタラッチ回路２１１スキャン入力シフト信号２１２スキャン出力シフト信号２１３スキャン制御信号２２１パストランジスタ論埋組み合わせ回路の入力信
号２２２パストランジスタ論理組み合わせ回路の出力信
号２２３パストランジスタ論理回路網からの出力信号か
つパストランジスタ論理用増幅器回路への入力信号ＳＣＫＡ、ＳＣＫＢスキャンクロック信号（スキャン
制御信号）ＳＣＫＸ、ＳＣＫＹスキャンクロック信号（スキャン
制御信号）ＳＭＤスキャンモード信号（スキャン制御信号）ＳＩＮスキャン入力シフト信号ＳＯＵＴスキャン出力シフト信号Ｎ１Ｍ〜Ｎ３Ｍ、Ｎ１Ｄ〜Ｎ４ＤＮ型ＭＯＳトランジ
スタＴ１Ｍ〜Ｔ６Ｍ、ＴｌＤ〜Ｔ４ＤＮ型ＭＯＳトランジ
スタＰ１Ｍ、ＰｌＤ〜Ｐ３ＤＰ型ＭＯＳトランジスタＡ、Ｂ、Ｃ、Ｘ、Ｙパストランジスタ論理入力信号＊Ａ、＊Ｂ、＊Ｃ、＊Ｘ、＊Ｙパストランジスタ論理
反転入力信号Ｓ、Ｚパストランジスタ論理出力信号＊Ｓ、＊Ｚパストランジスタ論理反転出力信号ＮＳ、ＮＺ、＊ＮＺパストランジスタ論理内部ノード
信号Ｖ１Ｍ、Ｖ２Ｍ、Ｖ１Ｄ、Ｖ２Ｄインバータ回路ＶＤＤ高電位電源端子ＮＯＲ１、ＮＯＲ２否定論理和回路

Claims

【特許請求の範囲】

【請求項１】パストランジスタ論理回路からなる複数
の組み合わせ論理回路を構成要素の一部とする論理集積
回路に対して、スキャン試験手法により試験動作を行な
うスキャン試験回路において、前記組み合わせ論理回路の構成要素であるパストランジ
スタ論理回路演算器の後段へ直列に接続された同じく構
成要素である増幅器にスキャン試験用補完回路を付加す
ることにより、スキャン試験回路であるシフトレジスタ
の構成回路と同等の機能を有するシフトレジスタラッチ
を構成し、このシフトレジスタラッチを前記シフトレジ
スタの一部としてスキャンシフト経路ヘ直列に追加接続
し、前記シフトレジスタラッチは、外部から入力したスキャ
ン入力シフト信号を前記組み合わせ論理回路の出力端子
信号として出力し、前記パストランジスタ論理回路演算
器の出力端子信号をスキャン出力シフト信号として外部
へ出力する試験動作をスキャン制御信号により行なうこ
とを特徴とするスキャン試験回路。
【請求項２】外部から入力するスキャン入力シフト信
号を取り込む第一の前記シフトレジスタラッチと、この
第一のシフトレジスタラッチから出力されるスキャン出
力シフト信号をスキャンシフト経路を介してスキャン入
力シフト信号として取り込み外部へスキャン出力シフト
信号として出力する第二の前記シフトレジスタラッチと
を備え、当該第一及び第二のシフトレジスタラッチの各々のラッ
チ機能を制御するスキャン制御信号として、前記第一及
び第二のシフトレジスタラッチの各々のスルー状態が重
複せずにシフト動作するタイミングを有する二個のスキ
ャン制御信号によりスキャン試験を行なうことを特徴と
する請求項１記載のスキャン試験回路。
【請求項３】前記パストランジスタ論理回路演算器が
論理和演算回路又は論理積演算回路である請求項１又は
２記載のスキャン試験回路。