JPH07198787A

JPH07198787A - スキャンフリップフロップ回路

Info

Publication number: JPH07198787A
Application number: JP5333918A
Authority: JP
Inventors: Takashi Ozawa; 敬小澤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-01

Abstract

(57)【要約】【目的】スキャン試験方式による試験を可能とするスキ
ャンフリップフロップ回路に関し、順序回路である機能
回路の入力側に配置する場合には、その遅延を含めてス
キャン試験を行うことができるようにする。【構成】スキャン試験動作時、スキャンインデータをセ
ットされた時点では、マスタ段セルをなすラッチ回路７
１と、スレーブ段セルをなすラッチ回路７２とを切り離
し、セットされたスキャンインデータを出力させないよ
うにし、その後、制御信号ＣＬＫ１としてシステムクロ
ックＳＹＳ−ＣＬＫを実動作周波数で動作させることに
より、セットされたスキャンインデータを出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
されて、スキャン試験方式による試験を可能とするスキ
ャンフリップフロップ回路に関する。

【０００２】近年、半導体集積回路は、益々、その回路
規模を大きくし、加算器、乗算器、ＲＡＭ、ＲＯＭとい
うように、多数の機能回路を内蔵してなる半導体集積回
路が提案されるに至っている。

【０００３】このような半導体集積回路においては、入
力信号は、半導体集積回路内の多数の機能回路を経由し
て出力されることから、動作不良が発生した場合、どの
機能回路で動作不良が発生したかを推定することは困難
である。

【０００４】そこで、多数の機能回路を内蔵する半導体
集積回路は、例えば、各機能回路間に、伝送するデータ
のビット数に応じたマスタスレーブ形のスキャンフリッ
プフロップ回路を配置し、スキャン試験方式による試験
を行うことができるように構成される。

【０００５】このような半導体集積回路においては、通
常動作時（実使用状態時）は、システム全体を制御する
システムクロックに同期させて各機能回路に対するデー
タの伝送がスキャンフリップフロップ回路を介して行わ
れる。

【０００６】これに対して、スキャン試験動作時におい
ては、スキャンフリップフロップ回路は、シフトレジス
タとして動作し、スキャン試験用データ、いわゆるスキ
ャンインデータ又は前段の機能回路の出力を入力・保持
・出力し、各機能回路の論理動作の試験が可能とされ
る。

【０００７】

【従来の技術】従来、スキャンフリップフロップ回路と
して、図８に、その回路図を示すようなものが知られて
いる。

【０００８】図８中、１はマスタ段セルを構成するラッ
チ回路、２はスレーブ段セルを構成するラッチ回路であ
り、ＩＮ１、ＩＮ２は入力されるデータ信号、ＣＬＫ
１、ＣＬＫ２はクロック信号、ＯＵＴは出力されるデー
タ信号である。

【０００９】また、これらラッチ回路１、２において、
３〜１０はインバータ、１１〜１４は伝送ゲート回路で
あり、１５〜１８はｐチャネル形のＭＯＳトランジスタ
（以下、ｐＭＯＳトランジスタという）、１９〜２２は
ｎチャネル形のＭＯＳトランジスタ（以下、ｎＭＯＳト
ランジスタという）である。

【００１０】このスキャンフリップフロップ回路におい
ては、クロック信号ＣＬＫ２＝高レベル（以下、「Ｈ」
と記す）に固定する場合には、伝送ゲート回路１２＝非
導通（以下、ＯＦＦという）、伝送ゲート回路１３＝導
通（以下、ＯＮという）に固定され、この場合には、ク
ロック信号ＣＬＫ１の動作によって、入力データ信号Ｉ
Ｎ１に対するラッチ動作が行われる。

【００１１】ここに、クロック信号ＣＬＫ１＝低レベル
（以下、「Ｌ」と記す）にされると、伝送ゲート回路１
１＝ＯＮ、伝送ゲート回路１４＝ＯＦＦとなり、入力デ
ータ信号ＩＮ１によるデータがインバータ５、６からな
る閉ループ回路に書き込まれ、保持されると共に、イン
バータ７を介して出力される。

【００１２】次に、クロック信号ＣＬＫ１＝「Ｈ」にさ
れると、伝送ゲート回路１１＝ＯＦＦ、伝送ゲート回路
１４＝ＯＮとなり、インバータ７の出力がインバータ
８、９からなる閉ループ回路に書き込まれ、保持される
と共に、インバータ１０を介して出力される。

【００１３】また、クロック信号ＣＬＫ１＝「Ｈ」に固
定される場合には、伝送ゲート回路１１＝ＯＦＦ、伝送
ゲート回路１４＝ＯＮに固定され、この場合には、クロ
ック信号ＣＬＫ２の動作によって、入力データ信号ＩＮ
２に対するラッチ動作が行われる。

【００１４】ここに、クロック信号ＣＬＫ２＝「Ｌ」に
されると、伝送ゲート回路１２＝ＯＮ、伝送ゲート回路
１３＝ＯＦＦとなり、入力データ信号ＩＮ２によるデー
タがインバータ５、６からなる閉ループ回路に書き込ま
れ、保持されると共に、インバータ７を介して出力され
る。

【００１５】次に、クロック信号ＣＬＫ２＝「Ｈ」にさ
れると、伝送ゲート回路１２＝ＯＦＦ、伝送ゲート回路
１３＝ＯＮとなり、インバータ７の出力がインバータ
８、９からなる閉ループ回路に書き込まれ、保持される
と共に、インバータ１０を介して出力される。

【００１６】ここに、図９は、図８に示すスキャンフリ
ップフロップ回路を内蔵してなる半導体集積回路の一例
の一部分を示す回路図であり、図中、２３〜２５は組合
せ回路である機能回路、２６〜３１は図８に示すスキャ
ンフリップフロップ回路である。

【００１７】なお、実際には、半導体集積回路内の全て
のスキャンフリップフロップ回路がシフトレジスタを構
成するが、この図９例では、説明の都合上、機能回路２
４に注目して、この機能回路２４に関する部分のみに限
定して図示している。

【００１８】ここに、スキャンフリップフロップ回路２
６〜２８は機能回路２４の入力側に配置されており、ス
キャンフリップフロップ回路２９〜３１は機能回路２４
の出力側に配置されている。

【００１９】また、ＳＹＳ−ＣＬＫは装置内全体を制御
するシステムクロック、ＤＩ１、ＤＩ２、ＤＩ３は機能
回路２３から出力されるデータ、ＤＯ１、ＤＯ２、ＤＯ
３は機能回路２４から出力されるデータである。

【００２０】また、ＳＩＮはスキャンイン端子から入力
されるスキャンインデータ、ＳＯＵＴはスキャンアウト
端子から出力されるスキャンアウトデータ、ＳＣＬＫは
スキャンインデータＳＩＮの入力及びスキャンアウトデ
ータＳＯＵＴの出力を行うためのスキャンクロックであ
る。

【００２１】ここに、システムクロックＳＹＳ−ＣＬＫ
は、スキャンフリップフロップ回路２６〜３１のＣＬＫ
１入力端（図８において、クロック信号ＣＬＫ１が入力
される入力端）に供給される。

【００２２】また、スキャンクロックＳＣＬＫは、スキ
ャンフリップフロップ回路２６〜３１のＣＬＫ２入力端
（図８において、クロック信号ＣＬＫ２が入力される入
力端）に供給される。

【００２３】また、機能回路２３から出力されるデータ
ＤＩ１、ＤＩ２、ＤＩ３は、それぞれ、スキャンフリッ
プフロップ回路２６、２７、２８のＩＮ１入力端（図８
において、入力データ信号ＩＮ１が入力される入力端）
に供給される。

【００２４】また、機能回路２４から出力されるデータ
ＤＯ１、ＤＯ２、ＤＯ３は、それぞれ、スキャンフリッ
プフロップ回路２９、３０、３１のＩＮ１入力端に供給
される。

【００２５】また、スキャンインデータＳＩＮはスキャ
ンフリップフロップ回路２６のＩＮ２入力端（図８にお
いて、入力データ信号ＩＮ２が入力される入力端）に供
給される。

【００２６】ここに、通常動作時においては、スキャン
クロックＳＣＬＫ＝「Ｈ」とされ、図８に示す伝送ゲー
ト回路１２＝ＯＦＦ、伝送ゲート回路１３＝ＯＮとされ
る。

【００２７】この結果、入力側のスキャンフリップフロ
ップ回路２６、２７、２８は、システムクロックＳＹＳ
−ＣＬＫに同期して、前段の機能回路２３の出力ＤＩ
１、ＤＩ２、ＤＩ３を機能回路２４に伝送するように動
作する。

【００２８】また、出力側のスキャンフリップフロップ
回路２９、３０、３１は、システムクロックＳＹＳ−Ｃ
ＬＫに同期して、機能回路２４の出力ＤＯ１、ＤＯ２、
ＤＯ３を後段の機能回路２５に伝送するように動作す
る。

【００２９】これに対して、スキャン試験動作時におい
ては、スキャンフリップフロップ回路２６〜３１はシフ
トレジスタとして動作するが、図１０は、このスキャン
試験動作を説明するためのタイムチャートであり、スキ
ャンインデータＳＩＮとして、データＣ、Ｂ、Ａが順に
入力される場合を示している。

【００３０】この場合には、システムクロックＳＹＳ−
ＣＬＫ＝「Ｈ」とされ、スキャンフリップフロップ回路
２６〜２８が機能回路２３と切り離されると共に、スキ
ャンフリップフロップ回路２９〜３１が機能回路２４と
切り離され、これらスキャンフリップフロップ回路２６
〜３１は、シフトレジスタとして動作する状態とされ
る。

【００３１】そこで、スキャンクロックＳＣＬＫが立ち
下がり、立ち上がりの動作を繰り返すようにされるが、
このスキャンクロックＳＣＬＫが立ち下がり、立ち上が
りの動作を繰り返すごとに、スキャンイン端子に、デー
タＣ、Ｂ、Ａが、この順序で入力される。

【００３２】すると、スキャンフリップフロップ回路２
６、２７、２８のシフトレジスタ動作によってデータ
Ｃ、Ｂ、Ａが、この順に転送され、スキャンフリップフ
ロップ回路２６、２７、２８にそれぞれデータＡ、Ｂ、
Ｃがセットされる（サイクル１〜３）。

【００３３】ここに、サイクル３におけるスキャンクロ
ックＳＣＬＫの立ち上がりのタイミングで、機能回路２
４にはデータＡ、Ｂ、Ｃが供給され、機能回路２４から
は、例えば、データＥ、Ｆ、Ｇが出力される。

【００３４】次に、スキャンクロックＳＣＬＫ＝「Ｈ」
のまま、サイクル４において、システムクロックＳＹＳ
−ＣＬＫが１度、立ち下がり、立ち上がりの動作を行
い、機能回路２４から出力されているデータＥ、Ｆ、Ｇ
がスキャンフリップフロップ回路２９、３０、３１に取
り込まれる。なお、この時点では、スキャンアウト端子
にはデータＥが出力されている。

【００３５】次に、システムクロックＳＹＳ−ＣＬＫ＝
「Ｈ」のまま、スキャンクロックＳＣＬＫが立ち下が
り、立ち上がりの動作を繰り返すと、スキャンクロック
ＳＣＬＫが立ち上げられるごとに、スキャンアウト端子
にはデータＦ、Ｇが順に出力される（サイクル５、６、
７）。

【００３６】このようにして、機能回路２４にデータ
Ａ、Ｂ、Ｃを入力した場合に、機能回路２４がデータ
Ｅ、Ｆ、Ｇを出力することを確認することができ、これ
によって、機能回路２４の動作不良の有無を判定するこ
とができる。

【００３７】この例では、機能回路２４は組合せ回路と
されているが、機能回路２４が順序回路である場合に
は、入力側のスキャンフリップフロップ回路２６、２
７、２８にデータＡ、Ｂ、Ｃをセットさせた後、機能回
路２４を動作させるために、システムクロックＳＹＳ−
ＣＬＫを動作させる必要がある。

【００３８】ところが、このシステムクロックＳＹＳ−
ＣＬＫを動作させた瞬間に入力側のスキャンフリップフ
ロップ回路２６、２７、２８は、それぞれ、前段の機能
回路２３の出力ＤＩ１、ＤＩ２、ＤＩ３を取り込んでし
まい、セットされたデータＡ、Ｂ、Ｃは消えてしまう。

【００３９】この結果、機能回路２４は、機能回路２３
の出力ＤＩ１、ＤＩ２、ＤＩ３を供給されてしまい、そ
れに応じた出力をすることになり、スキャン試験方式に
よる試験を行うことができないことになる。

【００４０】そこで、組合せ回路にまで分解できない順
序回路が機能回路とされる場合には、順序回路である機
能回路の入力側には、一定の制御信号によって内部デー
タの更新を禁止される機能を持つスキャンフリップフロ
ップ回路が必要とされ、このためのスキャンフリップフ
ロップ回路として、従来、図１１や、図１２に示すよう
なスキャンフリップフロップ回路が提案されている。

【００４１】図１１中、３２はマスタ段セルをなすラッ
チ回路、３３はスレーブ段セルをなすラッチ回路であ
り、このスキャンフリップフロップ回路は、クロック信
号ＣＬＫ１を反転するインバータ３４と、このインバー
タ３４の出力及び制御信号Ｓ０が入力されるＮＡＮＤ回
路３５とを設け、このＮＡＮＤ回路３５の出力をｐＭＯ
Ｓトランジスタ１５のゲート、ｎＭＯＳトランジスタ２
２のゲート及びインバータ３の入力端に供給するように
し、その他については、図８に示すスキャンフリップフ
ロップ回路と同様に構成したものである。

【００４２】このスキャンフリップフロップ回路におい
ては、制御信号Ｓ０＝「Ｈ」とする場合には、ＮＡＮＤ
回路３５からはクロック信号ＣＬＫ１と同相の信号が出
力されるので、図８に示すスキャンフリップフロップ回
路と同様に動作する。

【００４３】これに対して、制御信号Ｓ０＝「Ｌ」とす
る場合には、ＮＡＮＤ回路３５の出力＝「Ｈ」、伝送ゲ
ート回路１１＝ＯＦＦとされるので、クロック信号ＣＬ
Ｋ１が動作した場合においても、入力データ信号ＩＮ１
が取り込まれることはない。

【００４４】また、図１２中、３６はマスタ段セルをな
すラッチ回路、３７はスレーブ段セルをなすラッチ回路
であり、このスキャンフリップフロップ回路は、入力デ
ータ信号ＩＮ１の通過を制御する伝送ゲート回路３８
と、インバータ８の出力を反転するインバータ３９と、
インバータ３９の出力の通過を制御する伝送ゲート回路
４０と、制御信号Ｓ０を反転するインバータ４１とを設
け、入力データ信号ＩＮ１又はインバータ３９の出力を
伝送ゲート回路１１に供給するようにし、その他につい
ては、図８に示すスキャンフリップフロップ回路と同様
に構成したものである。

【００４５】なお、伝送ゲート回路３８、４０におい
て、４２、４３はｐＭＯＳトランジスタ、４４、４５は
ｎＭＯＳトランジスタである。

【００４６】ここに、図１３は、図１１に示すスキャン
フリップフロップ回路を内蔵してなる半導体集積回路の
一例の一部分を示す回路図であり、図中、４６、４７は
組合せ回路である機能回路、４８は順序回路である機能
回路である。

【００４７】また、４９〜５１は図１１に示すスキャン
フリップフロップ回路、５２〜５４は図８に示すスキャ
ンフリップフロップ回路であり、スキャンフリップフロ
ップ回路４９〜５１は機能回路４８の入力側に配置され
ており、スキャンフリップフロップ回路５２〜５４は機
能回路４８の出力側に配置されている。

【００４８】なお、この図１３例においても、実際は、
半導体集積回路内の全てのスキャンフリップフロップ回
路がシフトレジスタを構成するが、説明の都合上、機能
回路４８に注目して、この機能回路４８に関する部分の
みに限定して図示している。

【００４９】ここに、システムクロックＳＹＳ−ＣＬＫ
は、スキャンフリップフロップ回路４９〜５４のＣＬＫ
１入力端に供給され、スキャンクロックＳＣＬＫは、ス
キャンフリップフロップ回路４９〜５４のＣＬＫ２入力
端に供給される。

【００５０】また、機能回路４６から出力されるデータ
ＤＩ１、ＤＩ２、ＤＩ３は、それぞれ、スキャンフリッ
プフロップ回路４９、５０、５１のＩＮ１入力端に供給
され、機能回路４８から出力されるデータＤＯ１、ＤＯ
２、ＤＯ３は、それぞれ、スキャンフリップフロップ回
路５２、５３、５４のＩＮ１入力端に供給される。

【００５１】また、スキャンインデータＳＩＮはスキャ
ンフリップフロップ回路４９のＩＮ２入力端に供給さ
れ、制御信号Ｓ０はスキャンフリップフロップ４９〜５
１のＳ０入力端に供給される。

【００５２】ここに、通常動作時においては、制御信号
Ｓ０＝「Ｈ」、スキャンクロックＳＣＬＫ＝「Ｈ」とさ
れ、図１１に示す伝送ゲート回路１２＝ＯＦＦ、伝送ゲ
ート回路１３＝ＯＮとされる。

【００５３】この結果、入力側のスキャンフリップフロ
ップ回路４９、５０、５１は、システムクロックＳＹＳ
−ＣＬＫに同期して、前段の機能回路４６の出力ＤＩ
１、ＤＩ２、ＤＩ３を機能回路４８に伝送するように動
作する。

【００５４】また、出力側のスキャンフリップフロップ
回路５２、５３、５４は、システムクロックＳＹＳ−Ｃ
ＬＫに同期して、機能回路４８の出力ＤＯ１、ＤＯ２、
ＤＯ３を後段の機能回路４７に伝送するように動作す
る。

【００５５】これに対して、スキャン試験動作時におい
ては、スキャンフリップフロップ回路４９〜５４はシフ
トレジスタとして動作するが、図１４は、このスキャン
試験動作を説明するためのタイムチャートであり、スキ
ャンインデータＳＩＮとして、データＣ、Ｂ、Ａが順に
入力される場合を示している。

【００５６】この場合、制御信号Ｓ０＝「Ｌ」、システ
ムクロックＳＹＳ−ＣＬＫ＝「Ｈ」とされ、スキャンフ
リップフロップ回路４９〜５１が機能回路４６と切り離
されると共に、スキャンフリップフロップ回路５２〜５
４が機能回路４８と切り離され、これらスキャンフリッ
プフロップ回路４９〜５４はシフトレジスタとして動作
する状態とされる。

【００５７】そこで、スキャンクロックＳＣＬＫが立ち
下がり、立ち上がりの動作を繰り返すようにされるが、
このスキャンクロックＳＣＬＫが、この動作を繰り返す
ごとに、スキャンイン端子に、データＣ、Ｂ、Ａが、こ
の順で入力される。

【００５８】すると、スキャンフリップフロップ回路４
９、５０、５１のシフトレジスタ動作によって、データ
Ｃ、Ｂ、Ａが、この順で送られ、スキャンフリップフロ
ップ回路４９、５０、５１に、それぞれ、データＡ、
Ｂ、Ｃがセットされる（サイクル１〜３）。

【００５９】ここに、サイクル３におけるスキャンクロ
ックＳＣＬＫの立ち上がりのタイミングで、機能回路４
８には、データＡ、Ｂ、Ｃが供給されるが、機能回路４
８は順序回路であることから、この時点では、データ
Ａ、Ｂ、Ｃに応じて動作することはない。

【００６０】次に、スキャンクロックＳＣＬＫ＝「Ｈ」
のまま、サイクル４において、システムクロックＳＹＳ
−ＣＬＫが必要回数（例えば、２回）動作すると、機能
回路４８はデータＡ、Ｂ、Ｃに応じて動作し、例えば、
データＥ、Ｆ、Ｇを出力し、これらデータＥ、Ｆ、Ｇ
は、それぞれ、出力側のスキャンフリップフロップ回路
５２、５３、５４に取り込まれる。なお、この時点で
は、スキャンアウト端子にはデータＥが出力されてい
る。

【００６１】次に、システムクロックＳＹＳ−ＣＬＫ＝
「Ｈ」のまま、スキャンクロックＳＣＬＫが立ち下が
り、立ち上がりの動作を繰り返すと、スキャンクロック
ＳＣＬＫが立ち上げられるごとに、スキャンアウト端子
にデータＦ、Ｇが順に出力される（サイクル５、６、
７）。

【００６２】このようにして、この半導体記憶装置にお
いては、スキャン試験動作時、制御信号Ｓ０＝「Ｌ」と
することで、機能回路４６の出力ＤＩ１、ＤＩ２、ＤＩ
３をスキャンフリップフロップ回路４９、５０、５１が
取り込むことが禁止されるので、機能回路４８にデータ
Ａ、Ｂ、Ｃを入力した場合、機能回路４８が、これらデ
ータＡ、Ｂ、Ｃに基づいてデータＥ、Ｆ、Ｇを出力する
ことを確認することができ、これによって、機能回路４
８の動作不良の有無を判定することができる。

【００６３】なお、図１１に示すスキャンフリップフロ
ップ回路の代わりに、図１２に示すスキャンフリップフ
ロップ回路を内蔵するようにしても、同様に、スキャン
試験を行うことができる。

【００６４】

【発明が解決しようとする課題】ここに、例えば、機能
回路を試験するために、試験専用クロック信号配線や、
試験専用信号配線を設ける半導体集積回路においては、
通常動作時に使用されない試験専用配線は高速動作に対
応するように設計されないことが多く、通常は、実動作
周波数での機能回路の試験は行われず、単に論理動作の
確認のみの試験が行われることが多い。

【００６５】これに対して、スキャン試験方式による試
験を行うことができるように構成される半導体集積回路
においては、通常動作時に使用されるシステムクロック
ＳＹＳ−ＣＬＫを使用して機能回路を動作させて試験が
行われるため、実動作周波数での機能回路の試験を行う
ことが可能である。

【００６６】ここに、機能回路が組合せ回路である場
合、この機能回路の出力は現サイクルの入力によって決
まり、回路の最大遅延となるクリティカルパスの動作を
抑えておけば、この組合せ回路の実動作時にタイミング
エラーとなることは極めてまれであり、最近の自動設計
技術では、その設計は比較的容易になされる。

【００６７】しかし、機能回路が順序回路である場合に
は、この機能回路の出力は現サイクルの入力だけでな
く、過去のサイクルの入力の結果にも依存し、回路の最
大遅延となるクリティカルパスは、場合によって異なる
ものとなる。

【００６８】そこで、設計段階においては、各種の異な
るパターンによって、タイミング・シミュレーションが
行われるが、特に、順序回路が大規模である場合には、
半導体集積回路に搭載された状態で、実動作周波数での
動作を確認することが必要とされる。

【００６９】また、自動設計ではなく、マニュアル設計
された回路（例えば、大容量クロック同期型ＲＡＭ等）
を機能回路として半導体集積回路に搭載する場合には、
半導体集積回路に搭載された状態で実動作周波数での動
作の確認が必要となる。

【００７０】ここに、図１３に示す半導体集積回路にお
いては、スキャン試験を行う場合、システムクロックＳ
ＹＳ−ＣＬＫを実動作周波数で入力して機能回路４８の
試験を行うことが可能であるが、この時、試験されるの
は、機能回路４８の動作と、出力側のスキャンフリップ
フロップ回路５２、５３、５４が機能回路４８の出力デ
ータＥ、Ｆ、Ｇを取り込む動作である。

【００７１】しかし、入力側のスキャンフリップフロッ
プ回路４９、５０、５１の遅延を含めて試験をしなけれ
ば、実動作周波数での動作の試験をしたことにはなら
ず、また、特に、入力側のスキャンフリップフロップ回
路４９、５０、５１が機能回路４８の一部を担っている
場合には、入力側のスキャンフリップフロップ回路４
９、５０、５１の遅延を含めた実動作周波数での機能回
路４８の試験を行う必要がある。

【００７２】本発明は、かかる点に鑑み、半導体集積回
路において、順序回路である機能回路の入力側に配置す
る場合には、その遅延を含めてスキャン試験方式による
試験を行うことができ、実使用状態で動作不良になった
半導体集積回路の不良原因を容易に推定することができ
るようにし、大規模な順序回路である機能回路を搭載し
てなる半導体集積回路や、マニュアル設計された回路を
機能回路として搭載してなる半導体集積回路等の開発の
向上化を図ることができるようにしたスキャンフリップ
フロップ回路を提供することを目的とする。

【００７３】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、５６はマスタ段セルをなすラッチ回
路、５７はスレーブ段セルをなすラッチ回路である。

【００７４】また、ラッチ回路５６において、５８はデ
ータ信号ＩＮ１が入力されるデータ信号入力端、５９は
データ信号ＩＮ２が入力されるデータ信号入力端、６０
は制御信号／ＣＬＫ１が入力される制御信号入力端、６
１は制御信号／ＣＬＫ２が入力される制御信号入力端、
６２は制御信号Ｓ１が入力される制御信号入力端、６３
はデータ出力端である。

【００７５】このラッチ回路５６は、制御信号Ｓ１が一
方のレベルに設定される場合において、制御信号／ＣＬ
Ｋ１が動作する場合には、制御信号／ＣＬＫ１に同期し
て、データ信号ＩＮ１をラッチし、制御信号Ｓ１が一方
のレベルに設定される場合において、制御信号／ＣＬＫ
２が動作する場合には、制御信号／ＣＬＫ２に同期し
て、データ信号ＩＮ２をラッチし、制御信号Ｓ１が他方
のレベルに設定される場合には、制御信号／ＣＬＫ１の
動作には関係なく、データ信号ＩＮ１のラッチを禁止さ
れるものである。

【００７６】また、ラッチ回路５７において、６４はデ
ータ入力端、６５は制御信号／ＣＬＫ１と反転関係にあ
る制御信号ＣＬＫ１が供給される制御信号入力端、６６
は制御信号／ＣＬＫ２と反転関係にある制御信号ＣＬＫ
２が供給される制御信号入力端、６７はデータ出力端で
ある。

【００７７】このラッチ回路５７は、制御信号Ｓ１のレ
ベルとは関係なく、制御信号ＣＬＫ１又は制御信号ＣＬ
Ｋ２に同期して、ラッチ回路５６がラッチしているデー
タをラッチするものである。

【００７８】

【作用】本発明によるスキャンフリップフロップ回路
は、半導体集積回路内において図２に示すように使用さ
れる。図２中、６８は順序回路である機能回路、６９は
機能回路６８の前段の機能回路、７０は本発明によるス
キャンフリップフロップ回路である。

【００７９】ここに、スキャンフリップフロップ回路７
０は、データ信号入力端５８に機能回路６９の出力ＤＩ
が供給され、データ信号入力端５９にスキャンインデー
タＳＩＮが供給される。

【００８０】また、制御信号入力端６０にシステム全体
を制御するシステムクロックＳＹＳ−ＣＬＫと反転関係
にある反転システムクロック／ＳＹＳ−ＣＬＫが供給さ
れ、制御信号入力端６１にスキャンクロックＳＣＬＫと
反転関係にある反転スキャンクロック／ＳＣＬＫが供給
される。

【００８１】また、制御信号入力端６２に制御信号Ｓ１
が供給され、制御信号入力端６５にシステムクロックＳ
ＹＳ−ＣＬＫが供給され、制御信号入力端６６にスキャ
ンクロックＳＣＬＫが供給される。

【００８２】ここに、図１において、ラッチ回路５６
は、制御信号Ｓ１が一方のレベルに設定される場合にお
いて、制御信号／ＣＬＫ１が動作する場合には、制御信
号／ＣＬＫ１に同期して、データ信号ＩＮ１をラッチ
し、ラッチ回路５７は、制御信号Ｓ１のレベルとは関係
なく、制御信号ＣＬＫ１又は制御信号ＣＬＫ２に同期し
て、ラッチ回路５６がラッチしているデータをラッチす
る。

【００８３】したがって、図２において、通常動作時、
制御信号Ｓ１を一方のレベルに設定する場合には、シス
テムクロックＳＹＳ−ＣＬＫを動作させることによっ
て、機能回路６９の出力ＤＩをスキャンフリップフロッ
プ回路７０を介して機能回路６８に伝送することができ
る。

【００８４】また、図１において、ラッチ回路５６は、
制御信号Ｓ１が他方のレベルに設定される場合には、制
御信号／ＣＬＫ１の動作には関係なく、データ信号ＩＮ
１のラッチを禁止され、ラッチ回路５７は、制御信号Ｓ
１のレベルとは関係なく、制御信号ＣＬＫ１又は制御信
号ＣＬＫ２に同期して、ラッチ回路５６がラッチしてい
るデータをラッチする。

【００８５】したがって、図２において、スキャン試験
動作時には、制御信号Ｓ１を他方のレベルに設定し、ラ
ッチ回路５６による機能回路６９の出力ＤＩのラッチを
禁止し、スキャンクロックＳＣＬＫを動作させることに
より、スキャンフリップフロップ回路７０にスキャンイ
ンデータＳＩＮをラッチさせ、その後、システムクロッ
クＳＹＳ−ＣＬＫを動作させることにより、システムク
ロックＳＹＳ−ＣＬＫの実動作周波数で、スキャンイン
データＤＩＮを機能回路６８に伝送することができる。

【００８６】なお、この場合、制御信号Ｓ１は他方のレ
ベルに設定されているので、スキャンフリップフロップ
回路７０が機能回路６９の出力データＤＩを取り込むこ
とはない。

【００８７】ここに、スキャンフリップフロップ回路７
０の遅延は、スレーブ段セルをなすラッチ回路５７の遅
延により決定されるが、前述のように、スキャンフリッ
プフロップ回路７０においては、そのスレーブ段セルを
なすラッチ回路５７をシステムクロックＳＹＳ−ＣＬＫ
の実動作周波数で動作させてスキャンインデータＳＩＮ
を機能回路６８に伝送することができる。

【００８８】したがって、本発明によるスキャンフリッ
プフロップ回路７０によれば、その遅延を含めて、スキ
ャン試験方式による試験を行うことができ、実使用状態
で動作不良になった半導体集積回路の不良原因を容易に
推定することができ、大規模な順序回路である機能回路
を搭載してなる半導体集積回路や、マニュアル設計され
た回路を機能回路として搭載してなる半導体集積回路等
の開発の向上化を図ることができる。

【００８９】

【実施例】以下、図３〜図７を参照して、本発明の第１
実施例〜第３実施例について説明する。

【００９０】第１実施例・・図３図３は本発明の第１実施例を示す回路図である。図中、
７１はマスタ段セルを構成するラッチ回路、７２はスレ
ーブ段セルを構成するラッチ回路である。

【００９１】ここに、ＩＮ１、ＩＮ２は入力データ信
号、ＣＬＫ１、ＣＬＫ２はクロック信号、／ＣＬＫ１は
クロック信号ＣＬＫを反転してなる反転クロック信号、
／ＣＬＫ２はクロック信号ＣＬＫ２を反転してなるクロ
ック信号、Ｓ１は入力データ信号ＩＮ１のラッチを禁止
するための制御信号、ＯＵＴは出力データ信号である。

【００９２】また、７３はＮＡＮＤ回路、７４〜８４は
インバータ、８５〜８８は伝送ゲート回路であり、８９
〜９２はｐＭＯＳトランジスタ、９３〜９６はｎＭＯＳ
トランジスタである。

【００９３】この第１実施例においては、反転クロック
信号／ＣＬＫ２＝「Ｌ」、クロック信号ＣＬＫ２＝
「Ｈ」とする場合、伝送ゲート回路８６＝ＯＦＦ、伝送
ゲート回路８７＝ＯＮとされる。

【００９４】この場合において、制御信号Ｓ１＝「Ｈ」
とされる場合には、インバータ７４の出力はクロック信
号ＣＬＫ１と一致するので、この場合には、反転クロッ
ク信号／ＣＬＫ１及びクロック信号ＣＬＫ１の動作によ
って入力データ信号ＩＮ１のラッチ動作が行われる。

【００９５】ここに、反転クロック信号／ＣＬＫ１＝
「Ｈ」、クロック信号ＣＬＫ１＝「Ｌ」にされると、伝
送ゲート回路８５＝ＯＮ、伝送ゲート回路８８＝ＯＦＦ
となり、入力データ信号ＩＮ１によるデータがインバー
タ７７、７８からなる閉ループ回路に書き込まれ、保持
されると共に、インバータ７９を介して出力される。

【００９６】次に、反転クロック信号／ＣＬＫ１＝
「Ｌ」、クロック信号ＣＬＫ１＝「Ｈ」にされると、伝
送ゲート回路８５＝ＯＦＦ、伝送ゲート回路８８＝ＯＮ
となり、インバータ７９の出力がインバータ８２、８３
からなる閉ループ回路に書き込まれ、保持されると共
に、インバータ８４を介して出力される。

【００９７】これに対して、制御信号Ｓ１＝「Ｌ」とさ
れる場合には、ＮＡＮＤ回路７３の出力＝「Ｈ」、イン
バータ７４の出力＝「Ｌ」とされ、伝送ゲート回路８５
＝ＯＦＦとされるので、反転クロック信号／ＣＬＫ１に
よる入力データ信号ＩＮ１のラッチ動作が禁止され、内
部データの更新が禁止される。

【００９８】また、制御信号Ｓ１＝「Ｈ」、反転クロッ
ク信号／ＣＬＫ１＝「Ｌ」、クロック信号ＣＬＫ１＝
「Ｈ」とされる場合には、伝送ゲート回路８５＝ＯＦ
Ｆ、伝送ゲート回路８８＝ＯＮとされ、この場合には、
反転クロック信号／ＣＬＫ２及びクロック信号ＣＬＫ２
の動作によって入力データ信号ＩＮ２のラッチ動作が行
われる。

【００９９】ここに、反転クロック信号／ＣＬＫ２＝
「Ｈ」、クロック信号ＣＬＫ２＝「Ｌ」にされると、伝
送ゲート回路８６＝ＯＮ、伝送ゲート回路８７＝ＯＦＦ
となり、入力データ信号ＩＮ２によるデータがインバー
タ７７、７８からなる閉ループ回路に書き込まれ、保持
されると共に、インバータ７９を介して出力される。

【０１００】次に、反転クロック信号／ＣＬＫ２＝
「Ｌ」、クロック信号ＣＬＫ２＝「Ｈ」にされると、伝
送ゲート回路８６＝ＯＦＦ、伝送ゲート回路８７＝ＯＮ
となり、インバータ７９の出力がインバータ８２、８３
からなる閉ループ回路に書き込まれ、保持されると共
に、インバータ８４を介して出力される。

【０１０１】第２実施例・・図４図４は本発明の第２実施例を示す回路図である。図中、
９７はマスタ段セルを構成するラッチ回路、９８はスレ
ーブ段セルを構成するラッチ回路である。

【０１０２】また、９９〜１１０はインバータ、１１１
〜１１６は伝送ゲート回路であり、１１７〜１２２はｐ
ＭＯＳトランジスタ、１２３〜１２８はｎＭＯＳトラン
ジスタである。

【０１０３】この第２実施例では、反転クロック信号／
ＣＬＫ２＝「Ｌ」、クロック信号ＣＬＫ２＝「Ｈ」とす
る場合には、伝送ゲート回路１１４＝ＯＦＦ、伝送ゲー
ト回路１１５＝ＯＮとされる。

【０１０４】この場合において、制御信号Ｓ１＝「Ｈ」
とされる場合には、伝送ゲート回路１１１＝ＯＮ、伝送
ゲート回路１１２＝ＯＦＦとなるので、この場合には、
反転クロック信号／ＣＬＫ１及びクロック信号ＣＬＫ１
の動作によって入力データ信号ＩＮ１のラッチ動作が行
われる。

【０１０５】ここに、反転クロック信号／ＣＬＫ１＝
「Ｈ」、クロック信号ＣＬＫ１＝「Ｌ」にされると、伝
送ゲート回路１１３＝ＯＮ、伝送ゲート回路１１６＝Ｏ
ＦＦとなり、入力データ信号ＩＮ１によるデータがイン
バータ１０２、１０３からなる閉ループ回路に書き込ま
れ、保持されると共に、インバータ１０４を介して出力
される。

【０１０６】次に、反転クロック信号／ＣＬＫ１＝
「Ｌ」、クロック信号ＣＬＫ１＝「Ｈ」にされると、伝
送ゲート回路１１３＝ＯＦＦ、伝送ゲート回路１１６＝
ＯＮとなり、インバータ１０４の出力がインバータ１０
８、１０９からなる閉ループ回路に書き込まれ、保持さ
れると共に、インバータ１１０を介して出力される。

【０１０７】これに対して、制御信号Ｓ１＝「Ｌ」とさ
れる場合には、伝送ゲート回路１１１＝ＯＦＦ、伝送ゲ
ート回路１１２＝ＯＮとなり、インバータ１０５の出力
が伝送ゲート回路１１３に伝送されることになり、クロ
ック信号ＣＬＫ１の動作による入力データ信号ＩＮ１の
ラッチ動作が禁止され、内部データの更新が禁止され
る。

【０１０８】また、制御信号Ｓ１＝「Ｈ」、反転クロッ
ク信号／ＣＬＫ１＝「Ｌ」、クロック信号ＣＬＫ１＝
「Ｈ」とされる場合には、伝送ゲート回路１１３＝ＯＦ
Ｆ、伝送ゲート回路１１６＝ＯＮとされ、この場合に
は、反転クロック信号／ＣＬＫ２及びクロック信号ＣＬ
Ｋ２の動作によって入力データ信号ＩＮ２のラッチ動作
が行われる。

【０１０９】ここに、反転クロック信号／ＣＬＫ２＝
「Ｈ」、クロック信号ＣＬＫ２＝「Ｌ」にされると、伝
送ゲート回路１１４＝ＯＮ、伝送ゲート回路１１５＝Ｏ
ＦＦとなり、入力データ信号ＩＮ２によるデータがイン
バータ１０２、１０３からなる閉ループ回路に書き込ま
れ、保持されると共に、インバータ１０４を介して出力
される。

【０１１０】次に、反転クロック信号／ＣＬＫ２＝
「Ｌ」、クロック信号ＣＬＫ２＝「Ｈ」にされると、伝
送ゲート回路１１４＝ＯＦＦ、伝送ゲート回路１１５＝
ＯＮとなり、インバータ１０４の出力がインバータ１０
８、１０９からなる閉ループ回路に書き込まれ、保持さ
れると共に、インバータ１１０を介して出力される。

【０１１１】第３実施例・・図５図５は本発明の第３実施例を示す回路図である。この第
３実施例は、第２実施例が設けるインバータ１０５及び
伝送ゲート回路１１２を削除し、その他については、第
２実施例と同様に構成したものである。

【０１１２】この第３実施例においては、反転クロック
信号／ＣＬＫ２＝「Ｌ」、クロック信号ＣＬＫ２＝
「Ｈ」とする場合、伝送ゲート回路１１４＝ＯＦＦ、伝
送ゲート回路１１５＝ＯＮとされる。

【０１１３】この場合において、制御信号Ｓ１＝「Ｈ」
とされる場合には、伝送ゲート回路１１１＝ＯＮとなる
ので、この場合には、反転クロック信号／ＣＬＫ１及び
クロック信号ＣＬＫ１の動作によって、入力データ信号
ＩＮ１のラッチ動作が行われる。

【０１１４】ここに、反転クロック信号／ＣＬＫ１＝
「Ｈ」、クロック信号ＣＬＫ１＝「Ｌ」にされると、伝
送ゲート回路１１３＝ＯＮ、伝送ゲート回路１１６＝Ｏ
ＦＦとなり、入力データ信号ＩＮ１によるデータがイン
バータ１０２、１０３からなる閉ループ回路に書き込ま
れ、保持されると共に、インバータ１０４を介して出力
される。

【０１１５】次に、反転クロック信号／ＣＬＫ１＝
「Ｌ」、クロック信号ＣＬＫ１＝「Ｈ」にされると、伝
送ゲート回路１１３＝ＯＦＦ、伝送ゲート回路１１６＝
ＯＮとなり、インバータ１０４の出力がインバータ１０
８、１０９からなる閉ループ回路に書き込まれ、保持さ
れると共に、インバータ１１０を介して出力される。

【０１１６】これに対して、制御信号Ｓ１＝「Ｌ」の場
合には、伝送ゲート回路１１１＝ＯＦＦとなり、反転ク
ロック信号ＣＬＫ１の動作による入力データ信号ＩＮ１
のラッチ動作が禁止され、内部データの更新が禁止され
る。

【０１１７】また、制御信号Ｓ１＝「Ｈ」、反転クロッ
ク信号／ＣＬＫ１＝「Ｌ」、クロック信号ＣＬＫ１＝
「Ｈ」とされる場合には、伝送ゲート回路１１３＝ＯＦ
Ｆ、伝送ゲート回路１１６＝ＯＮとされ、この場合に
は、反転クロック信号／ＣＬＫ２及びクロック信号ＣＬ
Ｋ２の動作によって、入力データ信号ＩＮ２のラッチ動
作が行われる。

【０１１８】ここに、反転クロック信号／ＣＬＫ２＝
「Ｈ」、クロック信号ＣＬＫ２＝「Ｌ」にされると、伝
送ゲート回路１１４＝ＯＮ、伝送ゲート回路１１５＝Ｏ
ＦＦとなり、入力データ信号ＩＮ２によるデータがイン
バータ１０２、１０３からなる閉ループ回路に書き込ま
れ、保持されると共に、インバータ１０４を介して出力
される。

【０１１９】次に、反転クロック信号／ＣＬＫ２＝
「Ｌ」、クロック信号ＣＬＫ２＝「Ｈ」にされると、伝
送ゲート回路１１４＝ＯＦＦ、伝送ゲート回路１１５＝
ＯＮとなり、インバータ１０４の出力がインバータ１０
８、１０９からなる閉ループ回路に書き込まれ、保持さ
れると共に、インバータ１１０を介して出力される。

【０１２０】第１実施例の使用例・・図６、図７図６は図３に示す第１実施例のスキャンフリップフロッ
プ回路を内蔵してなる半導体集積回路の一例の一部分を
示す回路図である。

【０１２１】図中、１３０は順序回路である機能回路、
１３１、１３２は組合せ回路である機能回路、１３３〜
１３５は図３に示す第１実施例のスキャンフリップフロ
ップ回路、１３６〜１３８は図８に示すスキャンフリッ
プフロップ回路である。

【０１２２】なお、実際には、半導体集積回路内の全て
のスキャンフリップフロップ回路がシフトレジスタを構
成するが、この図６例では、説明の都合上、機能回路１
３０に注目して、この機能回路１３０に関する部分のみ
に限定して図示している。

【０１２３】ここに、スキャンフリップフロップ回路１
３３〜１３５は機能回路１３０の入力側に配置されてお
り、スキャンフリップフロップ回路１３６〜１３８は機
能回路１３０の出力側に配置されている。

【０１２４】また、反転システムクロック／ＳＹＳ−Ｃ
ＬＫは、スキャンフリップフロップ回路１３３〜１３５
の／ＣＬＫ１入力端（図３において、反転クロック信号
／ＣＬＫ１が入力される入力端）に供給される。

【０１２５】また、システムクロックＳＹＳ−ＣＬＫ
は、スキャンフリップフロップ回路１３３〜１３５のＣ
ＬＫ１入力端（図３において、クロック信号ＣＬＫ１が
入力される入力端）及びスキャンフリップフロップ回路
１３６〜１３８のＣＬＫ１入力端（図８においてクロッ
ク信号ＣＬＫ１が入力される入力端）に供給される。

【０１２６】また、反転スキャンクロック／ＳＣＬＫは
スキャンフリップフロップ回路１３３〜１３５の／ＣＬ
Ｋ２入力端（図３において、反転クロック信号／ＣＬＫ
２が入力される入力端）に供給される。

【０１２７】また、スキャンクロックＳＣＬＫはスキャ
ンフリップフロップ回路１３３〜１３５のＣＬＫ２入力
端（図３において、クロック信号ＣＬＫ２が入力される
入力端）及びスキャンフリップフロップ回路１３６〜１
３８のＣＬＫ２入力端（図８においてクロック信号ＣＬ
Ｋ２が入力される入力端）に供給される。

【０１２８】また、機能回路１３１から出力されるデー
タＤＩ１、ＤＩ２、ＤＩ３は、それぞれ、スキャンフリ
ップフロップ回路１３３、１３４、１３５のＩＮ１入力
端（図３において、データ信号ＩＮ１が入力される入力
端）に供給される。

【０１２９】また、機能回路１３０から出力されるデー
タＤＯ１、ＤＯ２、ＤＯ３は、それぞれ、スキャンフリ
ップフロップ回路１３６、１３７、１３８のＩＮ１入力
端（図８においてデータ信号ＩＮ２が入力される入力
端）に供給される。

【０１３０】また、スキャンインデータＳＩＮはスキャ
ンフリップフロップ回路１３３のＩＮ２入力端（図３に
おいて、データ信号ＩＮ２が入力される入力端）に供給
される。

【０１３１】ここに、通常動作時においては、制御信号
Ｓ１＝「Ｈ」、反転スキャンクロック／ＳＣＬＫ＝
「Ｌ」、スキャンクロックＳＣＬＫ＝「Ｈ」とされ、図
３に示す伝送ゲート回路８６＝ＯＦＦ、伝送ゲート回路
８７＝ＯＮとされる。

【０１３２】この結果、入力側のスキャンフリップフロ
ップ回路１３３、１３４、１３５は、それぞれ、システ
ムクロックＳＹＳ−ＣＬＫに同期して、前段の機能回路
１３１の出力ＤＩ１、ＤＩ２、ＤＩ３を機能回路１３０
に伝送するように動作する。

【０１３３】また、出力側のスキャンフリップフロップ
回路１３６、１３７、１３８は、それぞれ、システムク
ロックＳＹＳ−ＣＬＫに同期して、機能回路１３０の出
力ＤＯ１、ＤＯ２、ＤＯ３を後段の機能回路１３２に伝
送するように動作する。

【０１３４】これに対して、スキャン試験動作時におい
ては、スキャンフリップフロップ回路１３３〜１３８は
シフトレジスタとして動作するが、図７は、このスキャ
ン試験動作を説明するためのタイムチャートであり、ス
キャンインデータＳＩＮとして、データＣ、Ｂ、Ａが順
に入力する場合を示している。

【０１３５】この場合、制御信号Ｓ１＝「Ｌ」、システ
ムクロックＳＹＳ−ＣＬＫ＝「Ｈ」とし、スキャンフリ
ップフロップ回路１３３〜１３５を機能回路１３１と切
り離すと共に、スキャンフリップフロップ回路１３６〜
１３８を機能回路１３０と切り離し、これらスキャンフ
リップフロップ回路１３３〜１３８がシフトレジスタと
して動作する状態とする。

【０１３６】そして、スキャンクロックＳＣＬＫの立ち
下がり、立ち上がり動作を繰り返し、このスキャンクロ
ックＳＣＬＫが、この動作を繰り返すごとに、スキャン
イン端子に、データＣ、Ｂ、Ａを、この順で入力する。

【０１３７】すると、スキャンフリップフロップ回路１
３３、１３４、１３５のシフトレジスタ動作によって、
データＣ、Ｂ、Ａが、この順で転送され、スキャンフリ
ップフロップ回路１３３、１３４、１３５に、それぞ
れ、データＡ、Ｂ、Ｃがセットされる（サイクル１〜
３）。

【０１３８】但し、サイクル３において、最後のデータ
をセットした後は、反転スキャンクロック／ＳＣＬＫ＝
「Ｈ」、スキャンクロックＳＣＬＫ＝「Ｌ」の状態を維
持させ、スキャンフリップフロップ回路１３３〜１３５
にセットされたデータＡ、Ｂ、Ｃを出力させないように
する。

【０１３９】次に、サイクル４においては、システムク
ロックＳＹＳ−ＣＬＫ＝「Ｌ」とすると共に、システム
クロックＳＹＳ−ＣＬＫ＝「Ｌ」とし、スキャンフリッ
プフロップ回路１３３〜１３５においては、図３に示す
伝送ゲート回路８７＝ＯＮとされた場合においても、図
３に示す伝送ゲート回路８８＝ＯＦＦとされるように
し、そのスレーブ段セルを構成するラッチ回路がマスタ
段セルを構成するラッチ回路と切り離された状態になる
ようにすると共に、スキャンフリップフロップ回路１３
６〜１３８においては、機能回路１３０の出力ＤＯ１〜
ＤＯ３を取り込むことができる状態にする。

【０１４０】そして、スキャンクロックＳＣＬＫ＝
「Ｈ」とし、図３に示す伝送ゲート回路８７＝ＯＮとし
た後、システムクロックＳＹＳ−ＣＬＫを必要回数（例
えば、２回）動作させると、システムクロックＳＹＳ−
ＣＬＫの最初の立ち上がりのタイミングで、データＡ、
Ｂ、Ｃは機能回路１３０に供給され、機能回路１３０
は、システムクロックＳＹＳ−ＣＬＫに同期して、デー
タＡ、Ｂ、Ｃに応じて動作し、例えば、データＥ、Ｆ、
Ｇを出力し、これらデータＥ、Ｆ、Ｇは、出力側のスキ
ャンフリップフロップ回路１３６、１３７、１３８に取
り込まれる。なお、この時点では、スキャンアウト端子
にはデータＥが出力されている。

【０１４１】次に、システムクロックＳＹＳ−ＣＬＫ＝
「Ｈ」のまま、スキャンクロックＳＣＬＫの動作を繰り
返す。このようにすると、スキャンクロックＳＣＬＫが
立ち上げられるごとに、スキャンアウト端子にデータ
Ｆ、Ｇが順に出力される（サイクル５、６、７）。

【０１４２】このように、この半導体集積回路において
は、スキャン試験動作時、制御信号Ｓ１＝「Ｌ」とする
ことで、機能回路１３１の出力ＤＩ１、ＤＩ２、ＤＩ３
を、スキャンフリップフロップ回路１３３、１３４、１
３５が取り込むことを禁止されるので、機能回路１３０
にデータＡ、Ｂ、Ｃを入力した場合、機能回路１３０
が、これらデータＡ、Ｂ、Ｃに基づいてデータＥ、Ｆ、
Ｇを出力することを確認することができ、これによっ
て、機能回路１３０の動作不良の有無を判定することが
できる。

【０１４３】しかも、この半導体集積回路においては、
スキャンクロックＳＣＬＫを動作させることにより、ス
キャンフリップフロップ回路１３３〜１３５にデータ
Ａ、Ｂ、Ｃをセットした時点では、これらデータＡ、
Ｂ、Ｃを出力させないようにし、その後、システムクロ
ックＳＹＳ−ＣＬＫを動作させることにより、システム
クロックＳＹＳ−ＣＬＫの実動作周波数で、データＡ、
Ｂ、Ｃを機能回路１３０に伝送することができるように
されている。

【０１４４】したがって、第１実施例によるスキャンフ
リップフロップ回路を使用する場合には、その遅延を含
めて、スキャン試験方式による試験を行うことができ、
実使用状態で動作不良になった半導体集積回路の不良原
因を容易に推定することができ、大規模な順序回路であ
る機能回路を搭載してなる半導体集積回路や、マニュア
ル設計された回路を機能回路として搭載してなる半導体
集積回路などの開発の向上化を図ることができる。

【０１４５】なお、図３に示す第１実施例のスキャンフ
リップフロップ回路の代わりに、図４に示す第２実施例
のスキャンフリップフロップ回路や、図５に示す第３実
施例のスキャンフリップフロップ回路を使用する場合に
おいても、その回路構成からして、図３に示す第１実施
例のスキャンフリップフロップ回路を使用する場合と同
様の作用、効果を得ることができる。

【０１４６】

【発明の効果】以上のように、本発明によれば、スレー
ブ段セルをなすラッチ回路（５７）をシステムクロック
（ＳＹＳ−ＣＬＫ）の実動作周波数で動作させてスキャ
ンインデータ（ＳＩＮ）を順序回路である機能回路（６
８）に伝送することができるように構成したことによ
り、その遅延を含めて、スキャン試験方式による試験を
行うことができるので、実使用状態で動作不良になった
半導体集積回路の不良原因を容易に推定することがで
き、大規模な順序回路である機能回路を搭載してなる半
導体集積回路や、マニュアル設計された回路を機能回路
として搭載してなる半導体集積回路などの開発の向上化
を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の使用例を示す回路図である。

【図３】本発明の第１実施例を示す回路図である。

【図４】本発明の第２実施例を示す回路図である。

【図５】本発明の第３実施例を示す回路図である。

【図６】本発明の第１実施例のスキャンフリップフロッ
プ回路を内蔵してなる半導体集積回路の一例の一部分を
示す回路図である。

【図７】図６に示す半導体集積回路のスキャン試験動作
を示すタイムチャートである。

【図８】従来のスキャンフリップフロップ回路の第１例
を示す回路図である。

【図９】図８に示すスキャンフリップフロップ回路を内
蔵してなる半導体集積回路の一例の一部分を示す回路図
である。

【図１０】図８に示す半導体集積回路のスキャン試験動
作を示すタイムチャートである。

【図１１】従来のスキャンフリップフロップ回路の第２
例を示す回路図である。

【図１２】従来のスキャンフリップフロップ回路の第３
例を示す回路図である。

【図１３】図１１に示すスキャンフリップフロップ回路
を内蔵してなる半導体集積回路の一例の一部分を示す図
である。

【図１４】図１３に示す半導体集積回路のスキャン試験
動作を示すタイムチャートである。

【符号の説明】

（図１）５６マスタ段セルをなすラッチ回路５７スレーブ段セルをなすラッチ回路ＩＮ１、ＩＮ２入力されるデータ信号ＯＵＴ出力されるデータ信号ＣＬＫ１、ＣＬＫ２、／ＣＬＫ１、／ＣＬＫ２、Ｓ１
制御信号（図２）６８順序回路である機能回路６９機能回路７０本発明によるスキャンフリップフロップ回路ＳＹＳ−ＣＬＫシステムクロック／ＳＹＳ−ＣＬＫ反転システムクロックＳＣＬＫスキャンクロック／ＳＣＬＫ反転スキャンクロック

Claims

【特許請求の範囲】

【請求項１】第１のデータ信号（ＩＮ１）が供給される
第１のデータ信号入力端（５８）と、第２のデータ信号
（ＩＮ２）が供給される第２のデータ信号入力端（５
９）と、第１の制御信号（／ＣＬＫ１）が供給される第
１の制御信号入力端（６０）と、第２の制御信号（／Ｃ
ＬＫ２）が供給される第２の制御信号入力端（６１）
と、第３の制御信号（Ｓ１）が供給される第３の制御信
号入力端（６２）とを有し、前記第３の制御信号（Ｓ
１）が一方のレベルに設定される場合において、前記第
１の制御信号（／ＣＬＫ１）が動作する場合には、前記
第１の制御信号（／ＣＬＫ１）に同期して前記第１のデ
ータ信号（ＩＮ１）をラッチし、前記第３の制御信号
（Ｓ１）が一方のレベルに設定される場合において、前
記第２の制御信号（／ＣＬＫ２）が動作する場合には、
前記第２の制御信号（／ＣＬＫ２）に同期して前記第２
のデータ信号（ＩＮ２）をラッチし、前記第３の制御信
号（Ｓ１）が他方のレベルに設定される場合には、前記
第１の制御信号（／ＣＬＫ１）の動作には関係なく、前
記第１のデータ信号（ＩＮ１）のラッチを禁止される第
１のラッチ回路（５６）と、前記第１の制御信号（／ＣＬＫ１）と反転関係にある第
４の制御信号（ＣＬＫ１）が供給される第４の制御信号
入力端（６５）と、前記第２の制御信号（／ＣＬＫ２）
と反転関係にある第５の制御信号（ＣＬＫ２）が供給さ
れる第５の制御信号入力端（６６）とを有し、前記第１
の制御信号（Ｓ１）のレベルとは関係なく、前記第４の
制御信号（ＣＬＫ１）又は前記第５の制御信号（ＣＬＫ
２）に同期して、前記第１のラッチ回路（５６）がラッ
チしているデータをラッチする第２のラッチ回路（５
７）とを設けて構成されていることを特徴とするスキャ
ンフリップフロップ回路。
【請求項２】前記第１のラッチ回路（５６）は、第１の
入力端に前記第１の制御信号（／ＣＬＫ１）が入力さ
れ、第２の入力端に前記第３の制御信号（Ｓ１）が入力
されるアンド回路と、入力端を前記第１のデータ入力端
（５８）に接続され、前記アンド回路の出力によって導
通、非導通が制御される第１のスイッチ回路と、入力端
を前記第２のデータ入力端（５９）に接続され、前記第
２の制御信号（／ＣＬＫ２）によって導通、非導通が制
御される第２のスイッチ回路と、入力端を前記第１、第
２のスイッチ回路の出力端に接続された第１のフリップ
フロップ回路とを設けて構成され、前記第２のラッチ回路（５７）は、入力端を前記第１の
フリップフロップの出力端に接続され、前記第４、第５
の制御信号（ＣＬＫ１、ＣＬＫ２）によって導通、非導
通が制御される第３のスイッチ回路と、入力端を前記第
３のスイッチ回路の出力端に接続された第２のフリップ
フロップ回路とを設けて構成されていることを特徴とす
る請求項１記載のスキャンフリップフロップ回路。
【請求項３】前記第１のスイッチ回路は、第１の一の導
電型のＭＩＳトランジスタと、第１の他の導電型のＭＩ
Ｓトランジスタと、第１のインバータとを有し、前記第
１の一の導電型のＭＩＳトランジスタの制御電極及び前
記第１のインバータの入力端を前記アンド回路の出力端
に接続され、前記第１の他の導電型のＭＩＳトランジス
タの制御電極を前記第１のインバータの出力端に接続さ
れ、前記第１の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第１の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第１の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第１の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第２のスイッチ回路は、第２の一の導電型のＭＩＳ
トランジスタと、第２の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第２の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第２の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第２の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第２の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第２の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第２の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第３、第４、第５
のインバータを有し、前記第３、第４のインバータをリ
ング接続され、前記第５のインバータの入力端を前記第
３のインバータの出力端に接続され、前記第３のインバ
ータの入力端を前記第１のフリップフロップ回路の入力
端とされ、前記第５のインバータの出力端を前記第１の
フリップフロップ回路の出力端とされ、前記第３のスイッチ回路は、第３、第４の一の導電型の
ＭＩＳトランジスタと、第３、第４の他の導電型のＭＩ
Ｓトランジスタと、第６、第７のインバータとを有し、
前記第３の一の導電型のＭＩＳトランジスタの制御電極
及び前記第６のインバータの入力端を前記第５の制御信
号入力端（６６）に接続され、前記第３の他の導電型の
ＭＩＳトランジスタの制御電極を前記第６のインバータ
の出力端に接続され、前記第４の一の導電型のＭＩＳト
ランジスタの制御電極及び前記第７のインバータの入力
端を前記第４の制御信号入力端（６５）に接続され、前
記第４の他の導電型のＭＩＳトランジスタの制御電極を
前記第７のインバータの出力端に接続され、前記第３の
一の導電型のＭＩＳトランジスタの一方の被制御電極及
び前記第３の他の導電型のＭＩＳトランジスタの一方の
被制御電極を接続されて入力端とされ、前記第３の一の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第３の他の導電型のＭＩＳトランジスタの他方の被制御
電極、前記第４の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第４の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続され、前記第４の一
の導電型のＭＩＳトランジスタの他方の被制御電極及び
前記第４の他の導電型のＭＩＳトランジスタの他方の被
制御電極を接続されて出力端とされ、前記第２のフリップフロップ回路は、第８、第９、第１
０のインバータを有し、前記第８、第９のインバータを
リング接続され、前記第１０のインバータの入力端を前
記第８のインバータの出力端に接続され、前記第８のイ
ンバータの入力端を前記第２のフリップフロップ回路の
入力端とされ、前記第１０のインバータの出力端を前記
第２のフリップフロップ回路の出力端とされていること
を特徴とする請求項２記載のスキャンフリップフロップ
回路。
【請求項４】前記第１のスイッチ回路は、第１の一の導
電型のＭＩＳトランジスタと、第１の他の導電型のＭＩ
Ｓトランジスタと、第１のインバータとを有し、前記第
１の一の導電型のＭＩＳトランジスタの制御電極及び前
記第１のインバータの入力端を前記アンド回路の出力端
に接続され、前記第１の他の導電型のＭＩＳトランジス
タの制御電極を前記第１のインバータの出力端に接続さ
れ、前記第１の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第１の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第１の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第１の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第２のスイッチ回路は、第２の一の導電型のＭＩＳ
トランジスタと、第２の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第２の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第２の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第２の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第２の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第２の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第２の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第３、第４、第５
のインバータを有し、前記第３、第４のインバータをリ
ング接続され、前記第５のインバータの入力端を前記第
３のインバータの出力端に接続され、前記第３のインバ
ータの入力端を前記第１のフリップフロップ回路の入力
端とされ、前記第５のインバータの出力端を前記第１の
フリップフロップ回路の出力端とされ、前記第３のスイッチ回路は、第３、第４の一の導電型の
ＭＩＳトランジスタと、第３、第４の他の導電型のＭＩ
Ｓトランジスタと、第６、第７のインバータとを有し、
前記第３の一の導電型のＭＩＳトランジスタの制御電極
及び前記第６のインバータの入力端を前記第４の制御信
号入力端（６５）に接続され、前記第３の他の導電型の
ＭＩＳトランジスタの制御電極を前記第６のインバータ
の出力端に接続され、前記第４の一の導電型のＭＩＳト
ランジスタの制御電極及び前記第７のインバータの入力
端を前記第５の制御信号入力端（６６）に接続され、前
記第４の他の導電型のＭＩＳトランジスタの制御電極を
前記第７のインバータの出力端に接続され、前記第３の
一の導電型のＭＩＳトランジスタの一方の被制御電極及
び前記第３の他の導電型のＭＩＳトランジスタの一方の
被制御電極を接続されて入力端とされ、前記第３の一の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第３の他の導電型のＭＩＳトランジスタの他方の被制御
電極、前記第４の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第４の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続され、前記第４の一
の導電型のＭＩＳトランジスタの他方の被制御電極及び
前記第４の他の導電型のＭＩＳトランジスタの他方の被
制御電極を接続されて出力端とされ、前記第２のフリップフロップ回路は、第８、第９、第１
０のインバータを有し、前記第８、第９のインバータを
リング接続され、前記第１０のインバータの入力端を前
記第８のインバータの出力端に接続され、前記第８のイ
ンバータの入力端を前記第２のフリップフロップ回路の
入力端とされ、前記第１０のインバータの出力端を前記
第２のフリップフロップ回路の出力端とされていること
を特徴とする請求項２記載のスキャンフリップフロップ
回路。
【請求項５】前記第１のラッチ回路（５６）は、第１の
入力端に前記第１のデータ信号（ＩＮ１）が供給され、
第２の入力端に前記第１のラッチ回路（５６）がラッチ
しているデータが供給され、前記第３の制御信号（Ｓ
１）に制御されて出力端に前記第１のデータ信号（ＩＮ
１）又は前記第１のラッチ回路（５６）が保持している
データを選択して出力する選択回路と、入力端を前記選
択回路の出力端に接続され、前記第１の制御信号（／Ｃ
ＬＫ１）によって導通、非導通が制御される第１のスイ
ッチ回路と、入力端を前記第２のデータ入力端（５９）
に接続され、前記第２の制御信号（／ＣＬＫ２）によっ
て導通、非導通が制御される第２のスイッチ回路と、入
力端を前記第１、第２のスイッチ回路の出力端に接続さ
れた第１のフリップフロップ回路とを設けて構成され、前記第２のラッチ回路（５７）は、入力端を前記第１の
フリップフロップ回路の出力端に接続され、前記第４、
第５の制御信号（ＣＬＫ１、ＣＬＫ２）によって導通、
非導通が制御される第３のスイッチ回路と、入力端を前
記第３のスイッチ回路の出力端に接続された第２のフリ
ップフロップ回路とを設けて構成されていることを特徴
とする請求項１記載のスキャンフリップフロップ回路。
【請求項６】前記選択回路は、第１、第２の一の導電型
のＭＩＳトランジスタと、第１、第２の他の導電型のＭ
ＩＳトランジスタと、第１のインバータとを有し、前記
第１の一の導電型のＭＩＳトランジスタの制御電極、前
記第２の他の導電型のＭＩＳトランジスタの制御電極及
び前記第１のインバータの入力端を前記第３の制御信号
出力端（６２）に接続され、前記第１の他の導電型のＭ
ＩＳトランジスタの制御電極及び前記第２の一の導電型
のＭＩＳトランジスタの制御電極を前記第１のインバー
タの出力端に接続され、前記第１の一の導電型のＭＩＳ
トランジスタの一方の被制御電極及び前記第１の他の導
電型のＭＩＳトランジスタの一方の被制御電極を接続さ
れて第１の入力端とされ、前記第２の一の導電型のＭＩ
Ｓトランジスタの一方の被制御電極及び前記第２の他の
導電型のＭＩＳトランジスタの一方の被制御電極を接続
されて第２の入力端とされ、前記第１の一の導電型のＭ
ＩＳトランジスタの他方の被制御電極、前記第１の他の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第２の一の導電型のＭＩＳトランジスタの他方の被制御
電極及び前記第２の他の導電型のＭＩＳトランジスタの
他方の被制御電極を接続されて出力端とされ、前記第１のスイッチ回路は、第３の一の導電型のＭＩＳ
トランジスタと、第３の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第３の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第１の制御信号入力端（６０）に
接続され、前記第３の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第３の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第３の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第３の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第３の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第２のスイッチ回路は、第４の一の導電型のＭＩＳ
トランジスタと、第４の他の導電型のＭＩＳトランジス
タと、第３のインバータとを有し、前記第４の一の導電
型のＭＩＳトランジスタの制御電極及び前記第３のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第４の他の導電型のＭＩＳトランジスタ
の制御電極を前記第３のインバータの出力端に接続さ
れ、前記第４の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第４の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第４の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第４の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第４、第５、第
６、第７のインバータを有し、前記第４、第５のインバ
ータをリング接続され、前記第６、第７のインバータの
入力端を前記第４のインバータの出力端に接続され、前
記第６のインバータの出力端を前記選択回路の第２の入
力端に接続され、前記第４のインバータの入力端を前記
第１のフリップフロップ回路の入力端とされ、前記第７
のインバータの出力端を前記第１のフリップフロップ回
路の出力端とされ、前記第３のスイッチ回路は、第５、第６の一の導電型の
ＭＩＳトランジスタと、第５、第６の他の導電型のＭＩ
Ｓトランジスタと、第８、第９のインバータとを有し、
前記第５の一の導電型のＭＩＳトランジスタの制御電極
及び前記第８のインバータの入力端を前記第５の制御信
号入力端（６６）に接続され、前記第５の他の導電型の
ＭＩＳトランジスタの制御電極を前記第８のインバータ
の出力端に接続され、前記第９の一の導電型のＭＩＳト
ランジスタの制御電極及び前記第９のインバータの入力
端を前記第４の制御信号入力端（６５）に接続され、前
記第６の他の導電型のＭＩＳトランジスタの制御電極を
前記第９のインバータの出力端に接続され、前記第５の
一の導電型のＭＩＳトランジスタの一方の被制御電極及
び前記第５の他の導電型のＭＩＳトランジスタの一方の
被制御電極を接続されて入力端とされ、前記第５の一の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第５の他の導電型のＭＩＳトランジスタの他方の被制御
電極、前記第６の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第６の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続され、前記第６の一
の導電型のＭＩＳトランジスタの他方の被制御電極及び
前記第６の他の導電型のＭＩＳトランジスタの他方の被
制御電極を接続されて出力端とされ、前記第２のフリップフロップ回路は、第１０、第１１、
第１２のインバータを有し、前記第１０、第１１のイン
バータをリング接続され、前記第１２のインバータの入
力端を前記第１０のインバータの出力端に接続され、前
記第１０のインバータの入力端を前記第２のフリップフ
ロップ回路の入力端とされ、前記第１２のインバータの
出力端を前記第２のフリップフロップ回路の出力端とさ
れていることを特徴とする請求項５記載のスキャンフリ
ップフロップ回路。
【請求項７】前記選択回路は、第１、第２の一の導電型
のＭＩＳトランジスタと、第１、第２の他の導電型のＭ
ＩＳトランジスタと、第１のインバータとを有し、前記
第１の一の導電型のＭＩＳトランジスタの制御電極、前
記第２の他の導電型のＭＩＳトランジスタの制御電極及
び前記第１のインバータの入力端を前記第３の制御信号
出力端（６２）に接続され、前記第１の他の導電型のＭ
ＩＳトランジスタの制御電極及び前記第２の一の導電型
のＭＩＳトランジスタの制御電極を前記第１のインバー
タの出力端に接続され、前記第１の一の導電型のＭＩＳ
トランジスタの一方の被制御電極及び前記第１の他の導
電型のＭＩＳトランジスタの一方の被制御電極を接続さ
れて第１の入力端とされ、前記第２の一の導電型のＭＩ
Ｓトランジスタの一方の被制御電極及び前記第２の他の
導電型のＭＩＳトランジスタの一方の被制御電極を接続
されて第２の入力端とされ、前記第１の一の導電型のＭ
ＩＳトランジスタの他方の被制御電極、前記第１の他の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第２の一の導電型のＭＩＳトランジスタの他方の被制御
電極及び前記第２の他の導電型のＭＩＳトランジスタの
他方の被制御電極を接続されて出力端とされ、前記第１のスイッチ回路は、第３の一の導電型のＭＩＳ
トランジスタと、第３の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第３の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第１の制御信号入力端（６０）に
接続され、前記第３の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第３の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第３の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第３の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第３の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第２のスイッチ回路は、第４の一の導電型のＭＩＳ
トランジスタと、第４の他の導電型のＭＩＳトランジス
タと、第３のインバータとを有し、前記第４の一の導電
型のＭＩＳトランジスタの制御電極及び前記第３のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第４の他の導電型のＭＩＳトランジスタ
の制御電極を前記第３のインバータの出力端に接続さ
れ、前記第４の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第４の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第４の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第４の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第４、第５、第
６、第７のインバータを有し、前記第４、第５のインバ
ータをリング接続され、前記第６、第７のインバータの
入力端を前記第４のインバータの出力端に接続され、前
記第６のインバータの出力端を前記選択回路の第２の入
力端に接続され、前記第４のインバータの入力端を前記
第１のフリップフロップ回路の入力端とされ、前記第７
のインバータの出力端を前記第１のフリップフロップ回
路の出力端とされ、前記第３のスイッチ回路は、第５、第６の一の導電型の
ＭＩＳトランジスタと、第５、第６の他の導電型のＭＩ
Ｓトランジスタと、第８、第９のインバータとを有し、
前記第５の一の導電型のＭＩＳトランジスタの制御電極
及び前記第８のインバータの入力端を前記第４の制御信
号入力端（６５）に接続され、前記第５の他の導電型の
ＭＩＳトランジスタの制御電極を前記第８のインバータ
の出力端に接続され、前記第９の一の導電型のＭＩＳト
ランジスタの制御電極及び前記第９のインバータの入力
端を前記第５の制御信号入力端（６６）に接続され、前
記第６の他の導電型のＭＩＳトランジスタの制御電極を
前記第９のインバータの出力端に接続され、前記第５の
一の導電型のＭＩＳトランジスタの一方の被制御電極及
び前記第５の他の導電型のＭＩＳトランジスタの一方の
被制御電極を接続されて入力端とされ、前記第５の一の
導電型のＭＩＳトランジスタの他方の被制御電極、前記
第５の他の導電型のＭＩＳトランジスタの他方の被制御
電極、前記第６の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第６の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続され、前記第６の一
の導電型のＭＩＳトランジスタの他方の被制御電極及び
前記第６の他の導電型のＭＩＳトランジスタの他方の被
制御電極を接続されて出力端とされ、前記第２のフリップフロップ回路は、第１０、第１１、
第１２のインバータを有し、前記第１０、第１１のイン
バータをリング接続され、前記第１２のインバータの入
力端を前記第１０のインバータの出力端に接続され、前
記第１０のインバータの入力端を前記第２のフリップフ
ロップ回路の入力端とされ、前記第１２のインバータの
出力端を前記第２のフリップフロップ回路の出力端とさ
れていることを特徴とする請求項５記載のスキャンフリ
ップフロップ回路。
【請求項８】前記第１のラッチ回路（５６）は、入力端
に前記第１のデータ信号（ＩＮ１）が供給され、前記第
３の制御信号（Ｓ１）に導通、非導通が制御される第１
のスイッチ回路と、入力端を前記第１のスイッチ回路の
出力端に接続され、前記第１の制御信号（／ＣＬＫ１）
によって導通、非導通が制御される第２のスイッチ回路
と、入力端を前記第２のデータ信号入力端（５９）に接
続され、前記第２の制御信号（／ＣＬＫ２）によって導
通、非導通が制御される第３のスイッチ回路と、入力端
を前記第２、第３のスイッチ回路の出力端に接続された
第１のフリップフロップ回路とを設けて構成され、前記第２のラッチ回路（５７）は、入力端を前記第１の
フリップフロップの出力端に接続され、前記第４、第５
の制御信号（ＣＬＫ１、ＣＬＫ２）によって導通、非導
通が制御される第４のスイッチ回路と、入力端を前記第
４のスイッチ回路の出力端に接続された第２のフリップ
フロップ回路とを設けて構成されていることを特徴とす
る請求項１記載のスキャンフリップフロップ回路。
【請求項９】前記第１のスイッチ回路は、第１の一の導
電型のＭＩＳトランジスタと、第１の他の導電型のＭＩ
Ｓトランジスタと、第１のインバータとを有し、前記第
１の一の導電型のＭＩＳトランジスタの制御電極及び前
記第１のインバータの入力端を前記第３の制御信号出力
端（６２）に接続され、前記第１の他の導電型のＭＩＳ
トランジスタの制御電極を前記第１のインバータの出力
端に接続され、前記第１の一の導電型のＭＩＳトランジ
スタの一方の被制御電極及び前記第１の他の導電型のＭ
ＩＳトランジスタの一方の被制御電極を接続されて入力
端とされ、前記第１の一の導電型のＭＩＳトランジスタ
の他方の被制御電極及び前記第１の他の導電型のＭＩＳ
トランジスタの他方の被制御電極を接続されて出力端と
され、前記第２のスイッチ回路は、第２の一の導電型のＭＩＳ
トランジスタと、第２の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第２の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第１の制御信号入力端（６０）に
接続され、前記第２の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第２の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第２の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第２の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第２の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第３のスイッチ回路は、第３の一の導電型のＭＩＳ
トランジスタと、第３の他の導電型のＭＩＳトランジス
タと、第３のインバータとを有し、前記第３の一の導電
型のＭＩＳトランジスタの制御電極及び前記第３のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第３の他の導電型のＭＩＳトランジスタ
の制御電極を前記第３のインバータの出力端に接続さ
れ、前記第３の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第３の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第３の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第３の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第４、第５、第６
のインバータを有し、前記第４、第５のインバータをリ
ング接続され、前記第６のインバータの入力端を前記第
４のインバータの出力端に接続され、前記第４のインバ
ータの入力端を前記第１のフリップフロップ回路の入力
端とされ、前記第６のインバータの出力端を前記第１の
フリップフロップ回路の出力端とされ、前記第４のスイッチ回路は、第４、第５の一の導電型の
ＭＩＳトランジスタと、第４、第５の他の導電型のＭＩ
Ｓトランジスタと、第７、第８のインバータとを有し、
前記第４の一の導電型のＭＩＳトランジスタの制御電極
及び前記第７のインバータの入力端を前記第５の制御信
号入力端（６６）に接続され、前記第５の一の導電型の
ＭＩＳトランジスタの制御電極及び前記第８のインバー
タの入力端を前記第４の制御信号入力端（６５）に接続
され、前記第４の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第４の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続されて入力端とさ
れ、前記第４の一の導電型のＭＩＳトランジスタの他方
の被制御電極、前記第４の他の導電型のＭＩＳトランジ
スタの他方の被制御電極、前記第５の一の導電型のＭＩ
Ｓトランジスタの一方の被制御電極及び前記第５の他の
導電型のＭＩＳトランジスタの一方の被制御電極を接続
され、前記第５の一の導電型のＭＩＳトランジスタの他
方の被制御電極及び前記第５の他の導電型のＭＩＳトラ
ンジスタの他方の被制御電極を接続されて出力端とさ
れ、前記第２のフリップフロップ回路は、第９、第１０、第
１１のインバータを有し、前記第９、第１０のインバー
タをリング接続され、前記第１１のインバータの入力端
を前記第９のインバータの出力端に接続され、前記第９
のインバータの入力端を前記第２のフリップフロップ回
路の入力端とされ、前記第１１のインバータの出力端を
前記第２のフリップフロップ回路の出力端とされている
ことを特徴とする請求項８記載のスキャンフリップフロ
ップ回路。
【請求項１０】前記第１のスイッチ回路は、第１の一の
導電型のＭＩＳトランジスタと、第１の他の導電型のＭ
ＩＳトランジスタと、第１のインバータとを有し、前記
第１の一の導電型のＭＩＳトランジスタの制御電極及び
前記第１のインバータの入力端を前記第３の制御信号出
力端（６２）に接続され、前記第１の他の導電型のＭＩ
Ｓトランジスタの制御電極を前記第１のインバータの出
力端に接続され、前記第１の一の導電型のＭＩＳトラン
ジスタの一方の被制御電極及び前記第１の他の導電型の
ＭＩＳトランジスタの一方の被制御電極を接続されて入
力端とされ、前記第１の一の導電型のＭＩＳトランジス
タの他方の被制御電極及び前記第１の他の導電型のＭＩ
Ｓトランジスタの他方の被制御電極を接続されて出力端
とされ、前記第２のスイッチ回路は、第２の一の導電型のＭＩＳ
トランジスタと、第２の他の導電型のＭＩＳトランジス
タと、第２のインバータとを有し、前記第２の一の導電
型のＭＩＳトランジスタの制御電極及び前記第２のイン
バータの入力端を前記第１の制御信号入力端（６０）に
接続され、前記第２の他の導電型のＭＩＳトランジスタ
の制御電極を前記第２のインバータの出力端に接続さ
れ、前記第２の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第２の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第２の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第２の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第３のスイッチ回路は、第３の一の導電型のＭＩＳ
トランジスタと、第３の他の導電型のＭＩＳトランジス
タと、第３のインバータとを有し、前記第３の一の導電
型のＭＩＳトランジスタの制御電極及び前記第３のイン
バータの入力端を前記第２の制御信号入力端（６１）に
接続され、前記第３の他の導電型のＭＩＳトランジスタ
の制御電極を前記第３のインバータの出力端に接続さ
れ、前記第３の一の導電型のＭＩＳトランジスタの一方
の被制御電極及び前記第３の他の導電型のＭＩＳトラン
ジスタの一方の被制御電極を接続されて入力端とされ、
前記第３の一の導電型のＭＩＳトランジスタの他方の被
制御電極及び前記第３の他の導電型のＭＩＳトランジス
タの他方の被制御電極を接続されて出力端とされ、前記第１のフリップフロップ回路は、第４、第５、第６
のインバータを有し、前記第４、第５のインバータをリ
ング接続され、前記第６のインバータの入力端を前記第
４のインバータの出力端に接続され、前記第４のインバ
ータの入力端を前記第１のフリップフロップ回路の入力
端とされ、前記第６のインバータの出力端を前記第１の
フリップフロップ回路の出力端とされ、前記第４のスイッチ回路は、第４、第５の一の導電型の
ＭＩＳトランジスタと、第４、第５の他の導電型のＭＩ
Ｓトランジスタと、第７、第８のインバータとを有し、
前記第４の一の導電型のＭＩＳトランジスタの制御電極
及び前記第７のインバータの入力端を前記第４の制御信
号入力端（６５）に接続され、前記第５の一の導電型の
ＭＩＳトランジスタの制御電極及び前記第８のインバー
タの入力端を前記第５の制御信号入力端（６６）に接続
され、前記第４の一の導電型のＭＩＳトランジスタの一
方の被制御電極及び前記第４の他の導電型のＭＩＳトラ
ンジスタの一方の被制御電極を接続されて入力端とさ
れ、前記第４の一の導電型のＭＩＳトランジスタの他方
の被制御電極、前記第４の他の導電型のＭＩＳトランジ
スタの他方の被制御電極、前記第５の一の導電型のＭＩ
Ｓトランジスタの一方の被制御電極及び前記第５の他の
導電型のＭＩＳトランジスタの一方の被制御電極を接続
され、前記第５の一の導電型のＭＩＳトランジスタの他
方の被制御電極及び前記第５の他の導電型のＭＩＳトラ
ンジスタの他方の被制御電極を接続されて出力端とさ
れ、前記第２のフリップフロップ回路は、第９、第１０、第
１１のインバータを有し、前記第９、第１０のインバー
タをリング接続され、前記第１１のインバータの入力端
を前記第９のインバータの出力端に接続され、前記第９
のインバータの入力端を前記第２のフリップフロップ回
路の入力端とされ、前記第１１のインバータの出力端を
前記第２のフリップフロップ回路の出力端とされている
ことを特徴とする請求項８記載のスキャンフリップフロ
ップ回路。