JPH06324905A - 集積回路、および回路をテストするための方法 - Google Patents
集積回路、および回路をテストするための方法Info
- Publication number
- JPH06324905A JPH06324905A JP6080260A JP8026094A JPH06324905A JP H06324905 A JPH06324905 A JP H06324905A JP 6080260 A JP6080260 A JP 6080260A JP 8026094 A JP8026094 A JP 8026094A JP H06324905 A JPH06324905 A JP H06324905A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- clock
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 回路のクロック信号について非同期である信
号を受取る回路を含む電気回路構成のテストを容易に行
なえるようにする。 【構成】 非同期信号のサンプリングを、パルスの範囲
の終わりになるまでブロックする。回路構成が適正に機
能するならば非同期信号はパルスの範囲の終わりでアサ
ートされたままである、ということがわかると、非同期
信号はパルスの範囲の終わりでサンプリングされる。代
替的には、パルスの範囲の終わりまでに非同期信号がデ
アサートされるなら、非同期信号のアサートが検出さ
れ、非同期信号パルス検出器によってラッチされ、パル
スの範囲の終わりで回路はパルス検出器によってラッチ
された値をサンプリングする。これにより非同期信号が
アサートされたものとしてサンプリングされるクロック
パルスが明白に定められるので、テストが容易に行なわ
れるようになる。
号を受取る回路を含む電気回路構成のテストを容易に行
なえるようにする。 【構成】 非同期信号のサンプリングを、パルスの範囲
の終わりになるまでブロックする。回路構成が適正に機
能するならば非同期信号はパルスの範囲の終わりでアサ
ートされたままである、ということがわかると、非同期
信号はパルスの範囲の終わりでサンプリングされる。代
替的には、パルスの範囲の終わりまでに非同期信号がデ
アサートされるなら、非同期信号のアサートが検出さ
れ、非同期信号パルス検出器によってラッチされ、パル
スの範囲の終わりで回路はパルス検出器によってラッチ
された値をサンプリングする。これにより非同期信号が
アサートされたものとしてサンプリングされるクロック
パルスが明白に定められるので、テストが容易に行なわ
れるようになる。
Description
【０００１】
【発明の分野】この発明は電子回路に関し、より特定的
には電子回路のテストに関する。
には電子回路のテストに関する。
【０００２】
【関連技術の説明】電子回路の複雑さが増してきたこと
によって、回路テストには新たな課題が生じている。た
とえば集積回路エリアでは、増大した集積密度と高い速
度とによって、予測できない事柄が生じ、それが以下の
例によって示されるように埋込信号のテストを複雑にす
る。
によって、回路テストには新たな課題が生じている。た
とえば集積回路エリアでは、増大した集積密度と高い速
度とによって、予測できない事柄が生じ、それが以下の
例によって示されるように埋込信号のテストを複雑にす
る。
【０００３】図１は、プロセッサ１１４と周辺装置１１
８とを含む、集積回路１１０を示す。装置１１８はたと
えば、ピン１２２でデータを受取る直列ポートである。
ポート１１８はデータが受取られるとプロセッサ１１４
に対して割込信号ＩＮＴをアサートする。信号ＩＮＴは
埋込まれている、すなわち集積回路のピンのどれからも
アクセスすることができない。
８とを含む、集積回路１１０を示す。装置１１８はたと
えば、ピン１２２でデータを受取る直列ポートである。
ポート１１８はデータが受取られるとプロセッサ１１４
に対して割込信号ＩＮＴをアサートする。信号ＩＮＴは
埋込まれている、すなわち集積回路のピンのどれからも
アクセスすることができない。
【０００４】プロセッサ１１４はクロック信号ＣＬＫ１
によってクロックされる。クロックＣＬＫ１がハイであ
れば、プロセッサ１１４は信号ＩＮＴをサンプリング
し、ラッチ１２６内で信号をラッチする。クロックＣＬ
Ｋ１がローであれば、プロセッサ１１４はラッチ１３０
の中で信号をラッチし、ラッチされた信号ＩＮＴＰを使
用する。
によってクロックされる。クロックＣＬＫ１がハイであ
れば、プロセッサ１１４は信号ＩＮＴをサンプリング
し、ラッチ１２６内で信号をラッチする。クロックＣＬ
Ｋ１がローであれば、プロセッサ１１４はラッチ１３０
の中で信号をラッチし、ラッチされた信号ＩＮＴＰを使
用する。
【０００５】周辺装置１１８はクロックＣＬＫ１につい
て非同期である異なったクロック（図示せず）によって
クロックされる。
て非同期である異なったクロック（図示せず）によって
クロックされる。
【０００６】テストの間、集積回路は信号ＩＮＴが予め
定められた期間でアサートされるように動作させられ
る。集積回路の出力信号は次にシミュレーションによっ
て得られる予め定められた値と比較される。
定められた期間でアサートされるように動作させられ
る。集積回路の出力信号は次にシミュレーションによっ
て得られる予め定められた値と比較される。
【０００７】周辺装置１１８およびプロセッサ１１４を
クロックするクロックが互いに非同期であるため、およ
び動作の温度とプロセスとが変動するため、テスト中に
信号ＩＮＴがアサートされる正確な瞬間は予測すること
が困難または不可能である。クロック周波数が高けれ
ば、信号ＩＮＴはクロックＣＬＫ１のパルスの範囲内の
どのパルスの間にもアサートされ得る。ＩＮＴがその間
にアサートされるクロックＣＬＫ１のパルスがシミュレ
ーションによって予測されたパルスと異なるならば、テ
スタの結果はシミュレーションの結果と異なり、誤って
故障が示される。
クロックするクロックが互いに非同期であるため、およ
び動作の温度とプロセスとが変動するため、テスト中に
信号ＩＮＴがアサートされる正確な瞬間は予測すること
が困難または不可能である。クロック周波数が高けれ
ば、信号ＩＮＴはクロックＣＬＫ１のパルスの範囲内の
どのパルスの間にもアサートされ得る。ＩＮＴがその間
にアサートされるクロックＣＬＫ１のパルスがシミュレ
ーションによって予測されたパルスと異なるならば、テ
スタの結果はシミュレーションの結果と異なり、誤って
故障が示される。
【０００８】典型的な解決策は、埋込信号ＩＮＴを制御
する回路１１０の入力信号の縁を、集積回路の出力がシ
ミュレーションから予測される出力と一致するような動
作点が見つかるまで移動させることである。このプロセ
スはしかしながら、特に信号ＩＮＴが集積回路の奥深く
に埋込まれている場合、しばしば困難かつ時間のかかる
ものである。さらに、プロセスが変化するため、動作点
は集積回路ごとに変動する。さらに、同じ回路について
さえも、動作点は温度および周波数によって変動する。
各集積回路について、ならびに各温度および周波数につ
いて動作点を見つけるということは、困難かつ時間のか
かる仕事である。加えて、もし集積回路が不良であれ
ば、存在しない動作点を探して時間を無駄にしてしまう
ことになる。
する回路１１０の入力信号の縁を、集積回路の出力がシ
ミュレーションから予測される出力と一致するような動
作点が見つかるまで移動させることである。このプロセ
スはしかしながら、特に信号ＩＮＴが集積回路の奥深く
に埋込まれている場合、しばしば困難かつ時間のかかる
ものである。さらに、プロセスが変化するため、動作点
は集積回路ごとに変動する。さらに、同じ回路について
さえも、動作点は温度および周波数によって変動する。
各集積回路について、ならびに各温度および周波数につ
いて動作点を見つけるということは、困難かつ時間のか
かる仕事である。加えて、もし集積回路が不良であれ
ば、存在しない動作点を探して時間を無駄にしてしまう
ことになる。
【０００９】したがって、同期の埋込信号を有する高密
度集積回路を含む複雑な電子回路をテストすることがで
き、かつ既存の自動テスタおよび既存のシミュレーショ
ンプログラムを用いることができるが、集積回路ごとお
よび温度や周波数ごとの個別の動作点を見つける必要性
を排除することによってテストをより簡単かつ高速にす
るであろうような、テスト技術が必要とされている。
度集積回路を含む複雑な電子回路をテストすることがで
き、かつ既存の自動テスタおよび既存のシミュレーショ
ンプログラムを用いることができるが、集積回路ごとお
よび温度や周波数ごとの個別の動作点を見つける必要性
を排除することによってテストをより簡単かつ高速にす
るであろうような、テスト技術が必要とされている。
【００１０】
【発明の概要】この発明は、いくつかの実施例におい
て、テストをより簡単かつ高速にし、集積回路ごとなら
びに温度および周波数ごとについての個別の動作点を見
つける必要性を排除するものである。この発明は非同期
の埋込信号を伴なう高密度集積回路に適している。
て、テストをより簡単かつ高速にし、集積回路ごとなら
びに温度および周波数ごとについての個別の動作点を見
つける必要性を排除するものである。この発明は非同期
の埋込信号を伴なう高密度集積回路に適している。
【００１１】この発明の、これらおよび他の利点は、い
くつかの実施例において、サンプリング回路と同期する
一定の時点を除いては非同期信号をブロックすることに
よって達成される。いくつかの実施例では、これらの時
点は非同期信号がアサートされているということが知ら
れている時点である。他の実施例では、非同期信号はア
サートされるとラッチされ、かつある時点ではサンプリ
ング回路が非同期信号のラッチされた値をサンプリング
する。
くつかの実施例において、サンプリング回路と同期する
一定の時点を除いては非同期信号をブロックすることに
よって達成される。いくつかの実施例では、これらの時
点は非同期信号がアサートされているということが知ら
れている時点である。他の実施例では、非同期信号はア
サートされるとラッチされ、かつある時点ではサンプリ
ング回路が非同期信号のラッチされた値をサンプリング
する。
【００１２】この発明の他の特徴および利点を以下で説
明する。この発明は前掲の特許請求の範囲によって規定
されるものである。
明する。この発明は前掲の特許請求の範囲によって規定
されるものである。
【００１３】
【好ましい実施例の説明】図２は集積回路２１０を示し
ており、この集積回路２１０は埋込プロセッサ２２０と
埋込周辺装置１１８とを備えており、これらはクロック
信号ＣＬＫ１およびＣＬＫ２によってそれぞれクロック
される。クロックＣＬＫ１およびＣＬＫ２は互いに非同
期であり得る。周辺装置１１８はプロセッサ２２０に対
して信号ＩＮＴを生じる。信号ＩＮＴは周辺クロックＣ
ＬＫ２と同期である。１つの実施例では、周辺装置１１
８はピン１２２からデータを受取り、データが受取られ
ると割込信号ＩＮＴをアサートする、直列ポートであ
る。
ており、この集積回路２１０は埋込プロセッサ２２０と
埋込周辺装置１１８とを備えており、これらはクロック
信号ＣＬＫ１およびＣＬＫ２によってそれぞれクロック
される。クロックＣＬＫ１およびＣＬＫ２は互いに非同
期であり得る。周辺装置１１８はプロセッサ２２０に対
して信号ＩＮＴを生じる。信号ＩＮＴは周辺クロックＣ
ＬＫ２と同期である。１つの実施例では、周辺装置１１
８はピン１２２からデータを受取り、データが受取られ
ると割込信号ＩＮＴをアサートする、直列ポートであ
る。
【００１４】プロセッサ２２０は、信号ＣＬＫ１とＳＡ
ＭＰＬＥとのＡＮＤである信号Ｓのパルスごとに信号Ｉ
ＮＴをサンプリングする。より特定的には、信号ＩＮＴ
は信号Ｓによって制御されるスイッチ２２４の端子の１
つで受取られる。スイッチ２２４は、当該技術において
知られているように並列に接続されたＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとによって形成される伝送
ゲートである。他の実施例ではスイッチ２２４の他の実
現例が用いられる。信号Ｓがハイであれば、スイッチ２
２４は閉である。信号Ｓがローであれば、スイッチ２２
４は開である。
ＭＰＬＥとのＡＮＤである信号Ｓのパルスごとに信号Ｉ
ＮＴをサンプリングする。より特定的には、信号ＩＮＴ
は信号Ｓによって制御されるスイッチ２２４の端子の１
つで受取られる。スイッチ２２４は、当該技術において
知られているように並列に接続されたＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとによって形成される伝送
ゲートである。他の実施例ではスイッチ２２４の他の実
現例が用いられる。信号Ｓがハイであれば、スイッチ２
２４は閉である。信号Ｓがローであれば、スイッチ２２
４は開である。
【００１５】スイッチ２２４を通過後、信号ＩＮＴはラ
ッチ１２６によってラッチされる。ラッチ１２６は交差
結合されたインバータ２２８および２３２によって形成
される。他の実施例では他の種類のラッチが用いられ
る。
ッチ１２６によってラッチされる。ラッチ１２６は交差
結合されたインバータ２２８および２３２によって形成
される。他の実施例では他の種類のラッチが用いられ
る。
【００１６】信号ＳはＡＮＤゲート２３８の出力であ
り、このＡＮＤゲート２３８の入力はプロセッサクロッ
クＣＬＫ１および信号ＳＡＭＰＬＥである。信号ＳＡＭ
ＰＬＥはレジスタ２４２の１ビットから引出され、この
レジスタ２４２はいくつかの実施例ではプロセッサに対
し命令を実行することによってアクセス可能である。い
くつかの実施例では、レジスタ２４２はピン２４６のよ
うな１または２以上の外部ピンからアクセス可能であ
る。信号ＳＡＭＰＬＥは、プロセッサクロックＣＬＫ１
と同期する。通常動作では、信号ＳＡＭＰＬＥはハイに
保たれ、したがって信号ＩＮＴはクロックＣＬＫ１のパ
ルスごとにサンプリングされる。
り、このＡＮＤゲート２３８の入力はプロセッサクロッ
クＣＬＫ１および信号ＳＡＭＰＬＥである。信号ＳＡＭ
ＰＬＥはレジスタ２４２の１ビットから引出され、この
レジスタ２４２はいくつかの実施例ではプロセッサに対
し命令を実行することによってアクセス可能である。い
くつかの実施例では、レジスタ２４２はピン２４６のよ
うな１または２以上の外部ピンからアクセス可能であ
る。信号ＳＡＭＰＬＥは、プロセッサクロックＣＬＫ１
と同期する。通常動作では、信号ＳＡＭＰＬＥはハイに
保たれ、したがって信号ＩＮＴはクロックＣＬＫ１のパ
ルスごとにサンプリングされる。
【００１７】ラッチ１２６の出力はスイッチ２５２に接
続される。スイッチ２５２は伝送ゲートである。他の実
施例では他のタイプのスイッチが用いられる。スイッチ
２５２は、プロセッサクロックＣＬＫ１がローであれば
閉である。ＣＬＫ１がハイであれば、スイッチ２５２は
開である。
続される。スイッチ２５２は伝送ゲートである。他の実
施例では他のタイプのスイッチが用いられる。スイッチ
２５２は、プロセッサクロックＣＬＫ１がローであれば
閉である。ＣＬＫ１がハイであれば、スイッチ２５２は
開である。
【００１８】ＣＬＫ１がローであるとき、ラッチ１２６
の出力はスイッチ２５２を介してラッチ１３０の入力に
送られる。ラッチ１３０は交差結合されたインバータ２
６０および２６４によって形成される。他の実施例で
は、他の種類のラッチが用いられる。ラッチ１３０の出
力における信号ＩＮＴＰはプロセッサ２２０内の回路
（図示せず）に与えられる。
の出力はスイッチ２５２を介してラッチ１３０の入力に
送られる。ラッチ１３０は交差結合されたインバータ２
６０および２６４によって形成される。他の実施例で
は、他の種類のラッチが用いられる。ラッチ１３０の出
力における信号ＩＮＴＰはプロセッサ２２０内の回路
（図示せず）に与えられる。
【００１９】上記で注目されるように、通常動作では信
号ＳＡＭＰＬＥはハイである。したがって、信号ＩＮＴ
はクロックＣＬＫ１がハイになる度ごとにサンプリング
され、サンプリングされた信号ＩＮＴＰはＣＬＫ１がロ
ーになる度ごとにプロセッサ２２０内の他の回路にとっ
て利用可能にされる。
号ＳＡＭＰＬＥはハイである。したがって、信号ＩＮＴ
はクロックＣＬＫ１がハイになる度ごとにサンプリング
され、サンプリングされた信号ＩＮＴＰはＣＬＫ１がロ
ーになる度ごとにプロセッサ２２０内の他の回路にとっ
て利用可能にされる。
【００２０】テストモードにおいて、信号ＳＡＭＰＬＥ
はローにセットされ、信号ＩＮＴが確実にアサートされ
るまで信号ＩＮＴをブロックする。たとえば、シミュレ
ーションにより、プロセッサクロックＣＬＫ１（図３）
のハイのパルスＴの間に信号ＩＮＴがアサートされるこ
とが予測されたと想定されたい。しかしながら、温度お
よびプロセスの変動のため、信号ＩＮＴはパルス２つ分
まで遅れて、すなわちパルスＴ＋１またはＴ＋２の間
に、アサートされるかもしれないと想定されたい。この
場合には、信号ＳＡＭＰＬＥはパルスＴおよびＴ＋１の
間ローに保たれる。したがって、信号Ｓのパルスは抑制
され、信号ＩＮＴはブロックされる。パルスＴ＋２の立
上がり縁で、信号ＳＡＭＰＬＥはハイに駆動される。信
号ＩＮＴはしたがって、その集積回路が適正に機能する
のであれば、その信号ＩＮＴがハイであるはずのパルス
Ｔ＋２の終わりでサンプリングされる。パルスＴ＋２で
はハイであり、パルスＴおよびＴ＋１ではローである信
号ＩＮＴのサンプリングはシミュレートされ、そのシミ
ュレート結果は集積回路２１０の出力信号と比較され
て、集積回路がテストされる。
はローにセットされ、信号ＩＮＴが確実にアサートされ
るまで信号ＩＮＴをブロックする。たとえば、シミュレ
ーションにより、プロセッサクロックＣＬＫ１（図３）
のハイのパルスＴの間に信号ＩＮＴがアサートされるこ
とが予測されたと想定されたい。しかしながら、温度お
よびプロセスの変動のため、信号ＩＮＴはパルス２つ分
まで遅れて、すなわちパルスＴ＋１またはＴ＋２の間
に、アサートされるかもしれないと想定されたい。この
場合には、信号ＳＡＭＰＬＥはパルスＴおよびＴ＋１の
間ローに保たれる。したがって、信号Ｓのパルスは抑制
され、信号ＩＮＴはブロックされる。パルスＴ＋２の立
上がり縁で、信号ＳＡＭＰＬＥはハイに駆動される。信
号ＩＮＴはしたがって、その集積回路が適正に機能する
のであれば、その信号ＩＮＴがハイであるはずのパルス
Ｔ＋２の終わりでサンプリングされる。パルスＴ＋２で
はハイであり、パルスＴおよびＴ＋１ではローである信
号ＩＮＴのサンプリングはシミュレートされ、そのシミ
ュレート結果は集積回路２１０の出力信号と比較され
て、集積回路がテストされる。
【００２１】いくつかの実施例では、信号ＳＡＭＰＬＥ
は、パルスＴ＋３の立上がり縁において、ハイにアサー
トされる。集積回路が適正に機能する場合、信号ＩＮＴ
はパルスＴ＋３の間ではハイなので、パルスＴ＋３の間
はハイでありかつパルスＴ、Ｔ＋１、およびＴ＋２の間
はローである信号ＩＮＴのサンプリングをシミュレート
して、集積回路をテストすることができる。
は、パルスＴ＋３の立上がり縁において、ハイにアサー
トされる。集積回路が適正に機能する場合、信号ＩＮＴ
はパルスＴ＋３の間ではハイなので、パルスＴ＋３の間
はハイでありかつパルスＴ、Ｔ＋１、およびＴ＋２の間
はローである信号ＩＮＴのサンプリングをシミュレート
して、集積回路をテストすることができる。
【００２２】より一般的には、信号ＩＮＴは、信号ＩＮ
ＴがアサートされるべきクロックＣＬＫ１のパルスが起
こるまでブロックされ、その信号ＩＮＴはそのパルスに
おいてサンプリングされる。
ＴがアサートされるべきクロックＣＬＫ１のパルスが起
こるまでブロックされ、その信号ＩＮＴはそのパルスに
おいてサンプリングされる。
【００２３】信号ＩＮＴが短い期間だけしかアサートさ
れない場合、信号ＩＮＴのハイの値は、いくつかの実施
例において信号ＳＡＭＰＬＥがアサートされるまでラッ
チされる。そのような実施例の１つが図４で表わされ
る。図２のものと異なる部分のみが示されている。図４
の集積回路４１０は、信号ＩＮＴのパルスを検出かつラ
ッチングするためのパルス検出器４２０を含む。信号Ｉ
ＮＴは検出器４２０のＮＡＮＤゲート４２４の一方の入
力で受取られる。ラッチ１３０からの出力信号ＩＮＴＰ
は、インバータ４３０の入力に接続され、このインバー
タ４３０の出力はゲート４２４の他方の入力に接続され
る。信号ＩＮＴはＮＯＲゲート４３６の一方の入力に接
続される。インバータ４３０の出力はゲート４３６の他
方の入力に接続される。ゲート４２４の出力はＰＭＯＳ
トランジスタ４４０のゲートに接続される。ゲート４３
６の出力はＮＭＯＳトランジスタ４４４のゲートに接続
される。トランジスタ４４０のソースは、電源電圧ＶＣ
Ｃに接続される。トランジスタ４４４のソースは接地さ
れる。トランジスタ４４０および４４４のドレインは互
いに接続され、かつラッチ４５０の入力に接続される。
ラッチ４５０は、交差結合されたインバータ４５４およ
び４５８によって実現される。他の実施例においては他
の種類のラッチが用いられる。ラッチ４５０の出力はイ
ンバータ４６２の入力に接続され、このインバータ４６
２の出力４７０がパルス検出器４２０の出力である。出
力４７０は、スイッチ２２４に接続される。
れない場合、信号ＩＮＴのハイの値は、いくつかの実施
例において信号ＳＡＭＰＬＥがアサートされるまでラッ
チされる。そのような実施例の１つが図４で表わされ
る。図２のものと異なる部分のみが示されている。図４
の集積回路４１０は、信号ＩＮＴのパルスを検出かつラ
ッチングするためのパルス検出器４２０を含む。信号Ｉ
ＮＴは検出器４２０のＮＡＮＤゲート４２４の一方の入
力で受取られる。ラッチ１３０からの出力信号ＩＮＴＰ
は、インバータ４３０の入力に接続され、このインバー
タ４３０の出力はゲート４２４の他方の入力に接続され
る。信号ＩＮＴはＮＯＲゲート４３６の一方の入力に接
続される。インバータ４３０の出力はゲート４３６の他
方の入力に接続される。ゲート４２４の出力はＰＭＯＳ
トランジスタ４４０のゲートに接続される。ゲート４３
６の出力はＮＭＯＳトランジスタ４４４のゲートに接続
される。トランジスタ４４０のソースは、電源電圧ＶＣ
Ｃに接続される。トランジスタ４４４のソースは接地さ
れる。トランジスタ４４０および４４４のドレインは互
いに接続され、かつラッチ４５０の入力に接続される。
ラッチ４５０は、交差結合されたインバータ４５４およ
び４５８によって実現される。他の実施例においては他
の種類のラッチが用いられる。ラッチ４５０の出力はイ
ンバータ４６２の入力に接続され、このインバータ４６
２の出力４７０がパルス検出器４２０の出力である。出
力４７０は、スイッチ２２４に接続される。
【００２４】ド・モルガン（De Morgan ）の定理からわ
かるように、ゲート４２４の出力における信号は／ＩＮ
Ｔ＋ＩＮＴＰ（／ＩＮＴとＩＮＴＰとの論理和）であ
る。ゲート４３６の出力における信号は、／ＩＮＴ・Ｉ
ＮＴＰ（／ＩＮＴとＩＮＴＰとの論理積）である。した
がって、信号ＩＮＴと信号ＩＮＴＰとが同じ値を有する
場合、ゲート４２４の出力はハイであり、ゲート４３６
の出力はローである。トランジスタ４４０および４４４
はオフであって、ラッチ４５０は以前にラッチングされ
た値を保持し、出力４７０における信号は変化しないま
まである。後に記載する表１を参照されたい。
かるように、ゲート４２４の出力における信号は／ＩＮ
Ｔ＋ＩＮＴＰ（／ＩＮＴとＩＮＴＰとの論理和）であ
る。ゲート４３６の出力における信号は、／ＩＮＴ・Ｉ
ＮＴＰ（／ＩＮＴとＩＮＴＰとの論理積）である。した
がって、信号ＩＮＴと信号ＩＮＴＰとが同じ値を有する
場合、ゲート４２４の出力はハイであり、ゲート４３６
の出力はローである。トランジスタ４４０および４４４
はオフであって、ラッチ４５０は以前にラッチングされ
た値を保持し、出力４７０における信号は変化しないま
まである。後に記載する表１を参照されたい。
【００２５】信号ＩＮＴと信号ＩＮＴＰとの値が異なっ
ている場合、トランジスタ４４０および４４４のうち一
方がオン、他方のトランジスタがオフであり、出力４７
０の信号は信号ＩＮＴと同じ値を有する。表１を参照さ
れたい。
ている場合、トランジスタ４４０および４４４のうち一
方がオン、他方のトランジスタがオフであり、出力４７
０の信号は信号ＩＮＴと同じ値を有する。表１を参照さ
れたい。
【００２６】
【表１】
【００２７】ＳＡＭＰＬＥがハイであれば、出力４７０
の信号はクロックＣＬＫ１がパルス化されるとＩＮＴＰ
に伝播する。したがって、信号ＩＮＴと信号ＩＮＴＰと
の値が異なっていた場合、それらの値は、ＳＡＭＰＬＥ
がハイであり、かつプロセッサクロックＣＬＫ１がパル
ス化されると、等しくなる。
の信号はクロックＣＬＫ１がパルス化されるとＩＮＴＰ
に伝播する。したがって、信号ＩＮＴと信号ＩＮＴＰと
の値が異なっていた場合、それらの値は、ＳＡＭＰＬＥ
がハイであり、かつプロセッサクロックＣＬＫ１がパル
ス化されると、等しくなる。
【００２８】テスト中、信号ＩＮＴと信号ＩＮＴＰとが
双方ともローになるようにシミュレーションによって定
められた場合には、ＳＡＭＰＬＥはローに駆動される。
次に、ＳＡＭＰＬＥがローである間に信号ＩＮＴがハイ
になると、そのハイの値は出力４７０に対してラッチン
グされる。信号ＩＮＴがその後ローの値に戻るならば、
出力４７０の信号は、ＩＮＴＰもローなので、変化しな
いままである。ＩＮＴＰは、ＳＡＭＰＬＥがローである
間はローのままなのである。
双方ともローになるようにシミュレーションによって定
められた場合には、ＳＡＭＰＬＥはローに駆動される。
次に、ＳＡＭＰＬＥがローである間に信号ＩＮＴがハイ
になると、そのハイの値は出力４７０に対してラッチン
グされる。信号ＩＮＴがその後ローの値に戻るならば、
出力４７０の信号は、ＩＮＴＰもローなので、変化しな
いままである。ＩＮＴＰは、ＳＡＭＰＬＥがローである
間はローのままなのである。
【００２９】ＳＡＭＰＬＥがハイに駆動され、かつクロ
ックＣＬＫ１がハイである場合、出力４７０における値
はサンプリングされ、かつラッチ１２６によってラッチ
ングされる。クロックＣＬＫ１がローになった場合、ラ
ッチ１２６における値は信号ＩＮＴＰに伝播する。スイ
ッチ２２４が開になり、出力４７０における変化した可
能性のある信号が信号ＩＮＴＰに影響を与えることを、
防ぐ。
ックＣＬＫ１がハイである場合、出力４７０における値
はサンプリングされ、かつラッチ１２６によってラッチ
ングされる。クロックＣＬＫ１がローになった場合、ラ
ッチ１２６における値は信号ＩＮＴＰに伝播する。スイ
ッチ２２４が開になり、出力４７０における変化した可
能性のある信号が信号ＩＮＴＰに影響を与えることを、
防ぐ。
【００３０】いくつかの実施例では、回路２１０および
４１０において、ＳＡＭＰＬＥは最長でクロックＣＬＫ
１の１周期の間、ハイにアサートされ、ＳＡＭＰＬＥが
アサートされる間にＩＮＴがローからハイに変化してし
まう可能性が減じられる、または排除される。ＳＡＭＰ
ＬＥがアサートされている間にＩＮＴがハイになると、
ＳＡＭＰＬＥがアサートされている間のＩＮＴのアサー
トは、プロセッサ２２０がこのＩＮＴのアサートと以前
のＩＮＴパルスとの区別を付け損ねた場合には、プロセ
ッサ２２０によって見逃されてしまう可能性があるかも
しれない。
４１０において、ＳＡＭＰＬＥは最長でクロックＣＬＫ
１の１周期の間、ハイにアサートされ、ＳＡＭＰＬＥが
アサートされる間にＩＮＴがローからハイに変化してし
まう可能性が減じられる、または排除される。ＳＡＭＰ
ＬＥがアサートされている間にＩＮＴがハイになると、
ＳＡＭＰＬＥがアサートされている間のＩＮＴのアサー
トは、プロセッサ２２０がこのＩＮＴのアサートと以前
のＩＮＴパルスとの区別を付け損ねた場合には、プロセ
ッサ２２０によって見逃されてしまう可能性があるかも
しれない。
【００３１】この発明は上述の実施例との関連で説明さ
れてきたが、他の実施例および変形も、この発明の範囲
内にある。この発明はプロセッサおよび周辺装置ととも
に用いるのに限定されるものではなく、この発明はいく
つかの実施例においては他の種類の回路で用いられる。
この発明は割込信号に限定されるものではない。この発
明は、ラッチ、スイッチ、論理ゲート、およびトランジ
スタの如何なる特定の実現例によっても限定されず、か
つこの発明は如何なる特定の論理回路または技術によっ
ても限定されない。他の実施例および変形は、前掲の特
許請求の範囲によって規定されるような、この発明の範
囲内にあるものである。
れてきたが、他の実施例および変形も、この発明の範囲
内にある。この発明はプロセッサおよび周辺装置ととも
に用いるのに限定されるものではなく、この発明はいく
つかの実施例においては他の種類の回路で用いられる。
この発明は割込信号に限定されるものではない。この発
明は、ラッチ、スイッチ、論理ゲート、およびトランジ
スタの如何なる特定の実現例によっても限定されず、か
つこの発明は如何なる特定の論理回路または技術によっ
ても限定されない。他の実施例および変形は、前掲の特
許請求の範囲によって規定されるような、この発明の範
囲内にあるものである。
【図１】先行技術のテストにおける問題点を示す、先行
技術の回路のブロック図である。
技術の回路のブロック図である。
【図２】この発明を示す回路図である。
【図３】図２の回路のためのタイミング図である。
【図４】この発明の別の実施例を示す回路図である。
１１８ 周辺装置 ２１０ 集積回路 ２２０ 埋込プロセッサ ２２４ スイッチ
Claims (13)
- 【請求項１】 信号Ｓ２の各パルスで信号Ｓ１をサンプ
リングする回路を含む回路構成をテストするための方法
であって、 前記回路構成が適正に機能するのであれば、前記信号Ｓ
１が前記信号Ｓ２のパルスの範囲内において予め定めら
れた値をとるように、前記回路構成を動作させるステッ
プと、 前記パルスの範囲の始めから開始する前記信号Ｓ２の１
または２以上のパルスの間に、前記回路から前記信号Ｓ
１をブロックするステップと、 その後、前記信号Ｓ１のブロックを解除して前記回路が
前記信号Ｓ１をサンプリングできるようにするステップ
とを含む、方法。 - 【請求項２】 前記信号Ｓ１のブロックを解除するステ
ップの後に、前記回路構成の出力信号を予め定められた
値と比較して、前記回路構成が適正に機能するかどうか
を判断するステップをさらに含む、請求項１に記載の方
法。 - 【請求項３】 前記信号Ｓ１は、前記パルスの範囲にお
ける最後のパルスを除く、前記パルスの範囲のパルスご
との間に、前記回路からブロックされる、請求項１に記
載の方法。 - 【請求項４】 前記信号Ｓ１がブロックされている間に
前記予め定められた値をとるのであれば、前記信号Ｓ１
の予め定められた値をラッチによってラッチングするス
テップをさらに含む、請求項１に記載の方法。 - 【請求項５】 前記信号Ｓ１およびＳ２は、互いについ
て非同期である、請求項１に記載の方法。 - 【請求項６】 信号Ｓ１を受取りかつ処理するための回
路Ｃ１を含み、前記回路Ｃ１はクロックＣＫ１によって
クロックされ、さらに前記信号Ｓ１を発生するための回
路Ｃ２を含み、前記回路Ｃ２は前記クロックＣＫ１につ
いて非同期であり、 前記回路Ｃ１は、 前記クロックＣＫ１と同期する信号Ｓ２の各パルスで前
記信号Ｓ１をサンプリングするための手段と、 前記クロックＣＫ１および信号ＳＡに応答して、前記信
号ＳＡが第１の値を有する場合に前記信号Ｓ２のパルス
を発生し、前記信号ＳＡが第２の値を有する場合に前記
信号Ｓ２のパルスを抑制するための手段とを含む、 集積回路。 - 【請求項７】 前記信号ＳＡは前記クロックＣＫ１と同
期する、請求項６に記載の集積回路。 - 【請求項８】 前記サンプリング手段は、前記信号Ｓ２
のパルスが抑制されている間に前記信号Ｓ１が変化する
と前記信号Ｓ１の新しい値をラッチングするためのラッ
チを含み、 前記信号Ｓ２のパルスで、前記サンプリング手段は、前
記ラッチによってラッチングされた値をサンプリングす
る、 請求項６に記載の集積回路。 - 【請求項９】 前記信号Ｓ１は前記集積回路のどの外部
ピンからもアクセス不可能である、請求項６に記載の集
積回路。 - 【請求項１０】 信号Ｓ１を処理するための回路Ｃ１を
備え、前記回路Ｃ１は、 前記信号Ｓ１を受取るためのスイッチを含み、前記スイ
ッチは閉のときには前記回路Ｃ１が前記信号Ｓ１をサン
プリングできるようにし、前記回路Ｃ１はさらに前記ス
イッチを制御するための信号Ｓ２を発生するための論理
ゲートを含み、前記論理ゲートはクロック信号を受取っ
て前記回路Ｃ１をクロックするための第１の入力と、通
常モードでは前記ゲートを開き、テストモードでは制御
自在に前記ゲートを閉じる信号ＳＡを受取るための第２
の入力とを含み、さらに前記信号Ｓ１を発生するための
回路Ｃ２を備える、集積回路。 - 【請求項１１】 前記回路Ｃ１は、 前記信号Ｓ１をラッチングして、前記信号Ｓ１を前記ス
イッチに送るためのラッチＬ１と、 前記信号Ｓ１の現在の値を前記信号Ｓ１の以前にサンプ
リングされた値と比較するための回路Ｃ３とをさらに含
み、前記回路Ｃ３は前記現在の値が以前にサンプリング
された値と異なっていれば前記ラッチＬ１にその現在の
値をラッチングさせる、請求項１０に記載の集積回路。 - 【請求項１２】 前記回路Ｃ１はプロセッサを含み、 前記回路Ｃ２は周辺装置を含み、 前記信号Ｓ１は割込信号である、請求項１０に記載の集
積回路。 - 【請求項１３】 前記回路Ｃ２は前記クロック信号につ
いて非同期である信号によってクロックされる、請求項
１０に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US049886 | 1993-04-20 | ||
| US08/049,886 US5420874A (en) | 1993-04-20 | 1993-04-20 | Testing of electrical circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324905A true JPH06324905A (ja) | 1994-11-25 |
Family
ID=21962261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6080260A Withdrawn JPH06324905A (ja) | 1993-04-20 | 1994-04-19 | 集積回路、および回路をテストするための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5420874A (ja) |
| EP (1) | EP0621490A3 (ja) |
| JP (1) | JPH06324905A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656953A (en) * | 1995-05-31 | 1997-08-12 | Texas Instruments Incorporated | Low overhead memory designs for IC terminals |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US20110219266A1 (en) * | 2010-03-04 | 2011-09-08 | Qualcomm Incorporated | System and Method of Testing an Error Correction Module |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3042811A (en) * | 1958-05-29 | 1962-07-03 | Ibm | Synchronized gated transistor trigger circuit |
| US3225301A (en) * | 1963-06-04 | 1965-12-21 | Control Data Corp | Pulse resynchronizing system for converting asynchronous, random length data signal into data signal synchronous with clock signal |
| US3304504A (en) * | 1964-12-14 | 1967-02-14 | Frank J Horlander | Gate generator synchronizer |
| US3764920A (en) * | 1972-06-15 | 1973-10-09 | Honeywell Inf Systems | Apparatus for sampling an asynchronous signal by a synchronous signal |
| JPS60124746A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | デ−タ処理装置 |
| KR910002236B1 (ko) * | 1986-08-04 | 1991-04-08 | 미쓰비시 뎅기 가부시끼가이샤 | 반도체집적회로장치 |
| US5097468A (en) * | 1988-05-03 | 1992-03-17 | Digital Equipment Corporation | Testing asynchronous processes |
| US5047658A (en) * | 1990-06-01 | 1991-09-10 | Ncr Corporation | High frequency asynchronous data synchronizer |
| US5166604A (en) * | 1990-11-13 | 1992-11-24 | Altera Corporation | Methods and apparatus for facilitating scan testing of asynchronous logic circuitry |
| US5128970A (en) * | 1990-12-20 | 1992-07-07 | Unisys Corporation | Non-return to zero synchronizer |
| US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
-
1993
- 1993-04-20 US US08/049,886 patent/US5420874A/en not_active Expired - Lifetime
-
1994
- 1994-03-25 EP EP94302175A patent/EP0621490A3/en not_active Withdrawn
- 1994-04-19 JP JP6080260A patent/JPH06324905A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5420874A (en) | 1995-05-30 |
| EP0621490A2 (en) | 1994-10-26 |
| EP0621490A3 (en) | 1995-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7698611B2 (en) | Functional frequency testing of integrated circuits | |
| US5606567A (en) | Delay testing of high-performance digital components by a slow-speed tester | |
| US6023179A (en) | Method of implementing a scan flip-flop using an edge-triggered staticized dynamic flip-flop | |
| EP1525488B1 (en) | Electronic circuit with asynchronously operating components | |
| JP2012521700A (ja) | スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路 | |
| US7543205B2 (en) | Control signal synchronization of a scannable storage circuit | |
| US6891399B2 (en) | Variable pulse width and pulse separation clock generator | |
| JPH06324905A (ja) | 集積回路、および回路をテストするための方法 | |
| JP2000009803A5 (ja) | ||
| US7152195B2 (en) | Scan test circuit | |
| US7962805B1 (en) | System and method for preventing a race condition | |
| US6748563B1 (en) | Method and apparatus for testing path delays in a high-speed boundary scan implementation | |
| US11879939B2 (en) | System and method for testing clocking systems in integrated circuits | |
| US6675331B1 (en) | Testable transparent latch and method for testing logic circuitry that includes a testable transparent latch | |
| JPH07198787A (ja) | スキャンフリップフロップ回路 | |
| EP1864379B1 (en) | Method for race prevention and a device having race prevention capabilities | |
| JPH0996663A (ja) | 周期発生装置 | |
| Jain et al. | At-speed testing of asynchronous reset de-assertion faults | |
| KR100492692B1 (ko) | 테스트 장치 | |
| JP2002350509A (ja) | 半導体装置 | |
| Nummer et al. | A DFT technique for testing high-speed circuits with arbitrarily slow testers | |
| JP3214611B2 (ja) | 半導体集積回路のテスト方法 | |
| Das et al. | Reset careabouts in a SoC design | |
| CN112583382A (zh) | 正反器 | |
| JP2002062338A (ja) | 電子装置およびその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |