JPH0996663A - 周期発生装置 - Google Patents
周期発生装置Info
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- JPH0996663A JPH0996663A JP7253349A JP25334995A JPH0996663A JP H0996663 A JPH0996663 A JP H0996663A JP 7253349 A JP7253349 A JP 7253349A JP 25334995 A JP25334995 A JP 25334995A JP H0996663 A JPH0996663 A JP H0996663A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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Abstract
S構造で構成するICで実現可能とする。 【解決手段】 高速動作を可能とするためにパイプライ
ンとして動作するシフトレジスタを設け、このシフトレ
ジスタを構成するフリップフロップの各前段に切替回路
を設け、この切替回路によって一致検出信号(周期信
号)が出力されている間だけフリップフロップを縦続接
続し、その縦続接続したフリップフロップのトリガ入力
端子に基準クロックを与えて確実にシフト動作させる。
Description
子(以下ICと称す)を試験するICテスタに用いられ
る周期発生装置に関する。
図中1はICテスタ、6は被試験ICを示す。ICテス
タ1は大別してタイミング発生器2、パターン発生器
3、波形生成器4、論理比較器5によって構成される。
タイミング発生器2はパターン発生器3に試験パターン
発生周期を規定する周期信号を出力する。パターン発生
器3はタイミング発生器2から与えられる周期信号に従
って試験パターンデータを出力し、この試験パターンデ
ータを波形生成器4に与え、この波形生成器4において
試験パターンデータに基ずいて、実波形を持つ試験パタ
ーン信号を生成し、この試験パターン信号を被試験IC
6に入力する。
に入力し、論理比較器5においてパターン発生器3から
出力される期待値データと比較し、応答出力信号が期待
値に対して不一致が発生すると不良個所有りと判定され
る。タイミング発生器2が出力する周期信号の周期はパ
ターン発生器3からタイミング発生器2に送られるタイ
ミングセットデータTSによって規定される。つまり、
タイミング発生器2はパターン発生器3が出力するタイ
ミングセットデータTSに従って周期が規定された周期
信号を出力し、この周期信号の周期に従ってパターン発
生器3は試験パターン信号を出力する。
周期発生装置10はタイミング発生器1の内部に設けら
れる。周期発生装置10は周期データを記憶した周期メ
モリ11と、基準クロックPCを計数するカウンタ12
と、このカウンタ12の計数値と周期メモリ11が出力
する周期データが一致することを検出する一致検出手段
13とによって構成することができる。
ットデータTSは周期メモリ11のアドレス端子に入力
され、各タイミングセットデータTSに対応した周期デ
ータを読出す。周期データは基準クロックPCの数に対
応する。ここで、基準クロックPCが例えば100MH
zの周波数であるものとすると、そのクロックの1個間
隔の周期は10Nsecとなる。従って周期メモリ11
から読出される周期データが例えば「2」であれば2×
10Nsecの周期データとなる。このようにして周期
メモリ11から読出される周期データの数値が周期(時
間)に変換される。
れる一致検出信号Jの一部をオア回路14を通じてカウ
ンタ12のロード入力端子LDに与える構成とした場合
を示す。従ってカウンタ12は一致検出手段13が一致
検出信号Jを出力する毎に初期化され、初期化と一致検
出が繰返されて図6Dに示す一致検出信号Jが周期信号
として出力される。
ニズムを説明するために、周期発生装置10の構成を簡
素化して説明した。現実には周期クロックLTを高速に
発生させなくてはならないから、タイミングセットデー
タTSをパターン発生器2から呼び出していたのでは高
速動作は不可能である。このため、従来より図7に示す
ように周期メモリ11の前後にパイプラインとして動作
するフリップフロップ列から成るシフトレジスタ18,
19を設け、このシフトレジスタ18,19にその段数
分だけ予めタイミングセットデータTSを格納させ、一
致検出信号Jが出力される毎に、シフトレジスタ18,
19を駆動し、タイミングセットデータTSを1段ずつ
歩進させ、高速で周期メモリ11をアクセスし、その読
出し出力を一致検出手段13に供給できるように構成し
ている。
C化する場合に、ICは回路構成をCMOS構造で構成
するのが最も作り易く、また消費電力を小さくできる利
点が得られる。従って一般にはCMOS構造でIC化す
るのが普通である。ところで、一致検出信号Jは図6D
に示すように基準クロックPCとは大きく位相を異にし
ている。このための一致検出信号Jによってシフトレジ
スタ18,19を駆動すると誤動作することになる。従
って一般には一致検出信号Jの発生期間に基準クロック
PCを打ち抜いて基準クロックPCと同位相の周期クロ
ックを生成する必要がある。
アンドゲートによって構成したリタイミング手段15を
設け、このリタイミング手段15で一致検出信号Jの発
生期間中に入力される基準クロックPCを打ち抜き、図
6Eに示す基準クロックPCに同期した周期クロックL
Tを生成し、この周期クロックLTをシフトレジスタ1
8と19に与え、シフトレジスタ18と19のシフト動
作を基準クロックPCに周期させて駆動するように構成
している。
装置の小型化と電力消費の低減化が要求されている。こ
の要求に対し、装置各部の回路をIC化する試みがなさ
れている。周期発生装置10をIC化する場合に、特に
リタイミング手段15において、一致検出信号Jの中央
のタイミングに基準クロックPCの位相を合致させるこ
とがむずかしくなる不都合が生じる。つまり、ICはC
MOS構造で作られるのが普通である。然し乍ら、CM
OS構造とした場合、その回路構造上、回路素子におけ
る遅延時間が大きいため、リタイミング手段15におい
て一致検出信号Jのほぼ中央に基準クロックPCの位相
を合致させるための遅延調整手段が得られない不都合が
生じる。
されるリタイミング手段15の一致検出信号Jの信号通
路側に図8に示すように遅延素子16を挿入した場合、
その最小遅延時間を持つ回路素子(インバータ、オアゲ
ート等)を用いたとしても、その遅延時間は10Nse
c(10×10-9sec)以上の遅延時間となる。基準
クロックPCが例えば100MHzであるものとする
と、その1周期は10Nsecとなる。よって遅延素子
16に10Nsecの遅延時間を与えると、一致検出信
号Jは図9Bに示すように基準クロックPCの1周期分
(10Nsec)遅延してリタイミング手段14に供給
されることになる。遅延素子16の遅延時間が10Ns
ecよりわずかでも長くなると、リタイミング手段15
では一致検出手段13から出力される一致検出信号Jと
基準クロックPCとの間の関係は図9Bに示すように一
致検出信号Jの中央で基準クロックPCを打ち抜くこと
ができない不都合が生じる。つまり、遅延時間τ1 が基
準クロックPCの1周期Tより長くなると、リタイミン
グ手段14からは図9Cに示すように2個の周期信号L
TとLT′が出力され、シフトレジスタ18と19が2
回シフト動作してしまうか又は周期クロックLTのパル
ス幅が狭くなることにより、シフトレジスタ18と19
を確実にシフト動作させることができなくなる不都合が
生じる。
とが考えられるが、遅延素子16を除去してしまった場
合には、一致検出信号Jの遅延時間τ2 が基準クロック
PCのパルス幅より短か過ぎるので、この場合にも図1
0に示すように2個の周期信号LTとLT′が発生して
しまう不都合がある。ここで図11に示すラッチ回路1
7を用いることが考えられる。然し乍らCMOS構造で
カウンタに、一致検出手段13、ラッチ回路17を構成
した場合、これらの回路素子を基準クロックPCの半周
期(パルス幅分)分の時間5Nsec内に動作を完了さ
せることはむずかしい。このラッチ回路17を用いる方
法で正常に動作させるには基準クロックPCの周期を長
くするしか方法はない。然し乍ら、基準クロックPCの
周期を長くすると、周期信号LTの発生周期の分解能が
遅くなるため、ICの試験周期の設定分解能が粗くなっ
てしまう不都合が生じる。
くすることなく、CMOS構造によっても安定に動作す
る周期発生装置を提案するものである。
ジスタ18と19を構成する各フリップフロップのトリ
ガ入力端子に基準クロックPCを直接供給する構成にす
ると共に、各フリップフロップの前段に切替回路を設
け、この切替回路により一致検出信号Jが出力されない
状態では各フリップフロップの出力を自己の入力端子に
帰還させる状態に制御し、一致検出信号が出力された状
態では前段のフリップフロップの出力を自己の入力端子
に供給する状態に制御する構成とし、一致検出信号の有
無に応じて切替回路を切替制御し、各フリップフロップ
を基準クロックPCに同期させて動作させるように構成
したものである。
一致検出手段13、ラッチ回路17の動作完了までの時
間が、基準クロックの1周期分の時間より短かければよ
いため、従来の基準クロックPCの半周期分の時間内に
動作を完了しなければならない場合と比較して時間の許
容範囲が倍となり、実現が可能となる。
期発生装置の実施例を示す。この発明ではシフトレジス
タ18と19の各フリップフロップFFの前段に図2に
示すように、切替回路MUXを設ける。切替回路MUX
の入力端子Aには自己のフリップフロップFFの出力信
号IA を供給し、入力端子Bには前段のフリップフロッ
プの出力信号IB を供給する。切替回路MUXの制御端
子ENには一致検出手段13から出力される一致検出信
号Jを供給し、切替回路MUXの出力端子Oを各フリッ
プフロップFFの入力端子Dに接続し、各フリップフロ
ップFFのトリガ入力端子CKには基準クロックPCを
入力する。
る一致検出信号Jの論理がL論理の状態では入力端子A
を出力端子Oに接続し、一致検出信号Jの論理がH論理
になると入力端子Bを出力端子Oに接続した状態に切替
られる。従って一致検出手段Bが一致を検出していない
状態では切替回路MUXは入力端子Aが出力端子Oに接
続され、この状態ではフリップフロップFFはトリガ入
力端子CKに基準クロックPCが入力されても自己の出
力を読込み、タイミングセットデータTS及び周期メモ
リ11から読出された周期データはシフトレジスタ18
及び19内をシフトしない。
出し、H論理を出力すると、切替回路MUXは入力端子
Bを出力端子Oに接続する状態に切替わるから、この状
態でフリップフロップFFのトリガ入力端子CKに基準
クロックPCが入力されると、この基準クロックPCの
立上りのタイミングで各フリップフロップFFは前段の
フリップフロップの出力を読み込む。従ってタイミング
セットデータTS及び周期メモリ11から読出された周
期データはフリップフロップFF間を1段ずつシフト
し、一致検出手段13に入力する周期データの状態を更
新する。
動作を説明するための波形図を示す。図3Aは基準クロ
ックPC、図3Bは一致検出信号J、図3Cはこの例で
はシフトレジスタ18の終段の出力を示す。この発明に
よれば基準クロックPCの一致を与えたパルスFの立上
りのタイミングから遅延時間τ1 後に一致検出信号Jが
出力されたとすると、その次のパルスの立上りのタイ
ミングでシフトレジスタ18と19がシフト動作し、シ
フトレジスタ18の終段から出力されるタイミングセッ
トデータTSが例えば#Fから#2に更新される。従っ
て一致検出信号Jの立上りのタイミングがパルスFの立
上りの直後から、パルスの立上りの直前までの約1周
期に近い範囲の何れにあっても次のパルスの立上りの
タイミングで一致検出信号JがH論理であれば、切替回
路MUXが入力端子がBに切替られているから、シフト
レジスタ18と19のシフト動作は確実に実行される。
然も各フリップフロップFFのトリガ入力端子CKに与
える基準クロックPCはパルス幅が削られることもない
から、シフトレジスタ18と19を安定に動作させるこ
とができる。
周期メモリ11の前段と後段のそれぞれに設けたシフト
レジスタ18と19を基準クロックで駆動し、一致検出
信号Jによって信号のシフト動作を制御する構成とした
から、一致検出信号Jの位相は基準クロックPCの位相
に近くても、或は1周期近く遅れても確実に動作させる
ことができる。つまり、一致検出信号Jの遅延許容幅を
広く採ることができる。従って特にカウンタ12と一致
検出手段13を遅延時間が大きいCMOS構造のICに
しても、カウンタ12と一致検出手段13の遅延時間を
加えた時間が、基準クロックPCの1周期よりわずかに
小さい時間の範囲にあればよいから、CMOS構造の回
路でもシフトレジスタ18と19を具備した構造の周期
発生装置10を実現することができる。
図。
ク図。
図。
図。
を説明するためのブロック図。
めの波形図。
図。
ング手段の構成を説明するための接続図。
めの波形図。
合を説明するための波形図。
図。
Claims (1)
- 【請求項1】 A.被試験ICに与える試験パターン信
号の周期を決定する周期発生装置において、 B.試験パターン発生器から出力されるタイミングセッ
トデータがアドレス信号として与えられ、このアドレス
信号によってアクセスされることにより周期データを出
力する周期メモリと、 C.この周期メモリに与えるタイミングセットデータを
任意段数分記憶し、周期信号の発生毎に順次1段ずつタ
イミングセットデータを歩進させるパイプラインを構成
するシフトレジスタと、 D.基準クロックを計数するカウンタと、 E.このカウンタの計数値と上記周期データメモリから
読出される周期データとを比較し、その一致を検出して
周期信号を出力する一致検出手段と、 F.上記シフトレジスタを構成するフリップフロップの
各前段に設けられ、上記一致検出手段が一致検出信号を
出力した状態で各前段側に記憶されているタイミングセ
ットデータを上記基準クロックに同期して次段のフリッ
プフロップに送り込む状態に切替られ、上記一致検出信
号が存在しない状態では上記各フリップフロップに記憶
したタイミングセットデータを自己の入力端子に帰還さ
せる状態に切替る切替手段と、によって構成したことを
特徴とする周期発生装置。
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- 1996-09-27 WO PCT/JP1996/002825 patent/WO1997012255A1/ja active IP Right Grant
- 1996-09-30 TW TW085111989A patent/TW305026B/zh not_active IP Right Cessation
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US5734662A (en) | 1998-03-31 |
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