JP2001339376A - 同期回路 - Google Patents
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- JP2001339376A JP2001339376A JP2000156288A JP2000156288A JP2001339376A JP 2001339376 A JP2001339376 A JP 2001339376A JP 2000156288 A JP2000156288 A JP 2000156288A JP 2000156288 A JP2000156288 A JP 2000156288A JP 2001339376 A JP2001339376 A JP 2001339376A
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- time
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Abstract
(57)【要約】
【課題】データを同期化するフリップフロップにおける
セットアップ時間違反およびホールド時間違反の発生を
自動的に回避できる同期回路を提供する。 【解決手段】 遅延回路１０を用いて入力データ信号Ｄ
Ｉを遅延させ、遅延させたデータ信号ＤＡ，ＤＢに対し
てそれぞれホールド時間分位相の早い信号ＤＡｈ，ＤＢ
ｈ、セットアップ時間分位相の遅い信号ＤＡｓ，ＤＢｓ
を生成し、クロックＣＬＫの立ち上がりエッジにおける
論理値の一致を見てホールド時間／セットアップ時間違
反を監視し、セットアップ時間／ホールド時間違反の可
能性がある場合にはこれを検出して、例えば遅延値の小
さい遅延データ信号ＤＡから遅延値の大きい遅延データ
信号ＤＢへのように位相の異なるデータ信号に切り替え
て同期化する。
セットアップ時間違反およびホールド時間違反の発生を
自動的に回避できる同期回路を提供する。 【解決手段】 遅延回路１０を用いて入力データ信号Ｄ
Ｉを遅延させ、遅延させたデータ信号ＤＡ，ＤＢに対し
てそれぞれホールド時間分位相の早い信号ＤＡｈ，ＤＢ
ｈ、セットアップ時間分位相の遅い信号ＤＡｓ，ＤＢｓ
を生成し、クロックＣＬＫの立ち上がりエッジにおける
論理値の一致を見てホールド時間／セットアップ時間違
反を監視し、セットアップ時間／ホールド時間違反の可
能性がある場合にはこれを検出して、例えば遅延値の小
さい遅延データ信号ＤＡから遅延値の大きい遅延データ
信号ＤＢへのように位相の異なるデータ信号に切り替え
て同期化する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期回路に関し、
特に、クロック信号に対するデータ信号のセットアップ
時間およびホールド時間の違反を自動的に回避すること
のできる同期回路に関する。
特に、クロック信号に対するデータ信号のセットアップ
時間およびホールド時間の違反を自動的に回避すること
のできる同期回路に関する。
【０００２】
【従来の技術】データ信号のみが与えられ、ＰＬＬ(Pha
se-locked loop) を用いてデータ信号から個々のデータ
を取り込むためのクロック信号を抽出する場合には、Ｐ
ＬＬでは、データの変化点であるデータエッジに位相同
期したクロックエッジを持つクロック信号を生成する。
生成されたクロック信号は、クロックエッジとデータエ
ッジとの位相の定常的なシフト量と、ジッタによる位相
ゆらぎとを持つ。
se-locked loop) を用いてデータ信号から個々のデータ
を取り込むためのクロック信号を抽出する場合には、Ｐ
ＬＬでは、データの変化点であるデータエッジに位相同
期したクロックエッジを持つクロック信号を生成する。
生成されたクロック信号は、クロックエッジとデータエ
ッジとの位相の定常的なシフト量と、ジッタによる位相
ゆらぎとを持つ。
【０００３】ＰＬＬのループゲインの変更や製造バラツ
キ、動作条件などにより生成したクロック信号の位相の
定常的シフト量およびジッタ量が変化するために、生成
したクロック信号により入力データ信号を取り込む入力
段の同期用フリップフロップ（以下、ＦＦと略す）にお
いて、セットアップ時間／ホールド時間違反が起きる可
能性が生じる。また、クロック信号を生成するＰＬＬと
同期用ＦＦとの配置が離れている場合には、ゲート遅延
や配線負荷による遅延などにより、同期用ＦＦにおける
クロック信号とデータ信号の位相関係がＰＬＬで生成し
たものとは異なってしまうために、これによっても同期
用ＦＦにおいてセットアップ時間／ホールド時間違反が
起きる可能性がある。
キ、動作条件などにより生成したクロック信号の位相の
定常的シフト量およびジッタ量が変化するために、生成
したクロック信号により入力データ信号を取り込む入力
段の同期用フリップフロップ（以下、ＦＦと略す）にお
いて、セットアップ時間／ホールド時間違反が起きる可
能性が生じる。また、クロック信号を生成するＰＬＬと
同期用ＦＦとの配置が離れている場合には、ゲート遅延
や配線負荷による遅延などにより、同期用ＦＦにおける
クロック信号とデータ信号の位相関係がＰＬＬで生成し
たものとは異なってしまうために、これによっても同期
用ＦＦにおいてセットアップ時間／ホールド時間違反が
起きる可能性がある。
【０００４】ＬＳＩへのデータ信号の入力段である同期
用ＦＦにおけるセットアップ時間／ホールド時間違反の
発生を防止するためには、データ信号とクロック信号と
の位相関係を検査し、クロック信号またはデータ信号の
いずれかの位相をセットアップ時間／ホールド時間違反
が発生しないように変化させればよい。
用ＦＦにおけるセットアップ時間／ホールド時間違反の
発生を防止するためには、データ信号とクロック信号と
の位相関係を検査し、クロック信号またはデータ信号の
いずれかの位相をセットアップ時間／ホールド時間違反
が発生しないように変化させればよい。
【０００５】図８は、特開平２−５６１１１号公報に記
載された第１の従来例の回路図である。クロック調整回
路７１にはクロック信号ＣＬＫと切り換えモード信号Ａ
ＤＪが入力され、ＡＤＪが論理値０のときにはＣＬＫが
同期用ＦＦ７２のクロック入力端に供給され、ＡＤＪが
論理値１のときにはＣＬＫの反転信号が同期用ＦＦ７２
のクロック入力端に供給される。外部から入力データ信
号ＤＩとクロック信号ＣＬＫの位相関係を観測して切り
換えモード信号ＡＤＪの論理値を操作することにより、
入力データ信号ＤＩに対してセットアップ時間／ホール
ド時間違反が発生しない信号を同期用ＦＦ７２のクロッ
ク入力端に与えることができる。
載された第１の従来例の回路図である。クロック調整回
路７１にはクロック信号ＣＬＫと切り換えモード信号Ａ
ＤＪが入力され、ＡＤＪが論理値０のときにはＣＬＫが
同期用ＦＦ７２のクロック入力端に供給され、ＡＤＪが
論理値１のときにはＣＬＫの反転信号が同期用ＦＦ７２
のクロック入力端に供給される。外部から入力データ信
号ＤＩとクロック信号ＣＬＫの位相関係を観測して切り
換えモード信号ＡＤＪの論理値を操作することにより、
入力データ信号ＤＩに対してセットアップ時間／ホール
ド時間違反が発生しない信号を同期用ＦＦ７２のクロッ
ク入力端に与えることができる。
【０００６】第１の従来例では、セットアップ時間およ
びホールド時間のいずれをも満足する位相関係に設定す
ることが可能であるが、クロック信号とデータ信号の位
相関係の適否の判断を自動で行うものではないので、デ
ータ取り込みのエラーレートや同期用ＦＦにおけるデー
タ信号とクロック信号の位相を観測して手動で設定せざ
るをえなかった。
びホールド時間のいずれをも満足する位相関係に設定す
ることが可能であるが、クロック信号とデータ信号の位
相関係の適否の判断を自動で行うものではないので、デ
ータ取り込みのエラーレートや同期用ＦＦにおけるデー
タ信号とクロック信号の位相を観測して手動で設定せざ
るをえなかった。
【０００７】図９は、特開平９−１０２７８０号公報に
記載された第２の従来例の回路図およびタイミング図で
ある。第２の従来例では、クロック信号の立ち上がりエ
ッジが予め設定された禁止期間に含まれるときにはこれ
を自動的に検出し、位相の異なるクロック信号に自動的
に切り換える。
記載された第２の従来例の回路図およびタイミング図で
ある。第２の従来例では、クロック信号の立ち上がりエ
ッジが予め設定された禁止期間に含まれるときにはこれ
を自動的に検出し、位相の異なるクロック信号に自動的
に切り換える。
【０００８】図９（ａ）において、クロック信号ＣＬＫ
は、これを遅延させた遅延クロックＣＬ１〜ＣＬ３とと
もにセレクタ８１に入力され、選択クロックＳＣＬが選
択される。データＤＩは、モノステーブルマルチバイブ
レータ（以下、ＭＳＭＶと略す）８２に入力され、図９
（ｂ）に示すように、ＭＳＭＶ８２でｔ１時間遅らせ、
ＭＳＭＶ８３でｔ２時間の幅を持ったパルスを生成して
ＦＦ８４に入力される。時間ｔ２は、同期用ＦＦ８６に
おけるデータ読み込みを禁止する禁止期間となるので、
選択クロックＳＣＬの立ち上がり変化点が禁止期間内に
入らないように制御される。例えば、選択クロックＳＣ
Ｌとして遅延クロックＣＬ１が選ばれており、時間ｔ２
の禁止期間内に選択クロックＳＣＬ（すなわち遅延クロ
ックＣＬ１）の立ち上がり変化点があるならば、ＦＦ８
４の出力が論理値１となり、カウンタ８５をカウントア
ップするので、セレクタ８１により次の遅延クロックＣ
Ｌ２が新たな選択クロックＳＣＬとして選択する。選択
クロックＳＣＬの立ち上がり変化点が禁止期間内にない
ならば、同期用ＦＦ８６でデータ信号が読み込まれて同
期化されたデータ信号ＤＯがＬＳＩの内部回路へ出力さ
れる。
は、これを遅延させた遅延クロックＣＬ１〜ＣＬ３とと
もにセレクタ８１に入力され、選択クロックＳＣＬが選
択される。データＤＩは、モノステーブルマルチバイブ
レータ（以下、ＭＳＭＶと略す）８２に入力され、図９
（ｂ）に示すように、ＭＳＭＶ８２でｔ１時間遅らせ、
ＭＳＭＶ８３でｔ２時間の幅を持ったパルスを生成して
ＦＦ８４に入力される。時間ｔ２は、同期用ＦＦ８６に
おけるデータ読み込みを禁止する禁止期間となるので、
選択クロックＳＣＬの立ち上がり変化点が禁止期間内に
入らないように制御される。例えば、選択クロックＳＣ
Ｌとして遅延クロックＣＬ１が選ばれており、時間ｔ２
の禁止期間内に選択クロックＳＣＬ（すなわち遅延クロ
ックＣＬ１）の立ち上がり変化点があるならば、ＦＦ８
４の出力が論理値１となり、カウンタ８５をカウントア
ップするので、セレクタ８１により次の遅延クロックＣ
Ｌ２が新たな選択クロックＳＣＬとして選択する。選択
クロックＳＣＬの立ち上がり変化点が禁止期間内にない
ならば、同期用ＦＦ８６でデータ信号が読み込まれて同
期化されたデータ信号ＤＯがＬＳＩの内部回路へ出力さ
れる。
【０００９】
【発明が解決しようとする課題】第１の従来例では、ク
ロック、データの位相関係の適否の判断を自動で行うも
のではないので、セットアップ時間／ホールド時間違反
が生じない位相関係に手動で設定しなければならないた
めに煩雑な作業を必要とし、また、データの位相に変動
が生じた場合には対応できないという問題点があった。
ロック、データの位相関係の適否の判断を自動で行うも
のではないので、セットアップ時間／ホールド時間違反
が生じない位相関係に手動で設定しなければならないた
めに煩雑な作業を必要とし、また、データの位相に変動
が生じた場合には対応できないという問題点があった。
【００１０】また、第２の従来例では、セットアップ時
間を満たすように自動的にクロックの位相を変更する点
において、第１の従来例の問題点を部分的には解決して
いるものの、ホールド時間違反については検出できず、
また、セットアップ時間違反であっても違反を検出しな
い不感時間ｔ１が存在するという問題点があった。
間を満たすように自動的にクロックの位相を変更する点
において、第１の従来例の問題点を部分的には解決して
いるものの、ホールド時間違反については検出できず、
また、セットアップ時間違反であっても違反を検出しな
い不感時間ｔ１が存在するという問題点があった。
【００１１】本発明の目的は、クロック信号に対するデ
ータ信号のセットアップ時間およびホールド時間違反を
自動的に精度よく検出し、違反を回避することのできる
同期回路を提供することにある。
ータ信号のセットアップ時間およびホールド時間違反を
自動的に精度よく検出し、違反を回避することのできる
同期回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１の発明の同
期回路は、入力データ信号を遅延させ第１の遅延データ
信号と、該第１の遅延データ信号より第１の所定時間だ
け遅延量が大きい第１の後行データ信号と、前記第１の
遅延データ信号より第２の所定時間だけ遅延量が小さい
第１の先行データ信号と、前記第１の遅延データ信号よ
り第３の所定時間だけ遅延量が大きい第２の遅延データ
信号と、該第２の遅延データ信号より前記第１の所定時
間だけ遅延量が大きい第２の後行データ信号と、前記第
２の遅延データ信号より前記第２の所定時間だけ遅延量
が小さい第２の先行データ信号とを出力する遅延データ
生成部と、クロック信号の立ち上がり時に前記第１の後
行データ信号と前記第１の先行データ信号との論理の不
一致を検出したときには選択信号を第１の論理状態とし
て出力し、前記クロック信号の立ち上がり時に前記第２
の後行データ信号と前記第２の先行データ信号との論理
の不一致を検出したときには前記選択信号を第２の論理
状態として出力する違反検出部と、前記第１の遅延デー
タ信号と前記第２の遅延データ信号とを入力し前記選択
信号が第１の論理状態のときには選択データ信号として
第１の遅延データ信号を選択し前記選択信号が第２の論
理状態のときには選択データ信号として第２の遅延デー
タ信号を選択するセレクタと、前記選択データ信号を前
記クロック信号の立ち上がりに同期して読み込み同期デ
ータ信号として出力する同期用フリップフロップとを有
する同期データ生成部とを備え、前記第１の所定時間が
前記同期用フリップフロップのセットアップ時間以上で
あり、前記第２の所定時間が前記同期用フリップフロッ
プのホールド時間以上であり、前記第１の所定時間と前
記第２の所定時間とを加算した値である禁止時間が前記
第３の所定時間よりも小であり且つ前記禁止時間が前記
クロック信号の周期時間から前記第３の所定時間を減算
した値よりも小となるように設定されている。
期回路は、入力データ信号を遅延させ第１の遅延データ
信号と、該第１の遅延データ信号より第１の所定時間だ
け遅延量が大きい第１の後行データ信号と、前記第１の
遅延データ信号より第２の所定時間だけ遅延量が小さい
第１の先行データ信号と、前記第１の遅延データ信号よ
り第３の所定時間だけ遅延量が大きい第２の遅延データ
信号と、該第２の遅延データ信号より前記第１の所定時
間だけ遅延量が大きい第２の後行データ信号と、前記第
２の遅延データ信号より前記第２の所定時間だけ遅延量
が小さい第２の先行データ信号とを出力する遅延データ
生成部と、クロック信号の立ち上がり時に前記第１の後
行データ信号と前記第１の先行データ信号との論理の不
一致を検出したときには選択信号を第１の論理状態とし
て出力し、前記クロック信号の立ち上がり時に前記第２
の後行データ信号と前記第２の先行データ信号との論理
の不一致を検出したときには前記選択信号を第２の論理
状態として出力する違反検出部と、前記第１の遅延デー
タ信号と前記第２の遅延データ信号とを入力し前記選択
信号が第１の論理状態のときには選択データ信号として
第１の遅延データ信号を選択し前記選択信号が第２の論
理状態のときには選択データ信号として第２の遅延デー
タ信号を選択するセレクタと、前記選択データ信号を前
記クロック信号の立ち上がりに同期して読み込み同期デ
ータ信号として出力する同期用フリップフロップとを有
する同期データ生成部とを備え、前記第１の所定時間が
前記同期用フリップフロップのセットアップ時間以上で
あり、前記第２の所定時間が前記同期用フリップフロッ
プのホールド時間以上であり、前記第１の所定時間と前
記第２の所定時間とを加算した値である禁止時間が前記
第３の所定時間よりも小であり且つ前記禁止時間が前記
クロック信号の周期時間から前記第３の所定時間を減算
した値よりも小となるように設定されている。
【００１３】前記違反検出部が、前記第１の後行データ
信号と前記第１の先行データ信号との論理値が一致した
ときに論理値１を出力する第１のＥＮＯＲ回路と、前記
第２の後行データ信号と前記第２の先行データ信号との
論理値が一致したときに論理値１を出力する第２のＥＮ
ＯＲ回路と、クロック信号の立ち上がりに同期して前記
第１のＥＮＯＲ回路の出力を読み込む第１の違反検出用
フリップフロップと、前記クロック信号の立ち上がりに
同期して前記第２のＥＮＯＲ回路の出力を読み込む第２
の違反検出用フリップフロップと、前記第１の違反検出
用フリップフロップの出力の反転信号をセット入力端に
入力し前記第２の違反検出用フリップフロップの出力の
反転信号をリセット入力端に入力して前記選択信号を出
力するリセットセットラッチ回路とを備えて構成され、
特に、前記第１の所定時間が、前記同期用フリップフロ
ップのセットアップ時間に略等しい時間であり、前記第
２の所定時間が、前記同期用フリップフロップのホール
ド時間に略等しい時間であるように設定されるか、また
は、特に、前記第１の所定時間が、前記同期用フリップ
フロップのセットアップ時間と前記第１または第２の違
反検出用フリップフロップのホールド時間とを加算した
時間に略等しい時間であり、前記第２の所定時間が前記
同期用フリップフロップのホールド時間と前記第１また
は第２の違反検出用フリップフロップのセットアップ時
間とを加算した時間に略等しい時間であるように設定さ
れてもよい。
信号と前記第１の先行データ信号との論理値が一致した
ときに論理値１を出力する第１のＥＮＯＲ回路と、前記
第２の後行データ信号と前記第２の先行データ信号との
論理値が一致したときに論理値１を出力する第２のＥＮ
ＯＲ回路と、クロック信号の立ち上がりに同期して前記
第１のＥＮＯＲ回路の出力を読み込む第１の違反検出用
フリップフロップと、前記クロック信号の立ち上がりに
同期して前記第２のＥＮＯＲ回路の出力を読み込む第２
の違反検出用フリップフロップと、前記第１の違反検出
用フリップフロップの出力の反転信号をセット入力端に
入力し前記第２の違反検出用フリップフロップの出力の
反転信号をリセット入力端に入力して前記選択信号を出
力するリセットセットラッチ回路とを備えて構成され、
特に、前記第１の所定時間が、前記同期用フリップフロ
ップのセットアップ時間に略等しい時間であり、前記第
２の所定時間が、前記同期用フリップフロップのホール
ド時間に略等しい時間であるように設定されるか、また
は、特に、前記第１の所定時間が、前記同期用フリップ
フロップのセットアップ時間と前記第１または第２の違
反検出用フリップフロップのホールド時間とを加算した
時間に略等しい時間であり、前記第２の所定時間が前記
同期用フリップフロップのホールド時間と前記第１また
は第２の違反検出用フリップフロップのセットアップ時
間とを加算した時間に略等しい時間であるように設定さ
れてもよい。
【００１４】または、前記違反検出部が、前記第１の後
行データ信号と前記第１の先行データ信号との論理値が
不一致のときに論理値１を出力する第１のＥＯＲ回路
と、前記第２の後行データ信号と前記第２の先行データ
信号との論理値が不一致のときに論理値１を出力する第
２のＥＯＲ回路と、クロック信号の立ち上がりに同期し
て前記第１のＥＯＲ回路の出力を読み込む第１の違反検
出用フリップフロップと、前記クロック信号の立ち上が
りに同期して前記第２のＥＯＲ回路の出力を読み込む第
２の違反検出用フリップフロップと、前記第１の違反検
出用フリップフロップの出力をセット入力端に入力し前
記第２の違反検出用フリップフロップの出力をリセット
入力端に入力して前記選択信号を出力するリセットセッ
トラッチ回路とを備えて構成され、特に、前記第１の所
定時間が、前記同期用フリップフロップのセットアップ
時間に略等しい時間であり、前記第２の所定時間が、前
記同期用フリップフロップのホールド時間に略等しい時
間であるように設定されるか、または、特に、前記第１
の所定時間が、前記同期用フリップフロップのセットア
ップ時間と前記第１または第２の違反検出用フリップフ
ロップのホールド時間とを加算した時間に略等しい時間
であり、前記第２の所定時間が前記同期用フリップフロ
ップのホールド時間と前記第１または第２の違反検出用
フリップフロップのセットアップ時間とを加算した時間
に略等しい時間であるように設定されてもよい。
行データ信号と前記第１の先行データ信号との論理値が
不一致のときに論理値１を出力する第１のＥＯＲ回路
と、前記第２の後行データ信号と前記第２の先行データ
信号との論理値が不一致のときに論理値１を出力する第
２のＥＯＲ回路と、クロック信号の立ち上がりに同期し
て前記第１のＥＯＲ回路の出力を読み込む第１の違反検
出用フリップフロップと、前記クロック信号の立ち上が
りに同期して前記第２のＥＯＲ回路の出力を読み込む第
２の違反検出用フリップフロップと、前記第１の違反検
出用フリップフロップの出力をセット入力端に入力し前
記第２の違反検出用フリップフロップの出力をリセット
入力端に入力して前記選択信号を出力するリセットセッ
トラッチ回路とを備えて構成され、特に、前記第１の所
定時間が、前記同期用フリップフロップのセットアップ
時間に略等しい時間であり、前記第２の所定時間が、前
記同期用フリップフロップのホールド時間に略等しい時
間であるように設定されるか、または、特に、前記第１
の所定時間が、前記同期用フリップフロップのセットア
ップ時間と前記第１または第２の違反検出用フリップフ
ロップのホールド時間とを加算した時間に略等しい時間
であり、前記第２の所定時間が前記同期用フリップフロ
ップのホールド時間と前記第１または第２の違反検出用
フリップフロップのセットアップ時間とを加算した時間
に略等しい時間であるように設定されてもよい。
【００１５】第２の発明の同期回路は、入力データ信号
をそれぞれ異なる時間遅延させたｎ（ｎは正整数）個の
遅延データ信号と、前記ｎ個の遅延データ信号のそれぞ
れに対応させて、遅延データ信号よりも第１の所定時間
だけ遅延量が大きいｎ個の後行データ信号と、遅延デー
タ信号より第２の所定時間だけ遅延量が小さいｎ個の先
行データ信号とを生成して出力する遅延データ生成部
と、前記ｎ個の後行データ信号から１個を選択して出力
する第１のセレクタと、前記ｎ個の先行データ信号から
１個を選択して出力する第２のセレクタと、前記第１の
セレクタの出力論理値と前記第２のセレクタの出力論理
値とが異なるときに論理値１を出力するＥＯＲ回路と、
該ＥＯＲ回路の出力をクロック信号の立ち上がりに同期
して読み込む違反検出用フリップフロップと、該違反検
出用フリップフロップの出力が論理値０から論理値が１
に変化する毎にカウント値をインクリメントするととも
に前記カウント値をｍビット（ｍ≧ｌｏｇ2（ｎ）の整
数）の選択信号として出力するカウンタとを有する違反
検出部と、前記ｎ個の遅延データ信号から１個を選択し
て選択データ信号として出力する第３のセレクタと、前
記選択データ信号を前記クロック信号の立ち上がりに同
期して読み込み同期データ信号として出力する同期用フ
リップフロップとを有する同期データ生成部とを備え、
前記カウンタの出力の前記選択信号により前記第３のセ
レクタで前記選択データ信号に選択される遅延データ信
号に対応する後行データ信号および先行データ信号を前
記第１のセレクタおよび前記第２のセレクタで選択さ
れ、前記第１の所定時間が前記同期用フリップフロップ
のセットアップ時間以上であり、前記第２の所定時間が
前記同期用フリップフロップのホールド時間以上であ
り、前記第１の所定時間と前記第２の所定時間とを加算
してｎ倍した値が前記クロック信号の周期時間より小と
なるように設定されている。特に、前記第１の所定時間
が、前記同期用フリップフロップのセットアップ時間に
略等しい時間であり、前記第２の所定時間が、前記同期
用フリップフロップのホールド時間に略等しい時間であ
るように設定されてもよい。または、特に、前記第１の
所定時間が、前記同期用フリップフロップのセットアッ
プ時間と前記違反検出用フリップフロップのホールド時
間とを加算した時間に略等しい時間であり、前記第２の
所定時間が前記同期用フリップフロップのホールド時間
と前記違反検出用フリップフロップのセットアップ時間
とを加算した時間に略等しい時間であるように設定され
てもよい。
をそれぞれ異なる時間遅延させたｎ（ｎは正整数）個の
遅延データ信号と、前記ｎ個の遅延データ信号のそれぞ
れに対応させて、遅延データ信号よりも第１の所定時間
だけ遅延量が大きいｎ個の後行データ信号と、遅延デー
タ信号より第２の所定時間だけ遅延量が小さいｎ個の先
行データ信号とを生成して出力する遅延データ生成部
と、前記ｎ個の後行データ信号から１個を選択して出力
する第１のセレクタと、前記ｎ個の先行データ信号から
１個を選択して出力する第２のセレクタと、前記第１の
セレクタの出力論理値と前記第２のセレクタの出力論理
値とが異なるときに論理値１を出力するＥＯＲ回路と、
該ＥＯＲ回路の出力をクロック信号の立ち上がりに同期
して読み込む違反検出用フリップフロップと、該違反検
出用フリップフロップの出力が論理値０から論理値が１
に変化する毎にカウント値をインクリメントするととも
に前記カウント値をｍビット（ｍ≧ｌｏｇ2（ｎ）の整
数）の選択信号として出力するカウンタとを有する違反
検出部と、前記ｎ個の遅延データ信号から１個を選択し
て選択データ信号として出力する第３のセレクタと、前
記選択データ信号を前記クロック信号の立ち上がりに同
期して読み込み同期データ信号として出力する同期用フ
リップフロップとを有する同期データ生成部とを備え、
前記カウンタの出力の前記選択信号により前記第３のセ
レクタで前記選択データ信号に選択される遅延データ信
号に対応する後行データ信号および先行データ信号を前
記第１のセレクタおよび前記第２のセレクタで選択さ
れ、前記第１の所定時間が前記同期用フリップフロップ
のセットアップ時間以上であり、前記第２の所定時間が
前記同期用フリップフロップのホールド時間以上であ
り、前記第１の所定時間と前記第２の所定時間とを加算
してｎ倍した値が前記クロック信号の周期時間より小と
なるように設定されている。特に、前記第１の所定時間
が、前記同期用フリップフロップのセットアップ時間に
略等しい時間であり、前記第２の所定時間が、前記同期
用フリップフロップのホールド時間に略等しい時間であ
るように設定されてもよい。または、特に、前記第１の
所定時間が、前記同期用フリップフロップのセットアッ
プ時間と前記違反検出用フリップフロップのホールド時
間とを加算した時間に略等しい時間であり、前記第２の
所定時間が前記同期用フリップフロップのホールド時間
と前記違反検出用フリップフロップのセットアップ時間
とを加算した時間に略等しい時間であるように設定され
てもよい。
【００１６】第３の発明の同期回路は、入力データ信号
を遅延させ遅延データ信号と、該遅延データ信号より第
１の所定時間だけ遅延量が大きい後行データ信号と、前
記遅延データ信号より第２の所定時間だけ遅延量が小さ
い先行データ信号とを出力する遅延データ生成部と、前
記後行データ信号と前記先行データ信号との論理値が不
一致であるときに論理値１を出力するＥＯＲ回路と、選
択クロック信号の立ち上がりに同期して前記ＥＯＲ回路
の出力を読み込む第１の違反検出用フリップフロップ
と、自身の出力である選択信号の反転信号を前記第１の
違反検出用フリップフロップの出力の立ち上がりに同期
して読み込む第２の違反検出用フリップフロップとを備
える違反検出部と、クロック信号とその反転信号とを入
力し前記選択信号の論理値に基づいて一方を前記選択ク
ロック信号として出力するセレクタと、前記遅延データ
信号を前記選択クロック信号の立ち上がりに同期して読
み込み同期データ信号として出力する同期用フリップフ
ロップとを有する同期データ生成部とを備え、前記第１
の所定時間が前記同期用フリップフロップのセットアッ
プ時間以上であり、前記第２の所定時間が前記同期用フ
リップフロップのホールド時間以上であり、前記第１の
所定時間と前記第２の所定時間とを加算した値が前記ク
ロック信号の周期時間の半分よりも小であるように設定
されて構成されている。特に、前記第１の所定時間が、
前記同期用フリップフロップのセットアップ時間に略等
しい時間であり、前記第２の所定時間が、前記同期用フ
リップフロップのホールド時間に略等しい時間であるよ
うに設定されてもよい。または、特に、前記第１の所定
時間が、前記同期用フリップフロップのセットアップ時
間と前記第１の違反検出用フリップフロップのホールド
時間とを加算した時間に略等しい時間であり、前記第２
の所定時間が前記同期用フリップフロップのホールド時
間と前記第１の違反検出用フリップフロップのセットア
ップ時間とを加算した時間に略等しい時間であるように
設定されてもよい。
を遅延させ遅延データ信号と、該遅延データ信号より第
１の所定時間だけ遅延量が大きい後行データ信号と、前
記遅延データ信号より第２の所定時間だけ遅延量が小さ
い先行データ信号とを出力する遅延データ生成部と、前
記後行データ信号と前記先行データ信号との論理値が不
一致であるときに論理値１を出力するＥＯＲ回路と、選
択クロック信号の立ち上がりに同期して前記ＥＯＲ回路
の出力を読み込む第１の違反検出用フリップフロップ
と、自身の出力である選択信号の反転信号を前記第１の
違反検出用フリップフロップの出力の立ち上がりに同期
して読み込む第２の違反検出用フリップフロップとを備
える違反検出部と、クロック信号とその反転信号とを入
力し前記選択信号の論理値に基づいて一方を前記選択ク
ロック信号として出力するセレクタと、前記遅延データ
信号を前記選択クロック信号の立ち上がりに同期して読
み込み同期データ信号として出力する同期用フリップフ
ロップとを有する同期データ生成部とを備え、前記第１
の所定時間が前記同期用フリップフロップのセットアッ
プ時間以上であり、前記第２の所定時間が前記同期用フ
リップフロップのホールド時間以上であり、前記第１の
所定時間と前記第２の所定時間とを加算した値が前記ク
ロック信号の周期時間の半分よりも小であるように設定
されて構成されている。特に、前記第１の所定時間が、
前記同期用フリップフロップのセットアップ時間に略等
しい時間であり、前記第２の所定時間が、前記同期用フ
リップフロップのホールド時間に略等しい時間であるよ
うに設定されてもよい。または、特に、前記第１の所定
時間が、前記同期用フリップフロップのセットアップ時
間と前記第１の違反検出用フリップフロップのホールド
時間とを加算した時間に略等しい時間であり、前記第２
の所定時間が前記同期用フリップフロップのホールド時
間と前記第１の違反検出用フリップフロップのセットア
ップ時間とを加算した時間に略等しい時間であるように
設定されてもよい。
【００１７】
【発明の実施の形態】図１は、本発明の第１の実施の形
態に関わる第１の実施例の回路図である。同期回路１
は、遅延回路１０を含む遅延データ生成部２と、遅延デ
ータ生成部からの各信号に基づいてセットアップ時間／
ホールド時間違反の可能性がある場合を検出する違反検
出部３と、同期用ＦＦのセットアップ時間／ホールド時
間違反を回避して同期データを生成する同期データ生成
部４とを有している。
態に関わる第１の実施例の回路図である。同期回路１
は、遅延回路１０を含む遅延データ生成部２と、遅延デ
ータ生成部からの各信号に基づいてセットアップ時間／
ホールド時間違反の可能性がある場合を検出する違反検
出部３と、同期用ＦＦのセットアップ時間／ホールド時
間違反を回避して同期データを生成する同期データ生成
部４とを有している。
【００１８】遅延データ生成部２は、入力データ信号Ｄ
Ｉを遅延させ、第１の遅延データ信号ＤＡと、第１の遅
延データ信号より第１の所定時間ｓ１だけ遅延量が大き
い第１の後行データ信号ＤＡｓと、第１の遅延データ信
号ＤＡより第２の所定時間ｈ１だけ遅延量が小さい第１
の先行データ信号ＤＡｈと、第１の遅延データ信号ＤＡ
より第３の所定時間Ｔ０だけ遅延量が大きい第２の遅延
データ信号ＤＢと、ＤＢより第１の所定時間ｓ１だけ遅
延量が大きい第２の後行データ信号ＤＢｓと、第２の遅
延データ信号ＤＢより第２の所定時間ｈ１だけ遅延量が
小さい第２の先行データ信号ＤＢｈとを出力する。
Ｉを遅延させ、第１の遅延データ信号ＤＡと、第１の遅
延データ信号より第１の所定時間ｓ１だけ遅延量が大き
い第１の後行データ信号ＤＡｓと、第１の遅延データ信
号ＤＡより第２の所定時間ｈ１だけ遅延量が小さい第１
の先行データ信号ＤＡｈと、第１の遅延データ信号ＤＡ
より第３の所定時間Ｔ０だけ遅延量が大きい第２の遅延
データ信号ＤＢと、ＤＢより第１の所定時間ｓ１だけ遅
延量が大きい第２の後行データ信号ＤＢｓと、第２の遅
延データ信号ＤＢより第２の所定時間ｈ１だけ遅延量が
小さい第２の先行データ信号ＤＢｈとを出力する。
【００１９】違反検出部３は、クロック信号ＣＬＫの立
ち上がり時に第１の後行データ信号ＤＡｓと前記第１の
先行データ信号ＤＡｈとの論理の不一致を検出したとき
には選択信号を第１の論理状態として出力し、前記クロ
ック信号の立ち上がり時に前記第２の後行データ信号と
前記第２の先行データ信号との論理の不一致を検出した
ときには前記選択信号を第２の論理状態として出力す
る。
ち上がり時に第１の後行データ信号ＤＡｓと前記第１の
先行データ信号ＤＡｈとの論理の不一致を検出したとき
には選択信号を第１の論理状態として出力し、前記クロ
ック信号の立ち上がり時に前記第２の後行データ信号と
前記第２の先行データ信号との論理の不一致を検出した
ときには前記選択信号を第２の論理状態として出力す
る。
【００２０】違反検出部３は、具体的には、第１の後行
データ信号ＤＡｓと第１の先行データ信号ＤＡｈとの論
理値が一致したときに論理値１を出力する第１のＥＮＯ
Ｒ回路１１と、第２の後行データ信号ＤＢｓと第２の先
行データ信号ＤＢｈとの論理値が一致したときに論理値
１を出力する第２のＥＮＯＲ回路１２と、クロック信号
ＣＬＫの立ち上がりに同期して第１のＥＮＯＲ回路１１
の出力を読み込む第１の違反検出用ＦＦ１３と、クロッ
ク信号の立ち上がりに同期して第２のＥＮＯＲ回路１２
の出力を読み込む第２の違反検出用ＦＦ１４と、第１の
違反検出用ＦＦ１３の出力の反転信号をセット入力端に
入力し、第２の違反検出用ＦＦ１４の出力の反転信号を
リセット入力端に入力し、選択信号ＳＥＬを出力するリ
セットセットラッチ回路１５とを有している。
データ信号ＤＡｓと第１の先行データ信号ＤＡｈとの論
理値が一致したときに論理値１を出力する第１のＥＮＯ
Ｒ回路１１と、第２の後行データ信号ＤＢｓと第２の先
行データ信号ＤＢｈとの論理値が一致したときに論理値
１を出力する第２のＥＮＯＲ回路１２と、クロック信号
ＣＬＫの立ち上がりに同期して第１のＥＮＯＲ回路１１
の出力を読み込む第１の違反検出用ＦＦ１３と、クロッ
ク信号の立ち上がりに同期して第２のＥＮＯＲ回路１２
の出力を読み込む第２の違反検出用ＦＦ１４と、第１の
違反検出用ＦＦ１３の出力の反転信号をセット入力端に
入力し、第２の違反検出用ＦＦ１４の出力の反転信号を
リセット入力端に入力し、選択信号ＳＥＬを出力するリ
セットセットラッチ回路１５とを有している。
【００２１】同期データ部４は、第１の遅延データ信号
ＤＡと第２の遅延データ信号ＤＢとを入力し、選択信号
が第１の論理状態として論理値１であるときには、選択
データ信号ＳＤとして第２の遅延データ信号ＤＢを選択
し、選択信号ＳＥＬが第２の論理状態の論理値０である
ときには、選択データ信号ＳＤとして第１の遅延データ
信号ＤＡを選択するセレクタ１６と、選択データ信号Ｓ
Ｄをクロック信号ＣＬＫの立ち上がりに同期して読み込
んで同期データ信号ＤＯとして出力する同期用ＦＦ１７
とを有している。
ＤＡと第２の遅延データ信号ＤＢとを入力し、選択信号
が第１の論理状態として論理値１であるときには、選択
データ信号ＳＤとして第２の遅延データ信号ＤＢを選択
し、選択信号ＳＥＬが第２の論理状態の論理値０である
ときには、選択データ信号ＳＤとして第１の遅延データ
信号ＤＡを選択するセレクタ１６と、選択データ信号Ｓ
Ｄをクロック信号ＣＬＫの立ち上がりに同期して読み込
んで同期データ信号ＤＯとして出力する同期用ＦＦ１７
とを有している。
【００２２】図２は、遅延データ生成部２からの各遅延
信号の位相関係を示す図である。図２（ａ）を参照する
と、遅延データ生成部２内の遅延データ回路１０は、遅
延素子１８を縦列接続し、第１の先行データ信号ＤＡ
ｈ、第１の遅延データ信号ＤＡ、第１の後行データ信号
ＤＡｓ、第２の先行データ信号ＤＢｈ、第２の遅延デー
タ信号ＤＢおよび第２の後行データ信号ＤＢｓのそれぞ
れの取り出し端が、遅延回路１０の中間の所定位置に設
けられている。図２（ｂ）に示すクロック信号ＣＬＫ
は、入力データ信号ＤＩのデータ変化点の抽出により、
入力データ信号ＤＩの１データ分の時間がクロック信号
ＣＬＫの周期時間Ｔに等しくなるように、ＰＬＬにより
生成されているものとする。図２（ａ）において遅延回
路１０のＤＩ入力端に入力データＤＩが入力されると、
時間の経過にしたがって入力データ信号ＤＩが遅延され
て、図２（ｃ）に示すように、先ず遅延回路１０のＤＡ
ｈ出力端から第１の先行データ信号ＤＡｈとして出力さ
れ、さらに第２の所定時間ｈ１の経過後にＤＡ出力端か
ら第１の遅延データ信号ＤＡとして出力され、さらに第
１の所定時間ｓ１の経過後にＤＡｓ出力端から第１の後
行データ信号ＤＡｓとして出力される。また、遅延され
た入力データ信号ＤＩは、第１の後行データ信号ＤＡｓ
の出力から（Ｔ０−（ｈ１＋ｓ１））時間後にＤＢｈ出
力端から第２の先行データ信号ＤＢｈとして出力され、
さらに第２の所定時間ｈ１の経過後にＤＢ出力端から第
２の遅延データ信号ＤＢとして出力され、さらに第１の
所定時間ｓ１の経過後にＤＢｓ出力端から第２の後行デ
ータ信号ＤＢｓとして出力される。
信号の位相関係を示す図である。図２（ａ）を参照する
と、遅延データ生成部２内の遅延データ回路１０は、遅
延素子１８を縦列接続し、第１の先行データ信号ＤＡ
ｈ、第１の遅延データ信号ＤＡ、第１の後行データ信号
ＤＡｓ、第２の先行データ信号ＤＢｈ、第２の遅延デー
タ信号ＤＢおよび第２の後行データ信号ＤＢｓのそれぞ
れの取り出し端が、遅延回路１０の中間の所定位置に設
けられている。図２（ｂ）に示すクロック信号ＣＬＫ
は、入力データ信号ＤＩのデータ変化点の抽出により、
入力データ信号ＤＩの１データ分の時間がクロック信号
ＣＬＫの周期時間Ｔに等しくなるように、ＰＬＬにより
生成されているものとする。図２（ａ）において遅延回
路１０のＤＩ入力端に入力データＤＩが入力されると、
時間の経過にしたがって入力データ信号ＤＩが遅延され
て、図２（ｃ）に示すように、先ず遅延回路１０のＤＡ
ｈ出力端から第１の先行データ信号ＤＡｈとして出力さ
れ、さらに第２の所定時間ｈ１の経過後にＤＡ出力端か
ら第１の遅延データ信号ＤＡとして出力され、さらに第
１の所定時間ｓ１の経過後にＤＡｓ出力端から第１の後
行データ信号ＤＡｓとして出力される。また、遅延され
た入力データ信号ＤＩは、第１の後行データ信号ＤＡｓ
の出力から（Ｔ０−（ｈ１＋ｓ１））時間後にＤＢｈ出
力端から第２の先行データ信号ＤＢｈとして出力され、
さらに第２の所定時間ｈ１の経過後にＤＢ出力端から第
２の遅延データ信号ＤＢとして出力され、さらに第１の
所定時間ｓ１の経過後にＤＢｓ出力端から第２の後行デ
ータ信号ＤＢｓとして出力される。
【００２３】図３は、図１の第１の実施例の動作タイミ
ング図である。最初にリセット信号ＲＳにより、第１の
違反検出用ＦＦ１３は論理値１（ハイレベル）出力と
し、第２の違反検出用ＦＦ１４は論理値０（ローレベ
ル）出力とする。セットリセットラッチ１５の出力は論
理値０であり、セレクタ１６は選択データ信号ＳＤとし
て第１の遅延データ信号ＤＡを選択しているとする。す
なわち、この初期状態においては、同期用ＦＦ１７で
は、データ入力端に第１の遅延データ信号ＤＡが入力さ
れ、クロック信号ＣＬＫで同期化されて同期データ信号
ＤＯとして出力されている。
ング図である。最初にリセット信号ＲＳにより、第１の
違反検出用ＦＦ１３は論理値１（ハイレベル）出力と
し、第２の違反検出用ＦＦ１４は論理値０（ローレベ
ル）出力とする。セットリセットラッチ１５の出力は論
理値０であり、セレクタ１６は選択データ信号ＳＤとし
て第１の遅延データ信号ＤＡを選択しているとする。す
なわち、この初期状態においては、同期用ＦＦ１７で
は、データ入力端に第１の遅延データ信号ＤＡが入力さ
れ、クロック信号ＣＬＫで同期化されて同期データ信号
ＤＯとして出力されている。
【００２４】第１の遅延データ信号ＤＡがクロック信号
ＣＬＫの立ち上がりエッジに対してセットアップ時間／
ホールド時間違反の可能性が発生したときには、第１の
先行データ信号ＤＡｈと第１の後行データ信号ＤＡｓと
が異なる論理値にある状態でクロック信号ＣＬＫが立ち
上がることになる。図３の例はセットアップ時間違反が
生じたときであるが、第１の先行データ信号ＤＡｈが論
理値１で、第１の後行データ信号ＤＡｓが論理値０の期
間内で且つ第１の遅延データ信号ＤＡの変化点より後の
時刻にクロック信号ＣＬＫが立ち上がり変化している。
したがって、第１のＥＮＯＲ回路１１の出力が論理値０
で第２のＥＮＯＲ回路１２の出力が論理値０のときに、
クロック信号ＣＬＫが立ち上がって第１の違反検出用Ｆ
Ｆ１３および第２の違反検出用ＦＦ１４の読み込みが行
われるため、第１の違反検出用ＦＦ１３の出力は論理値
０に変化し、セットリセットラッチ１５のセット入力端
には論理値１が入力されるので出力である選択信号ＳＥ
Ｌは論理値１に変化する。その結果、セレクタ１６は、
選択データ信号ＳＤとして第２の遅延データ信号ＤＢが
選択され、同期用ＦＦ１７のデータ入力端に入力され、
クロック信号ＣＬＫの立ち上がりに同期して読み込まれ
て同期データ信号ＤＯとしてＬＳＩの内部回路へ出力さ
れる。図３のように第１の遅延データ信号ＤＡの変化時
刻と第１の後行データ信号ＤＡｓの変化時刻との間の時
刻にクロック信号ＣＬＫの立ち上がりエッジが位置する
ときにはセットアップ時間違反の可能性があると判断さ
れ、第１の先行データ信号ＤＡｈの変化時刻と第１の遅
延データ信号ＤＡの変化時刻との間の時刻にクロック信
号ＣＬＫの立ち上がりエッジが位置するときにはホール
ド時間違反の可能性があると判断される。
ＣＬＫの立ち上がりエッジに対してセットアップ時間／
ホールド時間違反の可能性が発生したときには、第１の
先行データ信号ＤＡｈと第１の後行データ信号ＤＡｓと
が異なる論理値にある状態でクロック信号ＣＬＫが立ち
上がることになる。図３の例はセットアップ時間違反が
生じたときであるが、第１の先行データ信号ＤＡｈが論
理値１で、第１の後行データ信号ＤＡｓが論理値０の期
間内で且つ第１の遅延データ信号ＤＡの変化点より後の
時刻にクロック信号ＣＬＫが立ち上がり変化している。
したがって、第１のＥＮＯＲ回路１１の出力が論理値０
で第２のＥＮＯＲ回路１２の出力が論理値０のときに、
クロック信号ＣＬＫが立ち上がって第１の違反検出用Ｆ
Ｆ１３および第２の違反検出用ＦＦ１４の読み込みが行
われるため、第１の違反検出用ＦＦ１３の出力は論理値
０に変化し、セットリセットラッチ１５のセット入力端
には論理値１が入力されるので出力である選択信号ＳＥ
Ｌは論理値１に変化する。その結果、セレクタ１６は、
選択データ信号ＳＤとして第２の遅延データ信号ＤＢが
選択され、同期用ＦＦ１７のデータ入力端に入力され、
クロック信号ＣＬＫの立ち上がりに同期して読み込まれ
て同期データ信号ＤＯとしてＬＳＩの内部回路へ出力さ
れる。図３のように第１の遅延データ信号ＤＡの変化時
刻と第１の後行データ信号ＤＡｓの変化時刻との間の時
刻にクロック信号ＣＬＫの立ち上がりエッジが位置する
ときにはセットアップ時間違反の可能性があると判断さ
れ、第１の先行データ信号ＤＡｈの変化時刻と第１の遅
延データ信号ＤＡの変化時刻との間の時刻にクロック信
号ＣＬＫの立ち上がりエッジが位置するときにはホール
ド時間違反の可能性があると判断される。
【００２５】図３とは、逆の場合、すなわち第２の遅延
データ信号ＤＢがクロックエッジに対してセットアップ
時間／ホールド時間違反の可能性があるときには、同様
にしてＥＮＯＲ回路１２が論理値０にあるときにクロッ
ク信号ＣＬＫが立ち上がることになり、セットリセット
ラッチ１５の出力が論理値０となって同期用ＦＦ１７の
データ入力端には第１の遅延データ信号ＤＡが入力され
る。
データ信号ＤＢがクロックエッジに対してセットアップ
時間／ホールド時間違反の可能性があるときには、同様
にしてＥＮＯＲ回路１２が論理値０にあるときにクロッ
ク信号ＣＬＫが立ち上がることになり、セットリセット
ラッチ１５の出力が論理値０となって同期用ＦＦ１７の
データ入力端には第１の遅延データ信号ＤＡが入力され
る。
【００２６】なお、同期用ＦＦ１７のセットアップ時間
違反が生じる可能性を排除するためには、第１の所定時
間ｓ１としては、同期用ＦＦ１７のセットアップ時間以
上の時間が必要であり、同様に、同期用ＦＦ１７のホー
ルド時間違反が生じる可能性を排除するためには、第２
の所定時間ｈ１としては、同期用ＦＦ１７のホールド時
間以上の時間が必要である。また、選択データ信号ＳＤ
の切換後に、再度のセットアップ時間／ホールド時間違
反が発生することなく確実にセットアップ時間／ホール
ド時間違反の発生が防止できるためには、第１の所定時
間ｓ１、第２の所定時間ｈ１、第３の所定時間Ｔ０およ
びクロック信号の周期時間Ｔが、 Ｔ０＞（ｓ１＋ｈ１） で且つ （Ｔ−Ｔ０）＞（ｓ１＋ｈ１） となるように設定される。
違反が生じる可能性を排除するためには、第１の所定時
間ｓ１としては、同期用ＦＦ１７のセットアップ時間以
上の時間が必要であり、同様に、同期用ＦＦ１７のホー
ルド時間違反が生じる可能性を排除するためには、第２
の所定時間ｈ１としては、同期用ＦＦ１７のホールド時
間以上の時間が必要である。また、選択データ信号ＳＤ
の切換後に、再度のセットアップ時間／ホールド時間違
反が発生することなく確実にセットアップ時間／ホール
ド時間違反の発生が防止できるためには、第１の所定時
間ｓ１、第２の所定時間ｈ１、第３の所定時間Ｔ０およ
びクロック信号の周期時間Ｔが、 Ｔ０＞（ｓ１＋ｈ１） で且つ （Ｔ−Ｔ０）＞（ｓ１＋ｈ１） となるように設定される。
【００２７】なお、実用上は、第１の所定時間ｓ１を同
期用ＦＦ１７のセットアップ時間に略等しい値とし、第
２の所定時間ｈ１を同期用ＦＦ１７のホールド時間に略
等しい値とすることにより、第３の所定時間Ｔ０を短く
することが可能となり、遅延回路１０を構成する遅延素
子１８の必要数を低減することができるのでより好まし
い。
期用ＦＦ１７のセットアップ時間に略等しい値とし、第
２の所定時間ｈ１を同期用ＦＦ１７のホールド時間に略
等しい値とすることにより、第３の所定時間Ｔ０を短く
することが可能となり、遅延回路１０を構成する遅延素
子１８の必要数を低減することができるのでより好まし
い。
【００２８】次に、第２の実施例として、図１の第１の
違反検出用ＦＦ１３または第２の違反検出用ＦＦ１４の
セットアップ時間をｓ２とし、第１の違反検出用ＦＦ１
３または第２の違反検出用ＦＦ１４のホールド時間をｈ
２として、第１の実施例における第１の所定時間をｓ１
から（ｓ１＋ｈ２）に変更し、同様に第１の実施例にお
ける第２の所定時間をｈ１から（ｈ１＋ｓ２）に変更し
た実施例における各遅延信号の位相関係の図を図４に示
す。第２の実施例の回路は第１の実施例の図１と同一で
あり、遅延回路１０のデータ信号の遅延時間のみが異な
る。
違反検出用ＦＦ１３または第２の違反検出用ＦＦ１４の
セットアップ時間をｓ２とし、第１の違反検出用ＦＦ１
３または第２の違反検出用ＦＦ１４のホールド時間をｈ
２として、第１の実施例における第１の所定時間をｓ１
から（ｓ１＋ｈ２）に変更し、同様に第１の実施例にお
ける第２の所定時間をｈ１から（ｈ１＋ｓ２）に変更し
た実施例における各遅延信号の位相関係の図を図４に示
す。第２の実施例の回路は第１の実施例の図１と同一で
あり、遅延回路１０のデータ信号の遅延時間のみが異な
る。
【００２９】第１の実施例では、同期用ＦＦ１７のセッ
トアップ時間／ホールド時間に対して、第１の違反検出
用ＦＦ１３または第２の違反検出用ＦＦ１４のセットア
ップ時間／ホールド時間が無視できない大きさであると
きには、同期用ＦＦ１７のセットアップ時間／ホールド
時間に違反検出用ＦＦ１３，１４のセットアップ時間／
ホールド時間が上乗せされるために、同期回路１全体で
のセットアップ／ホールド違反による誤動作の回避とい
う点では不十分な場合があり得るが、第２の実施例を用
いることによって、同期用ＦＦ１７と違反検出用ＦＦ１
３，１４のいずれにもセットアップ時間／ホールド違反
が発生しないようにできるので、違反検出用ＦＦ１３，
１４のセットアップ時間／ホールド時間が無視できない
大きさであるときにおいても、同期回路１全体でのセッ
トアップ／ホールド違反による誤動作を回避することが
できる。
トアップ時間／ホールド時間に対して、第１の違反検出
用ＦＦ１３または第２の違反検出用ＦＦ１４のセットア
ップ時間／ホールド時間が無視できない大きさであると
きには、同期用ＦＦ１７のセットアップ時間／ホールド
時間に違反検出用ＦＦ１３，１４のセットアップ時間／
ホールド時間が上乗せされるために、同期回路１全体で
のセットアップ／ホールド違反による誤動作の回避とい
う点では不十分な場合があり得るが、第２の実施例を用
いることによって、同期用ＦＦ１７と違反検出用ＦＦ１
３，１４のいずれにもセットアップ時間／ホールド違反
が発生しないようにできるので、違反検出用ＦＦ１３，
１４のセットアップ時間／ホールド時間が無視できない
大きさであるときにおいても、同期回路１全体でのセッ
トアップ／ホールド違反による誤動作を回避することが
できる。
【００３０】なお、第２の実施例においても、ｓ１を同
期用ＦＦ１７のセットアップ時間に略等しい値とし、ｈ
１を同期用ＦＦ１７のホールド時間に略等しい値とする
ことが、遅延回路１０の遅延素子数低減の点でより好ま
しい。
期用ＦＦ１７のセットアップ時間に略等しい値とし、ｈ
１を同期用ＦＦ１７のホールド時間に略等しい値とする
ことが、遅延回路１０の遅延素子数低減の点でより好ま
しい。
【００３１】図５は、第３の実施例の回路図である。違
反検出部３ａのみが図１の第１の実施例の回路図と異な
り、他は同一である。
反検出部３ａのみが図１の第１の実施例の回路図と異な
り、他は同一である。
【００３２】図５において、違反検出部３ａは、第１の
後行データ信号ＤＡｓと第１の先行データ信号ＤＡｈと
の論理値が不一致のときに論理値１を出力する第１のＥ
ＯＲ回路２１と、第２の後行データ信号ＤＢｓと第２の
先行データ信号ＤＢｈとの論理値が不一致のときに論理
値１を出力する第２のＥＯＲ回路２２と、クロック信号
ＣＬＫの立ち上がりに同期して第１のＥＯＲ回路２１の
出力を読み込む第１の違反検出用ＦＦ２３と、クロック
信号の立ち上がりに同期して第２のＥＯＲ回路２２の出
力を読み込む第２の違反検出用ＦＦ２４と、第１の違反
検出用ＦＦ２３の出力をセット入力端に入力し、第２の
違反検出用ＦＦ２４の出力をリセット入力端に入力し、
選択信号ＳＥＬを出力するリセットセットラッチ回路２
５とを有している。
後行データ信号ＤＡｓと第１の先行データ信号ＤＡｈと
の論理値が不一致のときに論理値１を出力する第１のＥ
ＯＲ回路２１と、第２の後行データ信号ＤＢｓと第２の
先行データ信号ＤＢｈとの論理値が不一致のときに論理
値１を出力する第２のＥＯＲ回路２２と、クロック信号
ＣＬＫの立ち上がりに同期して第１のＥＯＲ回路２１の
出力を読み込む第１の違反検出用ＦＦ２３と、クロック
信号の立ち上がりに同期して第２のＥＯＲ回路２２の出
力を読み込む第２の違反検出用ＦＦ２４と、第１の違反
検出用ＦＦ２３の出力をセット入力端に入力し、第２の
違反検出用ＦＦ２４の出力をリセット入力端に入力し、
選択信号ＳＥＬを出力するリセットセットラッチ回路２
５とを有している。
【００３３】第１の遅延データ信号ＤＡがクロックエッ
ジに対してセットアップ時間／ホールド時間違反の可能
性が発生したときには、第１のＥＯＲ回路２１の出力が
論理値１で第２のＥＯＲ回路２２の出力が論理値１のと
きに、クロック信号ＣＬＫが立ち上がって読み込まれる
ので第１の違反検出用ＦＦ２３の出力は論理値１に変化
し、セットリセットラッチ２５のセット入力端には論理
値１が入力されて選択信号ＳＥＬは論理値１に変化す
る。その結果、セレクタ１６は、選択データ信号ＳＤと
して第２の遅延データ信号ＤＢを選択する。
ジに対してセットアップ時間／ホールド時間違反の可能
性が発生したときには、第１のＥＯＲ回路２１の出力が
論理値１で第２のＥＯＲ回路２２の出力が論理値１のと
きに、クロック信号ＣＬＫが立ち上がって読み込まれる
ので第１の違反検出用ＦＦ２３の出力は論理値１に変化
し、セットリセットラッチ２５のセット入力端には論理
値１が入力されて選択信号ＳＥＬは論理値１に変化す
る。その結果、セレクタ１６は、選択データ信号ＳＤと
して第２の遅延データ信号ＤＢを選択する。
【００３４】第３の実施例においても、第１の所定時間
ｓ１、第２の所定時間ｈ１、第３の所定時間Ｔ０および
クロック信号の周期時間Ｔが、 Ｔ０＞（ｓ１＋ｈ１） で且つ （Ｔ−Ｔ０）＞（ｓ１＋ｈ１） となるように設定されることは、第１の実施例と同様で
ある。また、第１の所定時間ｓ１を同期用ＦＦ１７のセ
ットアップ時間に略等しい値とし、第２の所定時間ｈ１
を同期用ＦＦ１７のホールド時間に略等しい値とするこ
とにより、第３の所定時間Ｔ０を短くして遅延素子数を
低減できることも同様である。
ｓ１、第２の所定時間ｈ１、第３の所定時間Ｔ０および
クロック信号の周期時間Ｔが、 Ｔ０＞（ｓ１＋ｈ１） で且つ （Ｔ−Ｔ０）＞（ｓ１＋ｈ１） となるように設定されることは、第１の実施例と同様で
ある。また、第１の所定時間ｓ１を同期用ＦＦ１７のセ
ットアップ時間に略等しい値とし、第２の所定時間ｈ１
を同期用ＦＦ１７のホールド時間に略等しい値とするこ
とにより、第３の所定時間Ｔ０を短くして遅延素子数を
低減できることも同様である。
【００３５】さらに、第２の実施例と同様に、第１の所
定時間を同期用ＦＦ１７のセットアップ時間と違反検出
用ＦＦ２３，２４のホールド時間とを加算した値に略等
しく設定し、第２の所定時間として同期用ＦＦ１７のホ
ールド時間と違反検出用ＦＦ２３，２４のセットアップ
時間とを加算した値に略等しく設定することにより、違
反検出用ＦＦ１３，１４のセットアップ時間／ホールド
時間が無視できない大きさであるときにおいても、同期
回路１全体でのセットアップ／ホールド違反による誤動
作の回避することが可能である。
定時間を同期用ＦＦ１７のセットアップ時間と違反検出
用ＦＦ２３，２４のホールド時間とを加算した値に略等
しく設定し、第２の所定時間として同期用ＦＦ１７のホ
ールド時間と違反検出用ＦＦ２３，２４のセットアップ
時間とを加算した値に略等しく設定することにより、違
反検出用ＦＦ１３，１４のセットアップ時間／ホールド
時間が無視できない大きさであるときにおいても、同期
回路１全体でのセットアップ／ホールド違反による誤動
作の回避することが可能である。
【００３６】図６は、本発明の第２の実施の形態に関わ
る第４の実施例の回路図である。第１，第２，第３の実
施例においては、入力データ信号を遅延させて生成した
二つの位相の異なる遅延データ信号ＤＡ，ＤＢの一方を
選択するものであったが、本実施例では入力データ信号
を遅延させてｎ個の位相の異なる遅延データ信号を生成
し選択することにより、セットアップ／ホールド違反発
生時に違反回避のためのデータ信号の位相変化を小さく
することができる。
る第４の実施例の回路図である。第１，第２，第３の実
施例においては、入力データ信号を遅延させて生成した
二つの位相の異なる遅延データ信号ＤＡ，ＤＢの一方を
選択するものであったが、本実施例では入力データ信号
を遅延させてｎ個の位相の異なる遅延データ信号を生成
し選択することにより、セットアップ／ホールド違反発
生時に違反回避のためのデータ信号の位相変化を小さく
することができる。
【００３７】図６は、ｎ＝４の場合の実施例であり、同
期回路３１は、入力データ信号ＤＩをそれぞれ異なる時
間遅延させた４個の遅延データ信号ＤＡ，ＤＢ，ＤＣ，
ＤＤと、遅延データ信号ＤＡ，ＤＢ，ＤＣ，ＤＤのそれ
ぞれに対応させて、遅延データ信号よりも第１の所定時
間ｓ１だけ遅延量が大きい４個の後行データ信号ＤＡ
ｓ，ＤＢｓ，ＤＣｓ，ＤＤｓと、遅延データ信号より第
２の所定時間だけ遅延量が小さい４個の先行データ信号
ＤＡｈ，ＤＢｈ，ＤＣｈ，ＤＤｈとを生成して出力する
遅延回路４０を有する遅延データ生成部３２を備えてい
る。
期回路３１は、入力データ信号ＤＩをそれぞれ異なる時
間遅延させた４個の遅延データ信号ＤＡ，ＤＢ，ＤＣ，
ＤＤと、遅延データ信号ＤＡ，ＤＢ，ＤＣ，ＤＤのそれ
ぞれに対応させて、遅延データ信号よりも第１の所定時
間ｓ１だけ遅延量が大きい４個の後行データ信号ＤＡ
ｓ，ＤＢｓ，ＤＣｓ，ＤＤｓと、遅延データ信号より第
２の所定時間だけ遅延量が小さい４個の先行データ信号
ＤＡｈ，ＤＢｈ，ＤＣｈ，ＤＤｈとを生成して出力する
遅延回路４０を有する遅延データ生成部３２を備えてい
る。
【００３８】同期回路３１は、また、４個の後行データ
信号ＤＡｓ，ＤＢｓ，ＤＣｓ，ＤＤｓから１個を選択し
て出力する第１のセレクタ４１と、４個の先行データ信
号ＤＡｈ，ＤＢｈ，ＤＣｈ，ＤＤｈから１個を選択して
出力する第２のセレクタ４２と、第１のセレクタ４１の
出力の論理値と第２のセレクタ４２の出力の論理値とが
異なるときに論理値１を出力するＥＯＲ回路４３と、Ｅ
ＯＲ回路４３の出力をクロック信号ＣＬＫの立ち上がり
に同期して読み込む違反検出用ＦＦ４４と、違反検出用
ＦＦ４４の出力が論理値０から論理値が１に変化する毎
にカウント値をインクリメントするとともにカウント値
をｍビット（ｍ≧ｌｏｇ2（ｎ）の整数。ｎ＝４のとき
はｍ≧２）の選択信号ＳＥＬとして出力するカウンタ４
５とを有する違反検出部３３を備えている。
信号ＤＡｓ，ＤＢｓ，ＤＣｓ，ＤＤｓから１個を選択し
て出力する第１のセレクタ４１と、４個の先行データ信
号ＤＡｈ，ＤＢｈ，ＤＣｈ，ＤＤｈから１個を選択して
出力する第２のセレクタ４２と、第１のセレクタ４１の
出力の論理値と第２のセレクタ４２の出力の論理値とが
異なるときに論理値１を出力するＥＯＲ回路４３と、Ｅ
ＯＲ回路４３の出力をクロック信号ＣＬＫの立ち上がり
に同期して読み込む違反検出用ＦＦ４４と、違反検出用
ＦＦ４４の出力が論理値０から論理値が１に変化する毎
にカウント値をインクリメントするとともにカウント値
をｍビット（ｍ≧ｌｏｇ2（ｎ）の整数。ｎ＝４のとき
はｍ≧２）の選択信号ＳＥＬとして出力するカウンタ４
５とを有する違反検出部３３を備えている。
【００３９】同期回路３１は、さらに、４個の遅延デー
タ信号ＤＡ，ＤＢ，ＤＣ，ＤＤから１個を選択して選択
データ信号ＳＤとして出力する第３のセレクタ４６と、
選択データ信号ＳＤをクロック信号ＣＬＫの立ち上がり
に同期して読み込み同期データ信号ＤＯとして出力する
同期用ＦＦ４７とを有する同期データ生成部３４とを備
えている。
タ信号ＤＡ，ＤＢ，ＤＣ，ＤＤから１個を選択して選択
データ信号ＳＤとして出力する第３のセレクタ４６と、
選択データ信号ＳＤをクロック信号ＣＬＫの立ち上がり
に同期して読み込み同期データ信号ＤＯとして出力する
同期用ＦＦ４７とを有する同期データ生成部３４とを備
えている。
【００４０】カウンタ４５の出力の選択信号ＳＥＬによ
り第３のセレクタ４６で選択データ信号ＳＤに選択され
る遅延データ信号が第３の遅延データ信号ＤＣであると
きには、同時に第３の遅延データ信号ＤＣに対応する第
３の後行データ信号ＤＣｓおよび第３の先行データ信号
ＤＣｈが第３のセレクタ４１および第２のセレクタ４２
により選択される。
り第３のセレクタ４６で選択データ信号ＳＤに選択され
る遅延データ信号が第３の遅延データ信号ＤＣであると
きには、同時に第３の遅延データ信号ＤＣに対応する第
３の後行データ信号ＤＣｓおよび第３の先行データ信号
ＤＣｈが第３のセレクタ４１および第２のセレクタ４２
により選択される。
【００４１】次に、第４の実施例の同期回路の動作につ
いて説明する。リセット後の状態では、第１のセレクタ
４１は第１の後行データ信号ＤＡｓを選択し、第２のセ
レクタ４２は第１の先行データ信号ＤＡｈを選択し、第
３のセレクタ４６は第１の遅延データ信号ＤＡを選択し
ているものとすると、第１の遅延データ信号ＤＡが同期
データ信号ＤＯとして出力される。
いて説明する。リセット後の状態では、第１のセレクタ
４１は第１の後行データ信号ＤＡｓを選択し、第２のセ
レクタ４２は第１の先行データ信号ＤＡｈを選択し、第
３のセレクタ４６は第１の遅延データ信号ＤＡを選択し
ているものとすると、第１の遅延データ信号ＤＡが同期
データ信号ＤＯとして出力される。
【００４２】この初期状態からクロック信号ＣＬＫの位
相またはデータ入力信号ＤＩの位相が変化し、クロック
信号の立ち上がりエッジに対して第１の遅延データ信号
ＤＡがセットアップ時間／ホールド時間違反の可能性が
ある位相関係にあるときには、クロック信号ＣＬＫの立
ち上がりエッジにおいて第１の後行データ信号ＤＡｓの
論理値と第１の先行データ信号ＤＡｈの論理値とが異な
るものとなるので、ＥＯＲ回路４３の出力が論理値１と
なり、違反検出用ＦＦ４４にの出力が論理値０から論理
値１に変化する。これによりカウンタ４５の２ビットの
出力信号ＳＥＬが（００）から（０１）へと変化し、第
１のセレクタ４１は第２の後行データ信号ＤＢｓを選択
するように切り替わり、第２のセレクタ４２は第２の先
行データ信号ＤＢｈを選択するように切り替わり、第３
のセレクタ４６は第２の遅延データ信号ＤＢを選択する
ように切り替わる。その結果、同期データ信号ＤＯは第
２の遅延データ信号ＤＢに切り替わる。
相またはデータ入力信号ＤＩの位相が変化し、クロック
信号の立ち上がりエッジに対して第１の遅延データ信号
ＤＡがセットアップ時間／ホールド時間違反の可能性が
ある位相関係にあるときには、クロック信号ＣＬＫの立
ち上がりエッジにおいて第１の後行データ信号ＤＡｓの
論理値と第１の先行データ信号ＤＡｈの論理値とが異な
るものとなるので、ＥＯＲ回路４３の出力が論理値１と
なり、違反検出用ＦＦ４４にの出力が論理値０から論理
値１に変化する。これによりカウンタ４５の２ビットの
出力信号ＳＥＬが（００）から（０１）へと変化し、第
１のセレクタ４１は第２の後行データ信号ＤＢｓを選択
するように切り替わり、第２のセレクタ４２は第２の先
行データ信号ＤＢｈを選択するように切り替わり、第３
のセレクタ４６は第２の遅延データ信号ＤＢを選択する
ように切り替わる。その結果、同期データ信号ＤＯは第
２の遅延データ信号ＤＢに切り替わる。
【００４３】同様に、クロック信号の立ち上がりエッジ
に対して第２の遅延データ信号ＤＢがセットアップ時間
／ホールド時間違反の可能性がある位相関係にあるとき
には、第１のセレクタ４１は第３の後行データ信号ＤＣ
ｓを選択するように切り替わり、第２のセレクタ４２は
第３の先行データ信号ＤＣｈを選択するように切り替わ
り、第３のセレクタ４６は第３の遅延データ信号ＤＣを
選択するように切り替わる。その結果、同期データ信号
ＤＯは第３の遅延データ信号ＤＣに切り替わる。すなわ
ち、クロック信号の立ち上がりエッジに対して、その時
点で選択している遅延データ信号がセットアップ時間／
ホールド時間違反の可能性がある位相関係にあるときに
は、入力データ信号ＤＩからの遅延量の大きい遅延デー
タ信号を順次選択して行く。
に対して第２の遅延データ信号ＤＢがセットアップ時間
／ホールド時間違反の可能性がある位相関係にあるとき
には、第１のセレクタ４１は第３の後行データ信号ＤＣ
ｓを選択するように切り替わり、第２のセレクタ４２は
第３の先行データ信号ＤＣｈを選択するように切り替わ
り、第３のセレクタ４６は第３の遅延データ信号ＤＣを
選択するように切り替わる。その結果、同期データ信号
ＤＯは第３の遅延データ信号ＤＣに切り替わる。すなわ
ち、クロック信号の立ち上がりエッジに対して、その時
点で選択している遅延データ信号がセットアップ時間／
ホールド時間違反の可能性がある位相関係にあるときに
は、入力データ信号ＤＩからの遅延量の大きい遅延デー
タ信号を順次選択して行く。
【００４４】なお、カウンタ４５は、（００），（０
１），（１０），（１１）とカウントアップしてから
（００）へと戻って巡回カウントするので、入力データ
信号ＤＩのジッタが一時的に大きくなるなどした後で
も、同期データ信号を生成する同期用ＦＦ４７において
セットアップ時間／ホールド時間違反が発生しない遅延
データ信号が選択される。
１），（１０），（１１）とカウントアップしてから
（００）へと戻って巡回カウントするので、入力データ
信号ＤＩのジッタが一時的に大きくなるなどした後で
も、同期データ信号を生成する同期用ＦＦ４７において
セットアップ時間／ホールド時間違反が発生しない遅延
データ信号が選択される。
【００４５】また、クロック信号ＣＬＫの周期時間Ｔを
ｎ分割してそれぞれ（Ｔ／ｎ）時間間隔で遅延させたｎ
個の遅延データ信号を用いて、第１の所定時間ｓ１が同
期用ＦＦ４７のセットアップ時間以上であり、第２の所
定時間ｈ１が同期用ＦＦ４７のホールド時間以上であ
り、且つ、 Ｔ＞ｎ×（ｓ１＋ｈ１） となるように設定することにより、選択データ信号ＳＤ
の切換後に、再度のセットアップ時間／ホールド時間違
反が発生することなく確実にセットアップ時間／ホール
ド時間違反の発生が防止できるのでより好ましい。
ｎ分割してそれぞれ（Ｔ／ｎ）時間間隔で遅延させたｎ
個の遅延データ信号を用いて、第１の所定時間ｓ１が同
期用ＦＦ４７のセットアップ時間以上であり、第２の所
定時間ｈ１が同期用ＦＦ４７のホールド時間以上であ
り、且つ、 Ｔ＞ｎ×（ｓ１＋ｈ１） となるように設定することにより、選択データ信号ＳＤ
の切換後に、再度のセットアップ時間／ホールド時間違
反が発生することなく確実にセットアップ時間／ホール
ド時間違反の発生が防止できるのでより好ましい。
【００４６】さらに、第２の実施例と同様に、第１の所
定時間を同期用ＦＦ４７のセットアップ時間と違反検出
用ＦＦ４４のホールド時間とを加算した値に略等しく設
定し、第２の所定時間として同期用ＦＦ４７のホールド
時間と違反検出用ＦＦ４４のセットアップ時間とを加算
した値に略等しく設定することにより、違反検出用４４
のセットアップ時間／ホールド時間が無視できない大き
さであるときにおいても、同期回路３１全体でのセット
アップ／ホールド違反による誤動作の回避することが可
能となる。
定時間を同期用ＦＦ４７のセットアップ時間と違反検出
用ＦＦ４４のホールド時間とを加算した値に略等しく設
定し、第２の所定時間として同期用ＦＦ４７のホールド
時間と違反検出用ＦＦ４４のセットアップ時間とを加算
した値に略等しく設定することにより、違反検出用４４
のセットアップ時間／ホールド時間が無視できない大き
さであるときにおいても、同期回路３１全体でのセット
アップ／ホールド違反による誤動作の回避することが可
能となる。
【００４７】図７は、本発明の第３の実施の形態に関わ
る第５の実施例の回路図とタイミング図である。本実施
例は、同期クロックとしてクロック信号ＣＬＫを用いる
かまたは反転クロックを用いるかを選択するように構成
することにより、遅延回路の遅延素子数を大幅に低減す
るものである。
る第５の実施例の回路図とタイミング図である。本実施
例は、同期クロックとしてクロック信号ＣＬＫを用いる
かまたは反転クロックを用いるかを選択するように構成
することにより、遅延回路の遅延素子数を大幅に低減す
るものである。
【００４８】図７（ａ）において、同期回路５１は、入
力データ信号ＤＩを遅延させ遅延データ信号ＤＡと、遅
延データ信号ＤＡより第１の所定時間ｓ１だけ遅延量が
大きい後行データ信号ＤＡｓと、遅延データ信号ＤＡよ
り第２の所定時間ｈ１だけ遅延量が小さい先行データ信
号ＤＡｈとを出力する遅延回路６１を有する遅延データ
生成部５２を備えている。
力データ信号ＤＩを遅延させ遅延データ信号ＤＡと、遅
延データ信号ＤＡより第１の所定時間ｓ１だけ遅延量が
大きい後行データ信号ＤＡｓと、遅延データ信号ＤＡよ
り第２の所定時間ｈ１だけ遅延量が小さい先行データ信
号ＤＡｈとを出力する遅延回路６１を有する遅延データ
生成部５２を備えている。
【００４９】また、同期回路５１は、後行データ信号Ｄ
Ａｓと先行データ信号ＤＡｈとの論理値が不一致である
ときに論理値１を出力するＥＯＲ回路６３と、選択クロ
ック信号ＳＣＬＫの立ち上がりに同期してＥＯＲ回路６
３の出力を読み込む第１の違反検出用ＦＦ６４と、第１
の違反検出用ＦＦ６５の出力の立ち上がりに同期して入
力を読み込み選択信号ＳＥＬＣを出力する第２の違反検
出用ＦＦ６５と、選択信号ＳＥＬＣを入力して反転信号
を第２の違反検出用ＦＦ６５の入力端へ出力する第１の
インバータ回路６６とを有する違反検出部５３を備えて
いる。第２の違反検出用ＦＦ６５とインバータ回路６６
とは第２の違反検出用ＦＦ６５のクロック入力端の入力
信号の立ち上がり毎に第２の違反検出用ＦＦ６５ＦＦ１
２の出力が反転するトグルＦＦを形成している。
Ａｓと先行データ信号ＤＡｈとの論理値が不一致である
ときに論理値１を出力するＥＯＲ回路６３と、選択クロ
ック信号ＳＣＬＫの立ち上がりに同期してＥＯＲ回路６
３の出力を読み込む第１の違反検出用ＦＦ６４と、第１
の違反検出用ＦＦ６５の出力の立ち上がりに同期して入
力を読み込み選択信号ＳＥＬＣを出力する第２の違反検
出用ＦＦ６５と、選択信号ＳＥＬＣを入力して反転信号
を第２の違反検出用ＦＦ６５の入力端へ出力する第１の
インバータ回路６６とを有する違反検出部５３を備えて
いる。第２の違反検出用ＦＦ６５とインバータ回路６６
とは第２の違反検出用ＦＦ６５のクロック入力端の入力
信号の立ち上がり毎に第２の違反検出用ＦＦ６５ＦＦ１
２の出力が反転するトグルＦＦを形成している。
【００５０】さらに、同期回路５１は、クロック信号Ｃ
ＬＫを入力してその反転信号を出力する第２のインバー
タ回路６８と、クロック信号ＣＬＫと第２のインバータ
回路６８の出力とを入力し選択信号ＳＥＬＣの論理値に
基づいて一方を選択クロック信号ＳＣＬＫとして出力す
るセレクタ６７と、遅延データ信号ＤＡを選択クロック
信号ＳＣＬＫの立ち上がりに同期して読み込み同期デー
タ信号ＤＯとして出力する同期用ＦＦ６２とを有する同
期データ生成部５４とを備えている。
ＬＫを入力してその反転信号を出力する第２のインバー
タ回路６８と、クロック信号ＣＬＫと第２のインバータ
回路６８の出力とを入力し選択信号ＳＥＬＣの論理値に
基づいて一方を選択クロック信号ＳＣＬＫとして出力す
るセレクタ６７と、遅延データ信号ＤＡを選択クロック
信号ＳＣＬＫの立ち上がりに同期して読み込み同期デー
タ信号ＤＯとして出力する同期用ＦＦ６２とを有する同
期データ生成部５４とを備えている。
【００５１】次に、第５の実施例の動作について図７
（ｂ）を参照しながら説明する。リセット後の初期状態
では、第２の違反検出用ＦＦ６５の出力すなわち選択信
号ＳＥＬＣは論理値０（ローレベル）であり、このとき
セレクタ６７はクロック信号ＣＬＫそのものを選択して
いるものとする。選択クロック信号ＳＣＬＫとして選択
されているクロック信号ＣＬＫの立ち上がりエッジに対
して遅延データ信号ＤＡがセットアップ時間／ホールド
時間違反の可能性がある位相関係にあるときには、選択
クロック信号ＳＣＬＫ（すなわちクロック信号ＣＬＫそ
のもの）の立ち上がりエッジにおいて先行データ信号Ｄ
Ａｈの論理値と後行データ信号ＤＡｓの論理値とが異な
るものとなるので、ＥＯＲ回路６３の出力の論理値１
（ハイレベル）のが第１の違反検出用ＦＦ６４に読み込
まれる。このため、第１の違反検出用ＦＦ６４の出力
は、それまでの論理値０の状態から論理値１の状態に変
化し、この変化に同期して第２の違反検出用ＦＦ６５の
出力が反転して論理値１となり、セレクタ６７は選択ク
ロックＳＣＬＫとしてそれまで選択していたクロック信
号ＣＬＫからクロック信号ＣＬＫの反転信号に切り替え
る。すなわち、その時点で選択クロック信号ＳＣＬＫと
して選択しているクロックの立ち上がりエッジにおい
て、入力データ信号ＤＩを遅延させた遅延データ信号Ｄ
Ａがセットアップ時間／ホールド時間違反の可能性があ
る位相関係にあるときには、その時点で選択しているク
ロックからその反転クロックに切り替えてデータの同期
を行うものである。
（ｂ）を参照しながら説明する。リセット後の初期状態
では、第２の違反検出用ＦＦ６５の出力すなわち選択信
号ＳＥＬＣは論理値０（ローレベル）であり、このとき
セレクタ６７はクロック信号ＣＬＫそのものを選択して
いるものとする。選択クロック信号ＳＣＬＫとして選択
されているクロック信号ＣＬＫの立ち上がりエッジに対
して遅延データ信号ＤＡがセットアップ時間／ホールド
時間違反の可能性がある位相関係にあるときには、選択
クロック信号ＳＣＬＫ（すなわちクロック信号ＣＬＫそ
のもの）の立ち上がりエッジにおいて先行データ信号Ｄ
Ａｈの論理値と後行データ信号ＤＡｓの論理値とが異な
るものとなるので、ＥＯＲ回路６３の出力の論理値１
（ハイレベル）のが第１の違反検出用ＦＦ６４に読み込
まれる。このため、第１の違反検出用ＦＦ６４の出力
は、それまでの論理値０の状態から論理値１の状態に変
化し、この変化に同期して第２の違反検出用ＦＦ６５の
出力が反転して論理値１となり、セレクタ６７は選択ク
ロックＳＣＬＫとしてそれまで選択していたクロック信
号ＣＬＫからクロック信号ＣＬＫの反転信号に切り替え
る。すなわち、その時点で選択クロック信号ＳＣＬＫと
して選択しているクロックの立ち上がりエッジにおい
て、入力データ信号ＤＩを遅延させた遅延データ信号Ｄ
Ａがセットアップ時間／ホールド時間違反の可能性があ
る位相関係にあるときには、その時点で選択しているク
ロックからその反転クロックに切り替えてデータの同期
を行うものである。
【００５２】なお、第１の所定時間ｓ１が前記同期用Ｆ
Ｆのセットアップ時間以上であり、第２の所定時間ｈ１
が前記同期用ＦＦのホールド時間以上であり、クロック
信号の周期時間をＴとして （Ｔ／２）＞（ｓ１＋ｈ１） であるように設定することが、選択クロック信号ＳＣＬ
Ｋの切換後に、再度のセットアップ時間／ホールド時間
違反が発生することなく確実にセットアップ時間／ホー
ルド時間違反の発生が防止できるのでより好ましい。
Ｆのセットアップ時間以上であり、第２の所定時間ｈ１
が前記同期用ＦＦのホールド時間以上であり、クロック
信号の周期時間をＴとして （Ｔ／２）＞（ｓ１＋ｈ１） であるように設定することが、選択クロック信号ＳＣＬ
Ｋの切換後に、再度のセットアップ時間／ホールド時間
違反が発生することなく確実にセットアップ時間／ホー
ルド時間違反の発生が防止できるのでより好ましい。
【００５３】さらに、第２の実施例と同様に、第１の所
定時間を同期用ＦＦ６２のセットアップ時間と第１の違
反検出用ＦＦ６４のホールド時間とを加算した値に略等
しく設定し、第２の所定時間として同期用ＦＦ６２のホ
ールド時間と第１の違反検出用ＦＦ６４のセットアップ
時間とを加算した値に略等しく設定することにより、第
１の違反検出用６４のセットアップ時間／ホールド時間
が無視できない大きさであるときにおいても、同期回路
５１全体でのセットアップ／ホールド違反による誤動作
の回避することが可能となる。
定時間を同期用ＦＦ６２のセットアップ時間と第１の違
反検出用ＦＦ６４のホールド時間とを加算した値に略等
しく設定し、第２の所定時間として同期用ＦＦ６２のホ
ールド時間と第１の違反検出用ＦＦ６４のセットアップ
時間とを加算した値に略等しく設定することにより、第
１の違反検出用６４のセットアップ時間／ホールド時間
が無視できない大きさであるときにおいても、同期回路
５１全体でのセットアップ／ホールド違反による誤動作
の回避することが可能となる。
【００５４】
【発明の効果】以上のように、本発明によれば、遅延回
路を用いてデータ信号を遅延させ、遅延させたデータ信
号に対してホールド時間分位相の早い信号、セットアッ
プ時間分位相の遅い信号を生成し、クロックエッジにお
ける論理値の一致を見てホールド時間／セットアップ時
間違反を監視し、セットアップ時間／ホールド時間違反
の可能性がある場合にはこれを検出し、位相の異なるデ
ータ信号または位相の異なるクロックに切り替えて同期
化するので、データの位相に変動が生じた場合に自動的
にセットアップ時間違反およびホールド時間違反の発生
を回避することができるという効果が得られる。また、
第２の従来例のように不感時間が存在しないので、違反
検出および回避の信頼度の高い同期回路が実現できる。
路を用いてデータ信号を遅延させ、遅延させたデータ信
号に対してホールド時間分位相の早い信号、セットアッ
プ時間分位相の遅い信号を生成し、クロックエッジにお
ける論理値の一致を見てホールド時間／セットアップ時
間違反を監視し、セットアップ時間／ホールド時間違反
の可能性がある場合にはこれを検出し、位相の異なるデ
ータ信号または位相の異なるクロックに切り替えて同期
化するので、データの位相に変動が生じた場合に自動的
にセットアップ時間違反およびホールド時間違反の発生
を回避することができるという効果が得られる。また、
第２の従来例のように不感時間が存在しないので、違反
検出および回避の信頼度の高い同期回路が実現できる。
【図１】本発明の第１の実施の形態に関わる第１の実施
例の回路図である。
例の回路図である。
【図２】遅延データ生成部２からの各遅延信号の位相関
係を示す図である。
係を示す図である。
【図３】第１の実施例の動作タイミング図である。
【図４】第２の実施例における各遅延信号の位相関係を
示す図である。
示す図である。
【図５】第３の実施例の回路図である。
【図６】第２の実施の形態に関わる第４の実施例の回路
図である。
図である。
【図７】第３の実施の形態に関わる第５の実施例の回路
図およびタイミング図である。
図およびタイミング図である。
【図８】第１の従来例の回路図である。
【図９】第２の従来例の回路図およびタイミング図であ
る。
る。
１，３１，５１ 同期回路 ２，３２，５２ 遅延データ生成部 ３，３３，５３ 違反検出部 ４，３４，５４ 同期データ生成部 １０，４０，６１ 遅延回路 １１，１２ ＥＮＯＲ回路 ２１，２２，４３，６３ ＥＯＲ回路 １３，１４，１７，２３，２４，４４，４７，６２，６
４，６５，７２，８４，８６ フリップフロップ １５，２５ セットリセットラッチ １６，４１，４２，４６，６７，８１ セレクタ ４５，８５ カウンタ ７１ クロック調整回路 ８２，８３ モノステーブルマルチバイブレータ ＣＬＫ クロック信号 ＤＩ 入力データ信号 ＤＯ 同期データ信号
４，６５，７２，８４，８６ フリップフロップ １５，２５ セットリセットラッチ １６，４１，４２，４６，６７，８１ セレクタ ４５，８５ カウンタ ７１ クロック調整回路 ８２，８３ モノステーブルマルチバイブレータ ＣＬＫ クロック信号 ＤＩ 入力データ信号 ＤＯ 同期データ信号
Claims (13)
- 【請求項１】 入力データ信号を遅延させ第１の遅延デ
ータ信号と、該第１の遅延データ信号より第１の所定時
間だけ遅延量が大きい第１の後行データ信号と、前記第
１の遅延データ信号より第２の所定時間だけ遅延量が小
さい第１の先行データ信号と、前記第１の遅延データ信
号より第３の所定時間だけ遅延量が大きい第２の遅延デ
ータ信号と、該第２の遅延データ信号より前記第１の所
定時間だけ遅延量が大きい第２の後行データ信号と、前
記第２の遅延データ信号より前記第２の所定時間だけ遅
延量が小さい第２の先行データ信号とを出力する遅延デ
ータ生成部と、 クロック信号の立ち上がり時に前記第１の後行データ信
号と前記第１の先行データ信号との論理の不一致を検出
したときには選択信号を第１の論理状態として出力し、
前記クロック信号の立ち上がり時に前記第２の後行デー
タ信号と前記第２の先行データ信号との論理の不一致を
検出したときには前記選択信号を第２の論理状態として
出力する違反検出部と、 前記第１の遅延データ信号と前記第２の遅延データ信号
とを入力し前記選択信号が第１の論理状態のときには選
択データ信号として第２の遅延データ信号を選択し前記
選択信号が第２の論理状態のときには選択データ信号と
して第１の遅延データ信号を選択するセレクタと、前記
選択データ信号を前記クロック信号の立ち上がりに同期
して読み込み同期データ信号として出力する同期用フリ
ップフロップとを有する同期データ生成部とを備え、 前記第１の所定時間が前記同期用フリップフロップのセ
ットアップ時間以上であり、前記第２の所定時間が前記
同期用フリップフロップのホールド時間以上であり、前
記第１の所定時間と前記第２の所定時間とを加算した値
である禁止時間が前記第３の所定時間よりも小であり且
つ前記禁止時間が前記クロック信号の周期時間から前記
第３の所定時間を減算した値よりも小となるように設定
されたことを特徴とする同期回路。 - 【請求項２】 前記違反検出部が、 前記第１の後行データ信号と前記第１の先行データ信号
との論理値が一致したときに論理値１を出力する第１の
ＥＮＯＲ回路と、 前記第２の後行データ信号と前記第２の先行データ信号
との論理値が一致したときに論理値１を出力する第２の
ＥＮＯＲ回路と、 クロック信号の立ち上がりに同期して前記第１のＥＮＯ
Ｒ回路の出力を読み込む第１の違反検出用フリップフロ
ップと、 前記クロック信号の立ち上がりに同期して前記第２のＥ
ＮＯＲ回路の出力を読み込む第２の違反検出用フリップ
フロップと、 前記第１の違反検出用フリップフロップの出力の反転信
号をセット入力端に入力し前記第２の違反検出用フリッ
プフロップの出力の反転信号をリセット入力端に入力し
て前記選択信号を出力するリセットセットラッチ回路と
を備える請求項１記載の同期回路。 - 【請求項３】 前記第１の所定時間が、前記同期用フリ
ップフロップのセットアップ時間に略等しい時間であ
り、 前記第２の所定時間が、前記同期用フリップフロップの
ホールド時間に略等しい時間であるように設定された請
求項１または２記載の同期回路。 - 【請求項４】 前記第１の所定時間が、前記同期用フリ
ップフロップのセットアップ時間と前記第１または第２
の違反検出用フリップフロップのホールド時間とを加算
した時間に略等しい時間であり、前記第２の所定時間が
前記同期用フリップフロップのホールド時間と前記第１
または第２の違反検出用フリップフロップのセットアッ
プ時間とを加算した時間に略等しい時間であるように設
定された請求項２記載の同期回路。 - 【請求項５】 前記違反検出部が、 前記第１の後行データ信号と前記第１の先行データ信号
との論理値が不一致のときに論理値１を出力する第１の
ＥＯＲ回路と、 前記第２の後行データ信号と前記第２の先行データ信号
との論理値が不一致のときに論理値１を出力する第２の
ＥＯＲ回路と、 クロック信号の立ち上がりに同期して前記第１のＥＯＲ
回路の出力を読み込む第１の違反検出用フリップフロッ
プと、 前記クロック信号の立ち上がりに同期して前記第２のＥ
ＯＲ回路の出力を読み込む第２の違反検出用フリップフ
ロップと、 前記第１の違反検出用フリップフロップの出力をセット
入力端に入力し前記第２の違反検出用フリップフロップ
の出力をリセット入力端に入力して前記選択信号を出力
するリセットセットラッチ回路とを備える請求項１記載
の同期回路。 - 【請求項６】 前記第１の所定時間が、前記同期用フリ
ップフロップのセットアップ時間に略等しい時間であ
り、 前記第２の所定時間が、前記同期用フリップフロップの
ホールド時間に略等しい時間であるように設定された請
求項１または５記載の同期回路。 - 【請求項７】 前記第１の所定時間が、前記同期用フリ
ップフロップのセットアップ時間と前記第１または第２
の違反検出用フリップフロップのホールド時間とを加算
した時間に略等しい時間であり、前記第２の所定時間が
前記同期用フリップフロップのホールド時間と前記第１
または第２の違反検出用フリップフロップのセットアッ
プ時間とを加算した時間に略等しい時間であるように設
定された請求項５記載の同期回路。 - 【請求項８】 入力データ信号をそれぞれ異なる時間遅
延させたｎ（ｎは正整数）個の遅延データ信号と、前記
ｎ個の遅延データ信号のそれぞれに対応させて、遅延デ
ータ信号よりも第１の所定時間だけ遅延量が大きいｎ個
の後行データ信号と、遅延データ信号より第２の所定時
間だけ遅延量が小さいｎ個の先行データ信号とを生成し
て出力する遅延データ生成部と、 前記ｎ個の後行データ信号から１個を選択して出力する
第１のセレクタと、前記ｎ個の先行データ信号から１個
を選択して出力する第２のセレクタと、前記第１のセレ
クタの出力論理値と前記第２のセレクタの出力論理値と
が異なるときに論理値１を出力するＥＯＲ回路と、該Ｅ
ＯＲ回路の出力をクロック信号の立ち上がりに同期して
読み込む違反検出用フリップフロップと、該違反検出用
フリップフロップの出力が論理値０から論理値が１に変
化する毎にカウント値をインクリメントするとともに前
記カウント値をｍビット（ｍ≧ｌｏｇ2（ｎ）の整数）
の選択信号として出力するカウンタとを有する違反検出
部と、 前記ｎ個の遅延データ信号から１個を選択して選択デー
タ信号として出力する第３のセレクタと、前記選択デー
タ信号を前記クロック信号の立ち上がりに同期して読み
込み同期データ信号として出力する同期用フリップフロ
ップとを有する同期データ生成部とを備え、 前記カウンタの出力の前記選択信号により前記第３のセ
レクタで前記選択データ信号に選択される遅延データ信
号に対応する後行データ信号および先行データ信号を前
記第１のセレクタおよび前記第２のセレクタで選択さ
れ、 前記第１の所定時間が前記同期用フリップフロップのセ
ットアップ時間以上であり、前記第２の所定時間が前記
同期用フリップフロップのホールド時間以上であり、前
記第１の所定時間と前記第２の所定時間とを加算してｎ
倍した値が前記クロック信号の周期時間より小となるよ
うに設定されたことを特徴とする同期回路。 - 【請求項９】 前記第１の所定時間が、前記同期用フリ
ップフロップのセットアップ時間に略等しい時間であ
り、 前記第２の所定時間が、前記同期用フリップフロップの
ホールド時間に略等しい時間であるように設定された請
求項８記載の同期回路。 - 【請求項１０】 前記第１の所定時間が、前記同期用フ
リップフロップのセットアップ時間と前記違反検出用フ
リップフロップのホールド時間とを加算した時間に略等
しい時間であり、前記第２の所定時間が前記同期用フリ
ップフロップのホールド時間と前記違反検出用フリップ
フロップのセットアップ時間とを加算した時間に略等し
い時間であるように設定された請求項８記載の同期回
路。 - 【請求項１１】 入力データ信号を遅延させ遅延データ
信号と、該遅延データ信号より第１の所定時間だけ遅延
量が大きい後行データ信号と、前記遅延データ信号より
第２の所定時間だけ遅延量が小さい先行データ信号とを
出力する遅延データ生成部と、 前記後行データ信号と前記先行データ信号との論理値が
不一致であるときに論理値１を出力するＥＯＲ回路と、
選択クロック信号の立ち上がりに同期して前記ＥＯＲ回
路の出力を読み込む第１の違反検出用フリップフロップ
と、自身の出力である選択信号の反転信号を前記第１の
違反検出用フリップフロップの出力の立ち上がりに同期
して読み込む第２の違反検出用フリップフロップとを備
える違反検出部と、 クロック信号とその反転信号とを入力し前記選択信号の
論理値に基づいて一方を前記選択クロック信号として出
力するセレクタと、前記遅延データ信号を前記選択クロ
ック信号の立ち上がりに同期して読み込み同期データ信
号として出力する同期用フリップフロップとを有する同
期データ生成部とを備え、 前記第１の所定時間が前記同期用フリップフロップのセ
ットアップ時間以上であり、前記第２の所定時間が前記
同期用フリップフロップのホールド時間以上であり、前
記第１の所定時間と前記第２の所定時間とを加算した値
が前記クロック信号の周期時間の半分よりも小であるよ
うに設定されたことを特徴とする同期回路。 - 【請求項１２】 前記第１の所定時間が、前記同期用フ
リップフロップのセットアップ時間に略等しい時間であ
り、 前記第２の所定時間が、前記同期用フリップフロップの
ホールド時間に略等しい時間であるように設定された請
求項１１記載の同期回路。 - 【請求項１３】 前記第１の所定時間が、前記同期用フ
リップフロップのセットアップ時間と前記第１の違反検
出用フリップフロップのホールド時間とを加算した時間
に略等しい時間であり、前記第２の所定時間が前記同期
用フリップフロップのホールド時間と前記第１の違反検
出用フリップフロップのセットアップ時間とを加算した
時間に略等しい時間であるように設定された請求項１１
記載の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156288A JP2001339376A (ja) | 2000-05-26 | 2000-05-26 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156288A JP2001339376A (ja) | 2000-05-26 | 2000-05-26 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339376A true JP2001339376A (ja) | 2001-12-07 |
Family
ID=18661096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156288A Pending JP2001339376A (ja) | 2000-05-26 | 2000-05-26 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532946B1 (ko) * | 2001-12-24 | 2005-12-02 | 주식회사 하이닉스반도체 | 입력신호를 클록신호에 대해 차별적으로 지연시키는 회로 |
| JP2016528813A (ja) * | 2013-07-22 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多相クロック生成方法 |
| CN111429826A (zh) * | 2020-04-15 | 2020-07-17 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
-
2000
- 2000-05-26 JP JP2000156288A patent/JP2001339376A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532946B1 (ko) * | 2001-12-24 | 2005-12-02 | 주식회사 하이닉스반도체 | 입력신호를 클록신호에 대해 차별적으로 지연시키는 회로 |
| JP2016528813A (ja) * | 2013-07-22 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多相クロック生成方法 |
| CN111429826A (zh) * | 2020-04-15 | 2020-07-17 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
| CN111429826B (zh) * | 2020-04-15 | 2023-06-20 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
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