JP2778527B2 - 計数回路 - Google Patents
計数回路Info
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- JP2778527B2 JP2778527B2 JP7154890A JP15489095A JP2778527B2 JP 2778527 B2 JP2778527 B2 JP 2778527B2 JP 7154890 A JP7154890 A JP 7154890A JP 15489095 A JP15489095 A JP 15489095A JP 2778527 B2 JP2778527 B2 JP 2778527B2
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Description
【０００１】
【産業上の利用分野】本発明は計数回路に関し、特に非
同期タイミングでカウント値のラッチおよびクリアが行
われる計数回路に関する。
同期タイミングでカウント値のラッチおよびクリアが行
われる計数回路に関する。
【０００２】
【従来の技術】従来の計数回路は図３のようにカウンタ
３０１およびラッチ３０２で構成される。
３０１およびラッチ３０２で構成される。
【０００３】カウンタ３０１はラッチパルスＬＥが
“０”のときカウントアップパルス入力ＣＥの“０”か
ら“１”への変化に同期して、保持している前時刻の積
算値に加数ＣＩを加算して積算値ＣＯを更新する。ラッ
チパルスＬＥが“１”のときはカウントアップパルス入
力ＣＥに関係なく積算値ＣＯを０に初期化する。
“０”のときカウントアップパルス入力ＣＥの“０”か
ら“１”への変化に同期して、保持している前時刻の積
算値に加数ＣＩを加算して積算値ＣＯを更新する。ラッ
チパルスＬＥが“１”のときはカウントアップパルス入
力ＣＥに関係なく積算値ＣＯを０に初期化する。
【０００４】ラッチ３０２は積算値ＣＯをラッチパルス
ＬＥの“０”から“１”への変化に同期してラッチ出力
ＬＯに出力する。
ＬＥの“０”から“１”への変化に同期してラッチ出力
ＬＯに出力する。
【０００５】ラッチパルスＬＥはラッチ３０２のクロッ
ク端子およびカウンタ３０１のクリア端子に接続され、
ラッチパルスＬＥの立ち上がりエッジにより一定時間に
渡って積算された積算値ＣＯはラッチ３０２に保持され
ると同時にカウンタ３０１の積算値ＣＯは初期化され
る。
ク端子およびカウンタ３０１のクリア端子に接続され、
ラッチパルスＬＥの立ち上がりエッジにより一定時間に
渡って積算された積算値ＣＯはラッチ３０２に保持され
ると同時にカウンタ３０１の積算値ＣＯは初期化され
る。
【０００６】このように従来の計数回路は積算値のラッ
チとクリアを繰り返し行うことによりある時間内の積算
値をモニタリングするような使用がなされている。
チとクリアを繰り返し行うことによりある時間内の積算
値をモニタリングするような使用がなされている。
【０００７】また、従来例として図３において、ラッチ
３０２のラッチタイミングとカウンタ３０１のカウント
アップタイミングが重ならないようにラッチパルスＬＥ
をカウントアップパルス入力ＣＥの周期に対して十分に
長くし、かつ、ラッチパルスＬＥをカウントアップパル
ス入力ＣＥの立ち下がりエッジでリタイミングしてラッ
チ３０２およびカウンタ３０１に与えるリタイミング回
路を備えたものもある。
３０２のラッチタイミングとカウンタ３０１のカウント
アップタイミングが重ならないようにラッチパルスＬＥ
をカウントアップパルス入力ＣＥの周期に対して十分に
長くし、かつ、ラッチパルスＬＥをカウントアップパル
ス入力ＣＥの立ち下がりエッジでリタイミングしてラッ
チ３０２およびカウンタ３０１に与えるリタイミング回
路を備えたものもある。
【０００８】あるいは、カウントアップによるデータ変
化が安定する前に、ラッチが行われることを防ぐために
積算値が変化した場合にはラッチパルスをマスクする回
路を備えた計数回路もある。（たとえば特開昭６２−２
１３４１１号公報）
化が安定する前に、ラッチが行われることを防ぐために
積算値が変化した場合にはラッチパルスをマスクする回
路を備えた計数回路もある。（たとえば特開昭６２−２
１３４１１号公報）
【発明が解決しようとする課題】カウンタのカウントア
ップパルスとラッチパルスとが非同期の場合には多くの
問題点が発生する。
ップパルスとラッチパルスとが非同期の場合には多くの
問題点が発生する。
【０００９】従来の計数回路では、カウントアップタイ
ミングとラッチタイミングがたまたま一致した場合に
は、積算値の各ビット間の遅延値によりでたらめな積算
値をラッチしてしまう場合がある。
ミングとラッチタイミングがたまたま一致した場合に
は、積算値の各ビット間の遅延値によりでたらめな積算
値をラッチしてしまう場合がある。
【００１０】また、これを避けるためにラッチパルスを
カウンタのカウントアップパルスの反転でリタイミング
し積算値の変化点をラッチに読み込まないようにして
も、カウンタにはカウントアップパルス１周期に渡るク
リア信号が発生してしまうため、この間に入力される加
数はマスクされてしまい現時刻のラッチ出力からも次時
刻のラッチ出力からも漏れてしまうことになる。
カウンタのカウントアップパルスの反転でリタイミング
し積算値の変化点をラッチに読み込まないようにして
も、カウンタにはカウントアップパルス１周期に渡るク
リア信号が発生してしまうため、この間に入力される加
数はマスクされてしまい現時刻のラッチ出力からも次時
刻のラッチ出力からも漏れてしまうことになる。
【００１１】また、ラッチパルスをマスクしてしまう方
法はカウンタのカウントアップパルスとラッチパルスの
同期がとれ一定以上の遅延差がある場合でないと有効で
はないという問題点があった。
法はカウンタのカウントアップパルスとラッチパルスの
同期がとれ一定以上の遅延差がある場合でないと有効で
はないという問題点があった。
【００１２】
【課題を解決するための手段】上記課題を解決するため
本発明の計数回路は、入力加数端子、カウントイネーブ
ル端子及びクリア端子を有し入力加数の積算を行う同期
式のカウンタ１０１と、ラッチイネーブル端子を有し前
記カウンタの積算値をラッチするラッチ回路１０２と、
カウントイネーブル信号及びラッチイネーブル信号を入
力しクロックでそれぞれ第１及び第２の微分信号（ＣＥ
−Ａ、ＬＥ−Ａ）に変換する微分回路と、前記第１及び
第２の微分信号のパルスを比較しタイミングが一致した
場合前記第１の微分信号の当該パルスのみＮビット遅延
して第３の微分信号（ＣＥ−Ｂ）を発生するタイミング
制御回路と、前記第３の微分信号で前記カウントイネー
ブル端子を、前記第２の微分信号（ＬＥ−Ａ）で前記カ
ウンタのクリア端子及び前記ラッチ回路のラッチイネー
ブル端子をそれぞれ制御する構成を有する。
本発明の計数回路は、入力加数端子、カウントイネーブ
ル端子及びクリア端子を有し入力加数の積算を行う同期
式のカウンタ１０１と、ラッチイネーブル端子を有し前
記カウンタの積算値をラッチするラッチ回路１０２と、
カウントイネーブル信号及びラッチイネーブル信号を入
力しクロックでそれぞれ第１及び第２の微分信号（ＣＥ
−Ａ、ＬＥ−Ａ）に変換する微分回路と、前記第１及び
第２の微分信号のパルスを比較しタイミングが一致した
場合前記第１の微分信号の当該パルスのみＮビット遅延
して第３の微分信号（ＣＥ−Ｂ）を発生するタイミング
制御回路と、前記第３の微分信号で前記カウントイネー
ブル端子を、前記第２の微分信号（ＬＥ−Ａ）で前記カ
ウンタのクリア端子及び前記ラッチ回路のラッチイネー
ブル端子をそれぞれ制御する構成を有する。
【００１３】また、本発明の前記タイミング制御回路
は、前記第１の微分信号を前記クロックによりラッチす
るフリップフロップと、前記第１及び第２の微分信号一
致を検出する論理回路と、前記論理回路の出力に基づき
前記第１の微分信号又は前記フリップフロップの出力の
一方を選択するセレクタを有する。
は、前記第１の微分信号を前記クロックによりラッチす
るフリップフロップと、前記第１及び第２の微分信号一
致を検出する論理回路と、前記論理回路の出力に基づき
前記第１の微分信号又は前記フリップフロップの出力の
一方を選択するセレクタを有する。
【００１４】本発明の計数回路のより具体的手段は、互
いに非同期でパルス幅も異なるイネーブル信号１および
イネーブル信号２の立ち上がりまたは立ち下がりのエッ
ジをそれらパルス幅よりも十分に高速なクロックで微分
し１クロック幅の信号とする微分回路と、前記の微分回
路による前記クロックに同期した２つのイネーブル信号
がともにアクティブの時にはいずれか一方のイネーブル
信号をクロックに同期してＮビット遅延させるタイミン
グ制御回路と、前記のタイミング制御回路の出力する一
方のイネーブル信号がアクティブのときクロックの立ち
上がりまたは立ち下がりエッジに同期して入力する加数
の積算を行うカウンタと、前記のカウンタの出力する１
ビットないしは数ビットの積算値を前記のタイミング制
御回路の出力するもう一方のイネーブル信号がアクティ
ブのときクロックに同期してラッチを行うラッチ回路と
を有する。
いに非同期でパルス幅も異なるイネーブル信号１および
イネーブル信号２の立ち上がりまたは立ち下がりのエッ
ジをそれらパルス幅よりも十分に高速なクロックで微分
し１クロック幅の信号とする微分回路と、前記の微分回
路による前記クロックに同期した２つのイネーブル信号
がともにアクティブの時にはいずれか一方のイネーブル
信号をクロックに同期してＮビット遅延させるタイミン
グ制御回路と、前記のタイミング制御回路の出力する一
方のイネーブル信号がアクティブのときクロックの立ち
上がりまたは立ち下がりエッジに同期して入力する加数
の積算を行うカウンタと、前記のカウンタの出力する１
ビットないしは数ビットの積算値を前記のタイミング制
御回路の出力するもう一方のイネーブル信号がアクティ
ブのときクロックに同期してラッチを行うラッチ回路と
を有する。
【００１５】
【作用】カウントアップパルスおよびラッチパルスがほ
ぼ同じタイミングで変化した場合について説明する。
ぼ同じタイミングで変化した場合について説明する。
【００１６】カウントアップパルスおよびラッチパルス
は微分回路において共通の高速クロックにより微分され
１クロック幅の同期信号になる。同期化されたカウント
アップパルスおよびラッチパルスが同じパタンでアクテ
ィブのときは、タイミング制御回路においてカウントア
ップパルスを数クロック遅延させる。
は微分回路において共通の高速クロックにより微分され
１クロック幅の同期信号になる。同期化されたカウント
アップパルスおよびラッチパルスが同じパタンでアクテ
ィブのときは、タイミング制御回路においてカウントア
ップパルスを数クロック遅延させる。
【００１７】まず、カウンタの積算値はラッチ回路にラ
ッチされるとともにカウンタは０に初期化される。次
に、数クロック遅延されたカウントアップパルスの入力
によりカウンタは待たせておいた加数の加算を行う。
ッチされるとともにカウンタは０に初期化される。次
に、数クロック遅延されたカウントアップパルスの入力
によりカウンタは待たせておいた加数の加算を行う。
【００１８】なお、クロックはカウントアップパルスお
よびラッチパルスを微分可能で、それらのパルス周波数
よりも十分に高速なものを用いる。たとえば、いずれか
早い方のパルス周波数のＮ倍の周波数を持つクロックを
用いた場合、タイミング制御回路で遅延させたカウント
アップパルスが次のカウントアップパルスまたはラッチ
パルスと重ならないようにするにはカウントアップパル
スの遅延量は１からＮ−２ビットの間で選択することに
なる。
よびラッチパルスを微分可能で、それらのパルス周波数
よりも十分に高速なものを用いる。たとえば、いずれか
早い方のパルス周波数のＮ倍の周波数を持つクロックを
用いた場合、タイミング制御回路で遅延させたカウント
アップパルスが次のカウントアップパルスまたはラッチ
パルスと重ならないようにするにはカウントアップパル
スの遅延量は１からＮ−２ビットの間で選択することに
なる。
【００１９】
【実施例】本発明について図面を参照して説明する。
【００２０】図１は本発明の一実施例の計数回路であ
り、カウンタ１０１、ラッチ１０２、微分回路１０３、
タイミング制御回路１０４で構成される。
り、カウンタ１０１、ラッチ１０２、微分回路１０３、
タイミング制御回路１０４で構成される。
【００２１】カウンタ１０１は、クリア信号ＬＥ−Ｂが
“０”かつカウントインネーブル信号ＣＥ−Ｂが“１”
のときクロック入力ＣＬＫの“０”から“１”への変化
に同期して、保持している積算値に加数入力ＣＩを加算
して新たな積算値ＣＯを出力し、クリア信号ＬＥ−Ｂが
“０”かつカウントイネーブル信号ＣＥ−Ｂが“０”の
ときには現在の積算値を保持する。また、クリア信号Ｌ
Ｅ−Ｂが“１”のときにはクロック入力の“０”から
“１”への変化に同期して積算値を０に初期化する回路
である。ここで加数入力ＣＩおよび積算値ＣＯは数ビッ
ト幅の束信号である。クリア信号ＬＥ−Ｂはラッチ１０
２ではラッチイネーブル信号として使用される。
“０”かつカウントインネーブル信号ＣＥ−Ｂが“１”
のときクロック入力ＣＬＫの“０”から“１”への変化
に同期して、保持している積算値に加数入力ＣＩを加算
して新たな積算値ＣＯを出力し、クリア信号ＬＥ−Ｂが
“０”かつカウントイネーブル信号ＣＥ−Ｂが“０”の
ときには現在の積算値を保持する。また、クリア信号Ｌ
Ｅ−Ｂが“１”のときにはクロック入力の“０”から
“１”への変化に同期して積算値を０に初期化する回路
である。ここで加数入力ＣＩおよび積算値ＣＯは数ビッ
ト幅の束信号である。クリア信号ＬＥ−Ｂはラッチ１０
２ではラッチイネーブル信号として使用される。
【００２２】ラッチ１０２はイネーブル信号ＬＥ−Ｂが
“１”のときクロックの“０”から“１”への変化に同
期してカウンタ１０１の出力する積算値ＣＯをラッチ
し、ラッチ出力ＬＯとして出力する。イネーブル信号Ｌ
Ｅ−Ｂが“０”のときはラッチ出力ＬＯは現在の値が保
持される。
“１”のときクロックの“０”から“１”への変化に同
期してカウンタ１０１の出力する積算値ＣＯをラッチ
し、ラッチ出力ＬＯとして出力する。イネーブル信号Ｌ
Ｅ−Ｂが“０”のときはラッチ出力ＬＯは現在の値が保
持される。
【００２３】微分回路１０３にはクロックＣＬＫ、カウ
ントイネーブルＣＥ、ラッチイネーブルＬＥが入力され
る。カウントイネーブルＣＥと加数入力ＣＩは同期した
信号である。またカウントイネーブルＣＥ、ラッチイネ
ーブルＬＥおよびクロックＣＬＫはそれぞれ非同期な信
号である。カウントイネーブルＣＥおよびラッチイネー
ブルＬＥはそれらふたつのイネーブル信号の周期やパル
ス幅よりも十分に高速なクロックＣＬＫにより立ち上が
り変化を微分され、クロックＣＬＫの立ち下がりに同期
した１クロック幅の信号に変換される。カウントイネー
ブルＣＥおよびラッチイネーブルＬＥの変換後の信号は
それぞれＣＥ−Ａ、ＬＥ−Ａである。
ントイネーブルＣＥ、ラッチイネーブルＬＥが入力され
る。カウントイネーブルＣＥと加数入力ＣＩは同期した
信号である。またカウントイネーブルＣＥ、ラッチイネ
ーブルＬＥおよびクロックＣＬＫはそれぞれ非同期な信
号である。カウントイネーブルＣＥおよびラッチイネー
ブルＬＥはそれらふたつのイネーブル信号の周期やパル
ス幅よりも十分に高速なクロックＣＬＫにより立ち上が
り変化を微分され、クロックＣＬＫの立ち下がりに同期
した１クロック幅の信号に変換される。カウントイネー
ブルＣＥおよびラッチイネーブルＬＥの変換後の信号は
それぞれＣＥ−Ａ、ＬＥ−Ａである。
【００２４】タイミング制御回路１０４はＣＥ−Ａおよ
びＬＥ−Ａ信号を入力とし、ふたつの信号がともに
“１”のときはＣＥ−Ａ信号をＣＬＫの立ち下がりに同
期して１ビット遅延させてＬＥ−Ｂとして出力し、いず
れかが“０”のときは遅延させずに出力する。なおＬＥ
−Ａは常に遅延させずＬＥ−Ｂとして出力される。
びＬＥ−Ａ信号を入力とし、ふたつの信号がともに
“１”のときはＣＥ−Ａ信号をＣＬＫの立ち下がりに同
期して１ビット遅延させてＬＥ−Ｂとして出力し、いず
れかが“０”のときは遅延させずに出力する。なおＬＥ
−Ａは常に遅延させずＬＥ−Ｂとして出力される。
【００２５】次に、本発明の動作を説明する。
【００２６】カウンタ１０１によりある時間に渡って計
数された積算値は、ラッチイネーブルＬＥを制御するこ
とにより、クロックＣＬＫに同期してラッチ１０２によ
り保持される。同時にカウンタ１０１の積算値は初期値
０にクリアされる。
数された積算値は、ラッチイネーブルＬＥを制御するこ
とにより、クロックＣＬＫに同期してラッチ１０２によ
り保持される。同時にカウンタ１０１の積算値は初期値
０にクリアされる。
【００２７】カウントイネーブルＣＥとラッチイネーブ
ルＬＥの立ち上がりのタイミングが異なって入力した場
合には、微分回路１０３の微分出力であるＣＥ−Ａ、Ｌ
Ｅ−Ａはずれているため、タイミング制御回路１０４は
ＣＥ−Ａ、ＬＥ−Ａを遅延させることなくＣＥ−Ｂ、Ｌ
Ｅ−Ｂとして出力する。このため、カウンタ１０１の出
力変化とラッチ１０２のラッチタイミングが一致して誤
ったデータを読み込むことはない。
ルＬＥの立ち上がりのタイミングが異なって入力した場
合には、微分回路１０３の微分出力であるＣＥ−Ａ、Ｌ
Ｅ−Ａはずれているため、タイミング制御回路１０４は
ＣＥ−Ａ、ＬＥ−Ａを遅延させることなくＣＥ−Ｂ、Ｌ
Ｅ−Ｂとして出力する。このため、カウンタ１０１の出
力変化とラッチ１０２のラッチタイミングが一致して誤
ったデータを読み込むことはない。
【００２８】カウントイネーブルＣＥとラッチイネーブ
ルＬＥの立ち上がりのタイミングがほぼ一致して入力
し、微分回路１０３の微分出力であるＣＥ−Ａ、ＬＥ−
Ａが一致して出力された場合、タイミング制御回路１０
４はＣＥ−Ａを１ビット遅らせたＣＥ−Ｂを出力する。
すなわち、カウンタ１０１の積算動作を１ビット遅らせ
ることにより、カウンタ１０１の出力変化とラッチ１０
２のラッチタイミングを重ならないようにしている。ま
た、ラッチと同時にカウンタのクリアも行われるため、
積算を１ビット遅らされた加数入力ＣＩはカウンタクリ
ア後の最初のデータとなる。
ルＬＥの立ち上がりのタイミングがほぼ一致して入力
し、微分回路１０３の微分出力であるＣＥ−Ａ、ＬＥ−
Ａが一致して出力された場合、タイミング制御回路１０
４はＣＥ−Ａを１ビット遅らせたＣＥ−Ｂを出力する。
すなわち、カウンタ１０１の積算動作を１ビット遅らせ
ることにより、カウンタ１０１の出力変化とラッチ１０
２のラッチタイミングを重ならないようにしている。ま
た、ラッチと同時にカウンタのクリアも行われるため、
積算を１ビット遅らされた加数入力ＣＩはカウンタクリ
ア後の最初のデータとなる。
【００２９】図２は本発明の一実施例のタイミング制御
回路であり、Ｄ型フリップフロップ２０１、ＡＮＤゲー
ト２０２、セレクタ２０３とで構成される。
回路であり、Ｄ型フリップフロップ２０１、ＡＮＤゲー
ト２０２、セレクタ２０３とで構成される。
【００３０】カウントイネーブルＩＡはフリップフロッ
プ２０１により、１ビット遅延される。また、ＡＮＤゲ
ート２０２においてカウントイネーブルＩＡとラッチイ
ネーブルＬＥがともに“１”のときセレクタ２０３がフ
リップフロップ２０１の出力を選択し、いずれかが
“０”のときはカウントイネーブルＩＡを選択するよう
に制御が行われる。
プ２０１により、１ビット遅延される。また、ＡＮＤゲ
ート２０２においてカウントイネーブルＩＡとラッチイ
ネーブルＬＥがともに“１”のときセレクタ２０３がフ
リップフロップ２０１の出力を選択し、いずれかが
“０”のときはカウントイネーブルＩＡを選択するよう
に制御が行われる。
【００３１】また、微分回路１０３の実施例としては、
例えば、２段のシフトレジスタを用い、入力信号をクロ
ックＣＬＫにより１ビットずつ遅延した信号を発生さ
せ、各段の出力の論理状態の異なっている前縁部を論理
操作して出力することで実現できる。この場合、カウン
トイネーブルＣＥ及びラッチイネーブルＬＥの各信号に
対し２系統の回路を必要とする。
例えば、２段のシフトレジスタを用い、入力信号をクロ
ックＣＬＫにより１ビットずつ遅延した信号を発生さ
せ、各段の出力の論理状態の異なっている前縁部を論理
操作して出力することで実現できる。この場合、カウン
トイネーブルＣＥ及びラッチイネーブルＬＥの各信号に
対し２系統の回路を必要とする。
【００３２】
【発明の効果】以上説明したように本発明は、非同期な
カウントイネーブル信号とラッチイネーブル信号を高速
なクロックで微分することによりパルス幅の狭い同期信
号とし、微分されたこれらふたつの信号が同時刻にイネ
ーブルとなった場合にはラッチイネーブルを優先し、カ
ウントイネーブルを遅延させる回路構成としたので、カ
ウンタのカウントアップタイミングとカウント値のラッ
チタイミングが非同期の場合でも、カウンタの変化点を
ラッチする心配がなく、また、カウンタのクリア時に入
力された加数を積算し損なうことが無いという効果を有
する。
カウントイネーブル信号とラッチイネーブル信号を高速
なクロックで微分することによりパルス幅の狭い同期信
号とし、微分されたこれらふたつの信号が同時刻にイネ
ーブルとなった場合にはラッチイネーブルを優先し、カ
ウントイネーブルを遅延させる回路構成としたので、カ
ウンタのカウントアップタイミングとカウント値のラッ
チタイミングが非同期の場合でも、カウンタの変化点を
ラッチする心配がなく、また、カウンタのクリア時に入
力された加数を積算し損なうことが無いという効果を有
する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示したタイミング制御回路の回路図であ
る。
る。
【図３】従来の計数回路のブロック図である。
１０１ カウンタ １０２ ラッチ １０３ 微分回路 １０４ タイミング制御回路 ２０１ Ｄ型フリップフロップ ２０２ ＡＮＤゲート ２０３ セレクタ ３０１ カウンタ ３０２ ラッチ
Claims (3)
- 【請求項１】 入力加数端子、カウントイネーブル端子
及びクリア端子を有し入力加数の積算を行う同期式のカ
ウンタと、ラッチイネーブル端子を有し前記カウンタの
積算値をラッチする同期式のラッチ回路と、カウントイ
ネーブル信号及びラッチイネーブル信号を入力し、クロ
ックでそれぞれを第１及び第２の微分信号に変換する微
分回路と、前記第１及び第２の微分信号のパルスを比較
しタイミングが一致した場合前記第１の微分信号の当該
パルスのみＮビット遅延して第３の微分信号を発生する
タイミング制御回路と、前記第３の微分信号で前記カウ
ントイネーブル端子を、前記第２の微分信号で前記カウ
ンタのクリア端子及び前記ラッチ回路のラッチイネーブ
ル端子をそれぞれ制御することを特徴とする計数回路。 - 【請求項２】 前記タイミング制御回路は前記第１の微
分信号を前記クロックにより遅延するフリップフロップ
と、前記第１及び第２の微分信号の一致を検出する論理
回路と、前記論理回路の出力に基づき前記第１の微分信
号又は前記フリップフロップの出力の一方を選択するセ
レクタを有することを特徴とする請求項１記載の計数回
路。 - 【請求項３】 前記微分回路は少なくても２段のシフト
レジスタと、前記シフトレジスタ初段及び後段の出力を
入力とする論理回路で構成されたことを特徴とする請求
項１又は２記載の計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154890A JP2778527B2 (ja) | 1995-06-21 | 1995-06-21 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154890A JP2778527B2 (ja) | 1995-06-21 | 1995-06-21 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098648A JPH098648A (ja) | 1997-01-10 |
| JP2778527B2 true JP2778527B2 (ja) | 1998-07-23 |
Family
ID=15594197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7154890A Expired - Fee Related JP2778527B2 (ja) | 1995-06-21 | 1995-06-21 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778527B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4562672B2 (ja) * | 2006-03-20 | 2010-10-13 | 株式会社藤商事 | 弾球遊技機 |
| JP5290246B2 (ja) * | 2010-06-25 | 2013-09-18 | 株式会社藤商事 | 弾球遊技機 |
| JP5497826B2 (ja) * | 2012-04-02 | 2014-05-21 | 株式会社藤商事 | 弾球遊技機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312050A (ja) * | 1991-04-11 | 1992-11-04 | Nec Corp | データ転送速度測定回路 |
-
1995
- 1995-06-21 JP JP7154890A patent/JP2778527B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH098648A (ja) | 1997-01-10 |
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